CN1428787A - 磁随机存取存储器及其制造方法 - Google Patents

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Abstract

读出块是由横向并排的多个TMR元件构成。读出块内TMR元件的一端共通连接，经由读出选择开关连到源线。TMR元件的另一端分别单独连到读出位线/写入字线。读出位线/写入字线经由行选择开关连到共通数据线。共通数据线连到读出电路。

Description

磁随机存取存储器及其制造方法
技术领域
本发明是关于一种利用磁阻(Magneto Resistive)效应，存储“1”、“0”数据的磁随机存取存储器(MRAM)。
背景技术
近年来，提出很多用新的原理存储数据的存储器，然而其中之一，就有利用隧道磁阻(Tunneling  Magneto  Resistive：以后标记为TMR)效应，存储“1”、“0”数据的磁随机存取存储器。
就磁随机存取存储器的方案来说，大家都知道，例如，由Roy，Scheuerlein et.al提出的，ISSCC2000 Technical Digest p.28「A 10nsRead and Write Non-Volatile Memory Array Using a MagneticTunnel Junction and FET Switch in each Cell」。
磁随机存取存储器利用TMR元件，存储“1”、“0”数据。TMR元件的基本构造是，由2层磁性层(强磁性层)将绝缘层(隧道势垒)夹入中间的构造。
存入TMR元件的数据，根据2层磁性层的磁化状态为或平行或反平行来判断。这里，所谓平行是指2层磁性层的磁化方向相同，所谓反平行是指2层磁性层的磁化方向相反。
一般，2层磁性层中的一层(固定层)上，附设反强磁性层。反强磁性层是用于固定固定层磁化方向的构件。所以，实际上根据2层磁性层中另一层(自由层)的磁化方向决定存入TMR元件的数据(“1”或“0”)。
TMR元件的磁化状态成为平行的场合，夹在构成该TMR元件的2层磁性层之间的绝缘层(隧道势垒)的隧道电阻将变成最低。例如，假设该状态为“1”状态。并且，TMR元件的磁化状态为反平行的场合，夹在构成该TMR元件的2层磁性层间的绝缘层(隧道势垒)的隧道电阻将变成最高。例如，假设该状态为“0”状态。
关于磁随机存取存储器的单元阵列构造，现在，从存储器容量的大容量化、写入/读出操作的稳定性等观点，研究了各种构造。
例如，现在众所周知，由一个MOS晶体管和一个TMR元件(或MTJ(磁隧道结)元件构成一个存储单元的单元阵列构造。并且，也都知道，为了实现读出操作的稳定，具有以上单元阵列构造的同时用2个存储单元阵列存储1位数据的磁随机存取存储器。
发明内容
可是，这些磁随机存取存储器，难以谋求增大存储容量。这是因为这些单元阵列构造中，一个MOS晶体管对应于一个TMR元件的缘故。
按照本发明的一个方面，在于提供一种磁随机存取存储器，包括：
利用磁阻效应存储数据的多个存储单元；共通连接上述多个存储单元一端的读出选择开关；以及与上述多个存储单元对应设置，在第1方向延伸的多条位线；上述多个存储单元的各个，其另一端独立连接到上述多条位线中之一条上。
按照本发明的一个方面，在于提供一种磁随机存取存储器的制造方法，包括：
在半导体衬底的表面区域形成读出选择开关；在上述读出选择开关上边形成沿第1方向延伸的多条位线；在上述多条位线的正上方，形成连到上述多条位线的多个MTJ元件；在上述多个MTJ元件正上方，形成与上述多个MTJ元件共通连接且连到上述读出选择开关的电极；以及在上述多个MTJ元件近旁，形成沿与上述第1方向交叉的第2方向延伸的写入线。
以上，按照本发明，能够提供一种适合增大存储器容量的新颖单元阵列构造的磁随机存取存储器及其制造方法。
附图说明图1是关于本发明磁随机存取存储器构造例1的电路图。图2表示构造例1的器件构造1的剖面图。图3表示构造例1的器件构造1的平面图。图4表示构造例1的器件构造2的剖面图。图5表示构造例1的器件构造2的平面图。图6表示构造例1的器件构造2的平面图。图7表示构造例1的器件构造2的平面图。图8表示构造例1的器件构造2的平面图。图9表示构造例1的器件构造3的剖面图。图10表示构造例1的器件构造3的平面图。图11表示构造例1的器件构造3的平面图。图12表示构造例1的器件构造3的平面图。图13表示构造例1的器件构造3的平面图。图14是关于本发明磁随机存取存储器的构造例2的电路图。图15表示构造例2的器件构造剖面图。图16表示构造例2的器件构造平面图。图17表示构造例2的器件构造平面图。图18表示构造例2的器件构造平面图。图19表示构造例2的器件构造平面图。图20是关于本发明磁随机存取存储器的构造例3的电路图。图21表示构造例3的器件构造剖面图。图22表示构造例3的器件构造平面图。图23表示构造例3的器件构造平面图。图24表示构造例3的器件构造平面图。图25表示构造例3的器件构造平面图。图26是关于本发明磁随机存取存储器的构造例4的电路图。图27是关于本发明磁随机存取存储器的构造例5的电路图。图28是关于本发明磁随机存取存储器的构造例6的电路图。图29是关于本发明磁随机存取存储器的构造例7的电路图。图30表示构造例7的器件构造剖面图。图31表示构造例7的器件构造平面图。图32表示构造例7的器件构造平面图。图33表示构造例7的器件构造平面图。图34表示构造例7的器件构造平面图。图35是关于本发明磁随机存取存储器的构造例8的电路图。图36表示构造例8的器件构造剖面图。图37表示构造例8的器件构造平面图。图38表示构造例8的器件构造平面图。图39表示构造例8的器件构造平面图。图40表示构造例8的器件构造平面图。图41是关于本发明磁随机存取存储器的构造例9的电路图。图42是关于本发明磁随机存取存储器的构造例10的电路图。图43是关于本发明磁随机存取存储器的构造例11的电路图。图44是关于本发明磁随机存取存储器的构造例12的电路图。图45表示构造例12的器件构造剖面图。图46表示构造例12的器件构造平面图。图47表示TMR元件的构造例图。图48表示TMR元件的构造例图。图49表示TMR元件的构造例图。图50表示写入字线驱动器/汇集器(sinker)的电路例图。图51表示写入字线驱动器/汇集器的电路例图。图52表示写入字线驱动器/汇集器的电路例图。图53表示写入字线驱动器/汇集器的电路例图。图54表示写入位线驱动器/汇集器的电路例图。图55表示写入位线驱动器/汇集器的电路例图。图56表示写入位线驱动器/汇集器的电路例图。图57表示写入位线驱动器/汇集器的电路例图。图58表示写入位线驱动器/汇集器的电路例图。图59表示行译码器和读出字线驱动器的电路例图。图60表示行译码器的电路例图。图61表示列译码器和读出选择线驱动器的电路例图。图62表示列译码器的电路例图。图63表示行译码器的电路例图。图64表示列译码器的电路例图。图65表示读出电路的电路例图。图66表示读出电路的电路例图。图67表示读出放大器和偏置电路的电路例图。图68表示读出放大器的电路例图。图69表示基准电位生成电路的电路例图。图70表示运算放大器的电路例图。图71表示读出放大器和偏置电路的电路例图。图72表示应用本发明制造方法的器件构造图。图73表示本发明制造方法的1个步骤剖面图。图74表示本发明制造方法的1个步骤剖面图。图75表示本发明制造方法的1个步骤平面图。图76表示本发明制造方法的1个步骤剖面图。图77表示本发明制造方法的1个步骤剖面图。图78表示本发明制造方法的1个步骤剖面图。图79表示本发明制造方法的1个步骤剖面图。图80表示本发明制造方法的1个步骤剖面图。图81表示本发明制造方法的1个步骤剖面图。图82表示本发明制造方法的1个步骤平面图。图83表示本发明制造方法的1个步骤平面图。图84表示构造例1的器件构造1的变形例剖面图。图85表示构造例1的器件构造2的变形例剖面图。图86表示构造例1的器件构造2的变形例剖面图。
图87表示构造例1的器件构造3的变形例剖面图。
图88表示构造例1的器件构造3的变形例剖面图。
图89表示构造例2的器件构造的变形例剖面图。
图90表示构造例2的器件构造的变形例剖面图。
图91表示构造例3的器件构造的变形例剖面图。
图92表示构造例3的器件构造的变形例剖面图。
图93表示构造例7的器件构造的变形例剖面图。
图94表示构造例7的器件构造的变形例剖面图。
图95表示构造例8的器件构造的变形例剖面图。
图96表示构造例8的器件构造的变形例剖面图。
图97表示构造例12的器件构造的变形例剖面图。
具体实施方式
以下，一面参照附图，一面详细说明本发明的磁随机存取存储器。
1.单元阵列构造
首先，说明有关本发明磁随机存取存储器的单元阵列构造。
(1)构造例1
构造例1表示1个读出块是由4个TMR元件构成时的例子。本例中，说明有关读出块内TMR元件数为4的场合，但读出块内TMR元件数不限于4个，可自由设定。
①电路构造
首先，说明有关电路构造。
图1表示作为本发明构造例1的磁随机存取存储器主要部分。
存储单元阵列11具有沿X方向和Y方向阵列状配置的多个TMR元件12。在X方向配置j个TMR元件12，在Y方向配置4×n个TMR元件12。
配置于Y方向的4个TMR元件12，构成1个读出块BKik(i＝1、…j，k＝1、…n)。配置于X方向的j个读出块BKik，构成1个行。存储单元阵列11有n个行。并且，配置于Y方向的n个读出块BKik，构成1个列。存储单元阵列11有j个列。
读出块BKik内4个TMR元件12的一端共通连接起来，经由例如，由MOS晶体管构成的读出选择开关RSW1，连到源线SLi(i＝1、…j)。源线SLi沿Y方向延伸，例如，1列内只设置1条。
源线SLi经由例如，由MOS晶体管构成的列选择开关CSW，连到接地点VSS。
读操作时，在选定的行，读出块BKik内读出选择开关RSW1变为接通状态。并且，在选定的列，列选择开关CSW成为接通状态，所以源线SLi的电位成为接地电位VSS。即，只有位于选定行和选定列交点的读出块BKik内的TMR元件12中流动读出电流。
另外，读出时，在非选择的行，读出选择开关RSW1是关断状态，所以非选择行的读出块BKik内TMR元件12的另一端成为互相短路的状态。
这时，若非选择行内的读出位线RBL4(n-1)+1、RBL4(n-1)+2、RBL4(n-1)+3、RBL4(n-1)+4的电位不同，有时也使读操作蒙受影响，因而，就非选择列内的读出位线RBL4(n-1)+1、RBL4(n-1)+2、RBL4(n-1)+3、RBL4(n-1)+4的电位而言，各自成为同电位(例如，接地电位)。
读操作时，在非选择列，列选择开关CSW为关断状态，所以就非选择列的读出块BKik内TMR元件12的另一端来说，成为互相短路的状态。
读出块BKik内4个TMR元件12的另一端，分别独立地连接到读出位线RBL4(n-1)+1、RBL4(n-1)+2、RBL4(n-1)+3、RBL4(n-1)+4。即，对应于1个读出块BKik内4个TMR元件12，配置有4条读出位线RBL4(n-1)+1、RBL4(n-1)+2、RBL4(n-1)+3、RBL4(n-1)+4。
读出位线RBL4(n-1)+1、RBL4(n-1)+2、RBL4(n-1)+3、RBL4(n-1)+4为沿X方向延伸，其一端经由行选择开关(MOS晶体管)RSW2，连接到共通数据线30。共通数据线30连到读出电路(例如，包括读出放大器、选择器和输出缓冲器)29B。
给行选择开关RSW2输入行选择信号RLi(i＝1、…n)。行译码器25-1、…25-n输出行选择信号RLi。
本例中，读出位线RBL4(n-1)+1、RBL4(n-1)+2、RBL4(n-1)+3、RBL4(n-1)+4为沿X方向(行方向)延伸，也起写入字线WWL4(n-1)+1、WWL4(n-1)+2、WWL4(n-1)+3、WWL4(n-1)+4的功能。
写入字线WWL4(n-1)+1、WWL4(n-1)+2、WWL4(n-1)+3、WWL4(n-1)+4的一端，经由行选择开关RSW2和共通数据线30，连到写入字线驱动器23A，其另一端连到读出字线汇集器24-1、…24-n。
在构成读出块BKik的4个TMR元件12近旁，配置在这4个TMR元件共用的Y方向延伸的1条写入位线WBLi(i＝1、…j)。在1个列上只配置1条写入位线WBLi。
写入位线WBLi的一端连到包括列译码器和写入位线驱动器/汇集器的电路块29A，其另一端连到包括列译码器和写入位线驱动器/汇集器的电路块31。
写操作时，电路块29A、31成为动作状态。而且，在写入位线WBLi中，根据写入数据，向着电路块29A的方向或向着电路块31的方向，流动写入电流。
读出选择开关(MOS晶体管)RSW1的栅极，连到读出字线RWLn(n＝1、2、…)。在1行内，只配置1条读出字线RWLn，并为配置于X方向的多块BKjk所共用。
例如，1个列由4个块构成的场合，读出字线RWLn的条数为4条。读出字线RWLn为沿X方向延伸，其一端连到包括行译码器和读出字线驱动器的电路块23B-n。
行译码器25-n，在写操作时，按照行地址信号，选择多个行中的一行。写入字线驱动器23A向选定行内的写入字线WWL4(n-1)+1、WWL4(n-1)+2、WWL4(n-1)+3、WWL4(n-1)+4供给写入电流。写入电流被写入字线汇集器24-n吸收。
行译码器25-n，在读操作时，按照行地址信号，选择多个行中之一行。同样，包括行译码器和读出字线驱动器的电路块23B-n，给选定行内的读出字线RWLn施加读出电压(＝“H”)。
列译码器32，在读操作时，按照列地址信号CSL1、…CSLj，选择多个列中之一列，使配置于选定列内的列选择开关CSW成为接通状态。
本例的磁随机存取存储器中，读出块内多个TMR元件的一端共通连接起来，其另一端分别连到不同的读出位线RBL4(n-1)+1、RBL4(n-1)+2、RBL4(n-1)+3、RBL4(n-1)+4。
因此，通过一次读出步骤，能够一次读出读出块内多个TMR元件的数据。
并且，读出位线RBL4(n-1)+1、RBL4(n-1)+2、RBL4(n-1)+3、RBL4(n-1)+4也作为写入字线WWL4(n-1)+1、WWL4(n-1)+2、WWL4(n-1)+3、WWL4(n-1)+4的功能。即，不需要在单元阵列内另设只作为写入字线功能的布线，所以可以简化单元阵列构造。
②器件构造1
其次，说明有关器件构造1。
[1]剖面构造
图2表示作为本发明器件构造1的磁随机存取存储器的1块部分的器件构造1。
另外，图2所示的要素上附加与图1相同符号，使之与图1的电路要素对应。
半导体衬底41的表面区域上，配置读出选择开关(MOS晶体管)RSW1。读出选择开关RSW1的源极，介以接触塞46连到源线SL1。源线SL1为，例如，在Y方向(列方向)成一直线延伸，经由存储单元阵列区域外围部分的列选择开关，连到接地点VSS。
读出选择开关(MOS晶体管)RSW1的栅极成了读出字线RWL1。读出字线RWL1为在X方向延伸。读出选择开关RSW1上边，沿Y方向配置并排的4个TMR元件(MTJ(磁隧道结)元件)MTJ1、MTJ2、MTJ3、MTJ4。
TMR元件MTJ1、MTJ2、MTJ3、MTJ4的一端(本例中为上端)与上部电极45共通连接。接触塞42、44和中间层43电连接上部电极45和读出选择开关RSW1的漏极。
TMR元件MTJ1、MTJ2、MTJ3、MTJ4的另一端(本例中为下端)，与读出位线RBL1、RBL2、RBL3、RBL4(写入字线WWL1、WWL2、WWL3、WWL4)电连接。读出位线RBL1、RBL2、RBL3、RBL4为在X方向(行方向)延伸。
TMR元件MTJ1、MTJ2、MTJ3、MTJ4分别单独与读出位线RBL1、RBL2、RBL3、RBL4连接。即，对4个TMR元件MTJ1、MTJ2、MTJ3、MTJ4，设置4条读出位线RBL1、RBL2、RBL3、RBL4。
写入位线WBL1是在TMR元件MTJ1、MTJ2、MTJ3、MTJ4的正上方，而且，配置于其近旁。写入位线WBL1是在Y方向(列方向)延伸。
本例中，对于构成读出块的4个TMR元件MTJ1、MTJ2、MTJ3、MTJ4，设置1条写入位线WBL1。但是，也可以代之以例如，叠置4个TMR元件MTJ1、MTJ2、MTJ3、MTJ4，对应4个TMR元件MTJ1、MTJ2、MTJ3、MTJ4，设置4条写入位线。
并且，本例中，对于TMR元件MTJ1、MTJ2、MTJ3、MTJ4，其上部配置沿Y方向延伸的写入位线WBL1，其下部配置沿X方向延伸的读出位线RBL1、RBL2、RBL3、RBL4。
但是，相对于TMR元件MTJ1、MTJ2、MTJ3、MTJ4的写入位线WBL1与读出位线RBL1、RBL2、RBL3、RBL4的位置关系不限定于此。
例如，如图84所示，也可以对TMR元件MTJ1、MTJ2、MTJ3、MTJ4，其下部配置沿Y方向延伸的写入位线WBL1，其上部配置沿X方向延伸的读出位线RBL1、RBL2、RBL3、RBL4。
按照这样的器件构造，读出块内的多个TMR元件MTJ1、MTJ2、MTJ3、MTJ4分别电连到不同的读出位线RBL1、RBL2、RBL3、RBL4(写入字线WWL1、WWL2、WWL3、WWL4)。
因此，通过一次读出步骤，能够一次读出读出块内多个TMR元件MTJ1、MTJ2、MTJ3、MTJ4的数据。
并且，读出块内的多个TMR元件MTJ1、MTJ2、MTJ3、MTJ4的一端共通连接起来，并连到1个读出选择开关RSW1。并且，沿Y方向延伸的写入位线WBL1可与读出块内的多个TMR元件MTJ、MTJ2、MTJ3、MTJ4共用。因此，单元阵列构造不会复杂化。
[平面构造]
图3表示图2的器件构造中，TMR元件、写入字线和读出位线(写入字线)的位置关系。
TMR元件MTJ1、MTJ2、MTJ3、MTJ4的上部电极45例如具有方形图形，其一部分上设置相对接触塞的接触区。
TMR元件MTJ1、MTJ2、MTJ3、MTJ4沿Y方向配置，其易磁化轴向着X方向。即，TMR元件MTJ1、MTJ2、MTJ3、MTJ4具有X方向长的长方形。
TMR元件MTJ1、MTJ2、MTJ3、MTJ4被配置于写入字线WWL1与读出位线RBL1、RBL2、RBL3、RBL4(写入字线WWL1、WWL2、WWL3、WWL4)的交点上。
③器件构造2
其次，说明有关器件构造2。
[1]剖面构造
图4表示作为本发明构造例1的磁随机存取存储器的1块部分的器件构造2。
另外，给图4所示的要素附加与图1同样符号，使其与图1电路的要素对应。
在半导体衬底41的表面区域上，配置读出选择开关(MOS晶体管)RSW1。器件构造2中，读出选择开关RSW1的位置跟器件构造1中的读出选择开关RSW1的位置稍许不同。
读出选择开关RSW1的源极，介以接触塞46连到源线SL1。源线SL1为，例如，沿Y方向(列方向)成一直线延伸，经由存储单元阵列区外围部分的列选择开关，连到接地点VSS。
读出选择开关(MOS晶体管)RSW1的栅极，成了读出字线RWL1。读出字线RWL1沿X方向延伸。读出选择开关RSW1上边，沿Y方向配置并排的4个TMR元件(MTJ元件)MTJ1、MTJ2、MTJ3、MTJ4。
TMR元件MTJ1、MTJ2、MTJ3、MTJ4的一端(本例中，上端)共通连接到上部电极45。接触塞42、44和中间层43、45A电连接上部电极45和读出选择开关RSW1的漏极。
器件构造2中，上部电极45与读出选择开关RSW1的接触部设于TMR元件MTJ1、MTJ2与TMR元件MTJ3、MTJ4之间的区域。这样，相对于上部电极45的接触部，左右相等配置TMR元件MTJ1、MTJ2、MTJ3、MTJ4的话，就可以将布线电阻等引起的读操作时的噪音降低到最小限度。
另外，中间层45A也可以与上部电极45一体化。即，中间层45A和上部电极45，也可以用同样材料同时形成。这时，图4的器件就是如图85表示。
TMR元件MTJ1、MTJ2、MTJ3、MTJ4的另一端(本例中，下端)电连接到读出位线RBL1、RBL2、RBL3、RBL4(写入字线WWL1、WWL2、WWL3、WWL4)。读出位线RBL1、RBL2、RBL3、RBL4为沿X方向(行方向)延伸。
TMR元件MTJ1、MTJ2、MTJ3、MTJ4分别单独连到读出位线RBL1、RBL2、RBL3、RBL4。即，对4个TMR元件MTJ1、MTJ2、MTJ3、MTJ4，设置4条读出位线RBL1、RBL2、RBL3、RBL4。
写入位线WBL1是在TMR元件MTJ1、MTJ2、MTJ3、MTJ4的正上方，而且，配置于其近旁。写入位线WBL1为沿Y方向(列方向)延伸下去。
本例中，对构成读出块的4个TMR元件MTJ1、MTJ2、MTJ3、MTJ4，设置1条写入位线WBL1。也可以代之以例如，叠置4个TMR元件MTJ1、MTJ2、MTJ3、MTJ4，并与4个TMR元件MTJ1、MTJ2、MTJ3、MTJ4对应，设置4条写入位线。
并且，本例中，对TMR元件MTJ1、MTJ2、MTJ3、MTJ4，其上部配置沿Y方向延伸的写入位线WBL1，其下部配置沿X方向延伸的读出位线RBL1、RBL2、RBL3、RBL4。
但是，相对于TMR元件MTJ1、MTJ2、MTJ3、MTJ4的写入位线WBL1与读出位线RBL1、RBL2、RBL3、RBL4的位置关系不限定于此。
例如，如图86所示，也可以相对于TMR元件MTJ1、MTJ2、MTJ3、MTJ4，其下部配置沿Y方向延伸的写入位线WBL1，其上部配置沿X方向延伸的读出位线RBL1、RBL2、RBL3、RBL4。
按照这样的器件构造，读出块内的多个TMR元件MTJ1、MTJ2、MTJ3、MTJ4，分别电连接到不同的读出位线RBL1、RBL2、RBL3、RBL4(写入字线WWL1、WWL2、WWL3、WWL4)。
因此，通过一次读出步骤，能够一次读出读出块内的多个TMR元件MTJ1、MTJ2、MTJ3、MTJ4的数据。
并且，读出块内的多个TMR元件MTJ1、MTJ2、MTJ3、MTJ4的一端共通连接起来，并连到1个读出选择开关RSW1。并且，沿Y方向延伸的写入位线WBL1可与读出块内的多个TMR元件MTJ1、MTJ2、MTJ3、MTJ4共用。因此，单元阵列构造不会复杂化。
[平面构造]
图5到图8是表示图4器件构造2中的各布线层的布局图。另外，图4的剖面对应于图5到图8中沿IV-IV线的剖面。
图5表示作为第1布线层的读出字线布局。
元件区47上，配置读出选择开关(MOS晶体管)RSW1。读出选择开关RSW1的漏区上边配置接触塞42，源区上边配置接触塞46。
另外，本例中，邻接X方向(行方向)的2个读出选择开关RSW1共用1个源区。
在读出选择开关RSW1的漏区与源区之间的沟道区上边，配置读出选择开关RSW1的栅极，即，读出字线RWLn-2、RWLn-1、RWLn。读出字线RWLn-2、RWLn-1、RWLn为沿X方向延伸。
图6表示作为第2布线层的源线和中间层的布局。
源线SL1为沿Y方向(列方向)延伸，而且，连到接触塞46。本例中，与X方向(行方向)邻接的2个读出选择开关RSW1共用1条源线SL1。即，对2个列设置1条源线SL1。
源线SL1经由接触塞46，连到与X方向邻接的2个读出选择开关RSW1共用的源极。中间层43连到读出选择开关RSW1的漏极上的接触塞42。中间层43上边，配置接触塞44。
图7表示作为第3布线层的读出位线和TMR元件的布局。
读出位线RBL1、RBL2、RBL3、RBL4(写入字线WWL1、WWL2、WWL3、WWL4)，都是沿X方向延伸。
读出位线RBL1、RBL2、RBL3、RBL4上边，配置TMR元件MTJ1、MTJ2、MTJ3、MTJ4。
读出位线RBL1共通连接到X方向配置的TMR元件MTJ1，读出位线RBL2共通连接到X方向配置的TMR元件MTJ2，读出位线RBL3共通连接到X方向配置的TMR元件MTJ3，读出位线RBL4共通连接到X方向配置的TMR元件MTJ4。
TMR元件MTJ1、MTJ2、MTJ3、MTJ4的易磁化轴朝向X方向。即，TMR元件MTJ1、MTJ2、MTJ3、MTJ4具有X方向长的长方形。接触塞44上边，配置中间层45A。
图8表示作为第4布线层的写入位线的布局。
TMR元件MTJ1、MTJ2、MTJ3、MTJ4上边和中间层45A上边，配置具有方形图形的上部电极45。上部电极45是与TMR元件MTJ1、MTJ2、MTJ3、MTJ4上和中间层45A接触。
并且，上部电极45正上方，配置沿Y方向延伸的写入位线WBL1、WBL2。
④器件构造3
其次，说明有关器件构造3。
[1]剖面构造
图9表示作为本发明构造例1的磁随机存取存储器的1块部分的器件构造3。
另外，图9所示的要素中，附加与图1相同符号使之成为与图1的电路要素对应。
半导体衬底41的表面区域上，配置读出选择开关(MOS晶体管)RSW1。器件构造3若与器件构造2比较的话，在由所谓梳型MOS晶体管构成读出选择开关RSW1的方面具有特征。
读出选择开关RSW1的源区，介以接触塞46连到源线SL1。源线SL1，例如沿Y方向(列方向)成一直线延伸，并经由存储单元区域外围部分的列选择开关，连到接地点VSS。
读出选择开关(MOS晶体管)RSW1的栅极成了读出字线RWLn-1。读出字线RWLn-1具有梳型。该图中，可以看见2条读出字线RWLn-1，它们互相连接起来。
读出选择开关RSW1上边，沿Y方向配置着并排的4个TMR元件(MTJ元件)MTJ1、MTJ2、MTJ3、MTJ4。
TMR元件MTJ1、MTJ2、MTJ3、MTJ4的一端(本例中，上端)共通连接到上部电极45。接触塞42、44和中间层43、45A电连接上部电极45和读出选择开关RSW1的漏极。
器件构造3中，与器件构造2同样，上部电极45与读出选择开关RSW1的接触部，设于TMR元件MTJ1、MTJ2与TMR元件MTJ3、MTJ4之间的区域上。这样，相对于上部电极45的接触部，左右相等配置TMR元件MTJ1、MTJ2、MTJ3、MTJ4的话，就可以将布线电阻等引起的读操作时的噪音降低到最小限度。
另外，中间层45A也可以与上部电极45一体化。即，中间层45A和上部电极45也可以用同样材料同时形成。这时，图9的器件就是如图87表示。
TMR元件MTJ1、MTJ2、MTJ3、MTJ4的另一端(本例中，下端)电连接到读出位线RBL1、RBL2、RBL3、RBL4(写入字线WWL1、WWL2、WWL3、WWL4)。读出位线RBL1、RBL2、RBL3、RBL4沿X方向(行方向)延伸。
TMR元件MTJ1、MTJ2、MTJ3、MTJ4分别单独连到读出位线RBL1、RBL2、RBL3、RBL4。即，对4个TMR元件MTJ1、MTJ2、MTJ3、MTJ4，设置4条读出位线RBL1、RBL2、RBL3、RBL4。
写入位线WBL1是在TMR元件MTJ1、MTJ2、MTJ3、MTJ4的正上方，而且，配置于其近旁。写入位线WBL1沿Y方向(列方向)延伸。
本例中，对构成读出块的4个TMR元件MTJ1、MTJ2、MTJ3、MTJ4，设置1条写入位线WBL1。也可以代之以例如，叠置4个TMR元件MTJ1、MTJ2、MTJ3、MTJ4，并与4个TMR元件MTJ1、MTJ2、MTJ3、MTJ4对应，设置4条写入位线。
并且，本例中，对TMR元件MTJ1、MTJ2、MTJ3、MTJ4，其上部配置沿Y方向延伸的写入位线WBL1，其下部配置沿X方向延伸的读出位线RBL1、RBL2、RBL3、RBL4。
但是，相对于TMR元件MTJ1、MTJ2、MTJ3、MTJ4的写入位线WBL1与读出位线RBL1、RBL2、RBL3、RBL4的位置关系不限定于此。
例如，如图88所示，也可以相对于TMR元件MTJ1、MTJ2、MTJ3、MTJ4，其下部配置沿Y方向延伸的写入位线WBL1，其上部配置沿X方向延伸的读出位线RBL1、RBL2、RBL3、RBL4。
按照这样的器件构造，读出块内的多个TMR元件MTJ1、MTJ2、MTJ3、MTJ4，分别电连接到不同的读出位线RBL1、RBL2、RBL3、RBL4(写入字线WWL1、WWL2、WWL3、WWL4)。
于是，通过一次读出步骤，能够一次读出读出块内的多个TMR元件MTJ1、MTJ2、MTJ3、MTJ4的数据。
并且，将读出块内的多个TMR元件MTJ1、MTJ2、MTJ3、MTJ4的一端共通连接起来，并连到1个读出选择开关RSW1。并且，沿Y方向延伸的写入位线WBL1可与读出块内的多个TMR元件MTJ1、MTJ2、MTJ3、MTJ4共用。因此，单元阵列构造不会复杂化。
并且，因为由梳型MOS晶体管构成读出选择开关RSW1，实质上，能够确保大的沟道宽度，使读操作稳定，能够流动大的读出电流。
[平面构造]
图10到图13是表示图9器件构造3中的各布线层的布局图。另外，图9的剖面对应于图10到图13中沿IX-IX线的剖面。
图10表示作为第1布线层的读出字线布局。
元件区47上，配置读出选择开关(MOS晶体管)RSW1。读出选择开关RSW1的漏区上边配置接触塞42，源区上边配置接触塞46。
在读出选择开关RSW1的漏区与源区之间的沟道区上边，配置读出选择开关RSW1的栅极，即，读出字线RWLn-1。读出字线RWLn-1具有梳型，同时沿X方向延伸。
图11表示作为第2布线层的源线和中间层的布局。
源线SL1沿Y方向(列方向)延伸，而且，连到接触塞46。本例中，对1个列，设置1条源线SL1。源线SL1经由接触塞46，连到读出选择开关RSW1的源极。
中间层43连到读出选择开关RSW1漏极上的接触塞42。中间层43上边，配置接触塞44。
图12表示作为第3布线层的读出位线和TMR元件的布局。
读出位线RBL1、RBL2、RBL3、RBL4(写入字线WWL1、WWL2、WWL3、WWL4)，都沿X方向延伸。
读出位线RBL1、RBL2、RBL3、RBL4上边，配置TMR元件MTJ1、MTJ2、MTJ3、MTJ4。
读出位线RBL1共通连接到X方向配置的TMR元件MTJ1，读出位线RBL2共通连接到X方向配置的TMR元件MTJ2，读出位线RBL3共通连接到X方向配置的TMR元件MTJ3，读出位线RBL4共通连接到X方向配置的TMR元件MTJ4。
TMR元件MTJ1、MTJ2、MTJ3、MTJ4的易磁化轴朝向X方向。即，TMR元件MTJ1、MTJ2、MTJ3、MTJ4具有X方向长的长方形。接触塞44上边，配置中间层45A。
图13表示作为第4布线层的写入位线的布局。
TMR元件MTJ1、MTJ2、MTJ3、MTJ4上边和中间层45A上边，配置具有方形图形的上部电极45。上部电极45都与TMR元件MTJ1、MTJ2、MTJ3、MTJ4上和中间层45A接触。
并且，上部电极45正上方，配置沿Y方向延伸的写入位线WBL1、WBL2。
(2)构造例2
构造例2若与构造例1比较的话，在将读出块内配置的读出选择开关(MOS晶体管)RSW1的方向旋转90°的方面具有特点。
构造例2中，因为读出选择开关RSW1的沟道宽度变为Y方向的宽度，将容易扩展读出选择开关RSW1的沟道宽度。即，构造例2中，能够扩展读出选择开关RSW1的沟宽，增加读出电流，达到读操作的稳定。
①电路构造
首先，说明有关电路构造。
图14表示作为本发明构造例2的磁随机存取存储器的主要部分。
存储单元阵列11具有沿X方向和Y方向阵列状配置的多个TMR元件12。在X方向配置j个TMR元件12，在Y方向配置4×n个TMR元件12。
配置于Y方向的4个TMR元件12，构成1个读出块BKik(i＝1、…j，k＝1、…n)。配置于X方向的j个读出块BKik，构成1个行。存储单元阵列11有n个行。并且，配置于Y方向的n个读出块BKik，构成1个列。存储单元阵列11有j个列。
读出块BKik内的4个TMR元件12的一端都共通连接起来，经由例如由MOS晶体管构成的读出选择开关RSW1，连到源线SLi(i＝1、…j)。源线SLi沿Y方向延伸，例如1个列内只设置1条。
源线SLi经由例如，由MOS晶体管构成的列选择开关CSW，连到接地点VSS。
读操作时，在选定的行，读出块BKik内的读出选择开关RSW1变为接通状态。并且，在选定的列，列选择开关CSW成为接通状态，所以源线SLi的电位变成接地电位VSS。即，只有位于选定行和选定列交点的读出块BKik内的TMR元件12中流动读出电流。
另外，读出时，在非选择的行，读出选择开关RSW1是关断状态，所以非选择行的读出块BKik内的TMR元件12的另一端成为互相短路的状态。
这时，若非选择行内的读出位线RBL4(n-1)+1、RBL4(n-1)+2、RBL4(n-1)+3、RBL4(n-1)+4的电位不同，有时也使读操作受到影响，因而就非选择列内的读出位线RBL4(n-1)+1、RBL4(n-1)+2、RBL4(n-1)+3、RBL4(n-1)+4的电位而言，各自成为同电位(例如，接地电位)。
读操作时，在非选择列，列选择开关CSW为关断状态，所以就非选择列的读出块BKik内的TMR元件12的另一端来说，也成为互相短路的状态。
读出块BKik内4个TMR元件12的另一端，分别单独地连接到读出位线RBL4(n-1)+1、RBL4(n-1)+2、RBL4(n-1)+3、RBL4(n-1)+4。即，对应于1个读出块BKik内4个TMR元件12，配置有4条读出位线RBL4(n-1)+1、RBL4(n-1)+2、RBL4(n-1)+3、RBL4(n-1)+4。
读出位线RBL4(n-1)+1、RBL4(n-1)+2、RBL4(n-1)+3、RBL4(n-1)+4沿X方向延伸，其一端经由行选择开关(MOS晶体管)RSW2，连接到共通数据线30。共通数据线30连到读出电路(例如，包括读出放大器、选择器和输出缓冲器)29B。
给行选择开关RSW2输入行选择信号RLi(i＝1、…n)。行译码器25-1、…25-n输出行选择信号RLi。
本例中，读出位线RBL4(n-1)+1、RBL4(n-1)+2、RBL4(n-1)+3、RBL4(n-1)+4为沿X方向(行方向)延伸，也起写入字线WWL4(n-1)+1、WWL4(n-1)+2、WWL4(n-1)+3、WWL4(n-1)+4的功能。
写入字线WWL4(n-1)+1、WWL4(n-1)+2、WWL4(n-1)+3、WWL4(n-1)+4的一端，经由行选择开关RSW2和共通数据线30，连到写入字线驱动器23A，其另一端连到写入字线汇集器24-1、…24-n。
在构成读出块BKik的4个TMR元件12近旁，配置这4个TMR元件共用的Y方向延伸的1条写入位线WBLi(i＝1、…j)。在1个列上只配置1条写入位线WBLi。
写入位线WBLi的一端连到包括列译码器和写入位线驱动器/汇集器的电路块29A，其另一端连到包括列译码器和写入位线驱动器/汇集器的电路块31。
写操作时，电路块29A、31成为动作状态。而且，在写入位线WBLi中，根据写入数据，向着电路块29A的方向或向着电路块31的方向，流动写入电流。
读出选择开关(MOS晶体管)RSW1的栅极连到读出字线RWLn(n＝1、2、…)。在1行内，只配置1条读出字线RWLn，并变为与配置于X方向的多块BKjk共用。
例如，1个列由4个块构成的场合，读出字线RWLn的条数为4条。读出字线RWLn沿X方向延伸，其一端连到包括行译码器和读出字线驱动器的电路块23B-n。
行译码器25-n，在写操作时，按照行地址信号，选择多个行中之一行。写入字线驱动器23A向选定的行内的写入字线WWL4(n-1)+1、WWL4(n-1)+2、WWL4(n-1)+3、WWL4(n-1)+4供给写入电流。写入电流被写入字线汇集器24-n吸收。
行译码器25-n，在读操作时，按照行地址信号，选择多个行中之一行。同样，包括行译码器和读出字线驱动器的电路块23B-n，向选定的行内的读出字线RWLn供给读出电压(＝“H”)。
列译码器32，在读操作时，按照列地址信号CSL1、…CSLj，选择多个列中之一列，使配置于选定列内的列选择开关CSW成为接通状态。
本例的磁随机存取存储器中，读出块内多个TMR元件的一端都共通连接起来，其另一端分别连到不同的读出位线RBL4(n-1)+1、RBL4(n-1)+2、RBL4(n-1)+3、RBL4(n-1)+4。
因此，通过一次读出步骤，能够一次读出读出块内多个TMR元件的数据。
并且，读出位线RBL4(n-1)+1、RBL4(n-1)+2、RBL4(n-1)+3、RBL4(n-1)+4也起写入字线WWL4(n-1)+1、WWL4(n-1)+2、WWL4(n-1)+3、WWL4(n-1)+4的功能。即，因为不需要在单元阵列内另设只作为写入字线功能的布线，所以可以简化单元阵列构造。
②器件构造
其次，说明有关器件构造。
[1]剖面构造
图15表示作为本发明构造例2的磁随机存取存储器的1块部分器件构造。
另外，图15所示的要素上附加与图14相同符号，使之与图14的电路要素对应。
半导体衬底41的表面区域上，配置读出选择开关(MOS晶体管)RSW1。构造例2的器件构造，若与构造例1的器件构造1、2、3比较的话，在读出选择开关RSW1的方向旋转90°的方面，具有特征。
即，读出选择开关RSW1的沟宽变成了Y方向(列方向)的宽度，沟长变为X方向的长度。
一般，读出选择开关是配置在TMR元件(MTJ元件)MTJ1、MTJ2、MTJ3、MTJ4的正下方。并且，TMR元件MTJ1、MTJ2、MTJ3、MTJ4是沿Y方向并排配置的。即，TMR元件MTJ1、MTJ2、MTJ3、MTJ4的正下方区域成为X方向短，Y方向长的区域。
于是，假定读出选择开关RSW1的沟宽为Y方向(列方向)的宽度，可以扩展读出选择开关RSW的沟宽，增加读出电流，能够达到读操作的稳定。
读出选择开关RSW1的源极介以接触塞连到源线。源线例如，沿Y方向(列方向)成一直线延伸，并经由存储单元阵列区域外围部分的列选择开关，连到接地点VSS。
读出选择开关(MOS晶体管)RSW1的栅极成了读出字线RWLn-2。读出字线RWLn-2虽然在TMR元件MTJ1、MTJ2、MTJ3、MTJ4的正下方，沿Y方向延伸，但是在规定的地点，大致直角曲折，沿X方向继续延伸。
读出选择开关RSW1上边，沿Y方向配置并排的4个TMR元件MTJ1、MTJ2、MTJ3、MTJ4。
TMR元件MTJ1、MTJ2、MTJ3、MTJ4的一端(本例中，上端)共通连接到上部电极45。接触塞42、44和中间层43、45A电连接上部电极45和读出选择开关RSW1的漏极。
本例中，上部电极45与读出选择开关RSW1的接触部，设于TMR元件MTJ1、MTJ2与TMR元件MTJ3、MTJ4之间的区域。这样，相对于上部电极45的接触部，只要左右均等配置TMR元件MTJ1、MTJ2、MTJ3、MTJ4，就可以将布线电阻等引起的读操作时的噪音降低到最小限度。
另外，中间层45A也可以与上部电极45一体化。即，中间层45A和上部电极45，也可以用同样材料同时形成。这时，图15的器件就是如图89表示。
TMR元件MTJ1、MTJ2、MTJ3、MTJ4的另一端(本例中，下端)电连接到读出位线RBL1、RBL2、RBL3、RBL4(写入字线WWL1、WWL2、WWL3、WWL4)。读出位线RBL1、RBL2、RBL3、RBL4沿X方向(行方向)延伸。
TMR元件MTJ1、MTJ2、MTJ3、MTJ4，分别单独连到读出位线RBL1、RBL2、RBL3、RBL4。即，对4个TMR元件MTJ1、MTJ2、MTJ3、MTJ4，设置4条读出位线RBL1、RBL2、RBL3、RBL4。
写入位线WBL1是在TMR元件MTJ1、MTJ2、MTJ3、MTJ4的正上方，而且，配置于其近旁。写入位线WBL1则沿Y方向(列方向)延伸。
本例中，对构成读出块的4个TMR元件MTJ1、MTJ2、MTJ3、MTJ4，设置1条写入位线WBL1。也可以代之以例如，叠置4个TMR元件MTJ1、MTJ2、MTJ3、MTJ4，并与4个TMR元件MTJ1、MTJ2、MTJ3、MTJ4对应，设置4条写入位线。
并且，本例中，对TMR元件MTJ1、MTJ2、MTJ3、MTJ4，其上部配置沿Y方向延伸的写入位线WBL1，其下部配置沿X方向延伸的读出位线RBL1、RBL2、RBL3、RBL4。
但是，相对于TMR元件MTJ1、MTJ2、MTJ3、MTJ4的写入位线WBL1与读出位线RBL1、RBL2、RBL3、RBL4的位置关系不限定于此。
例如，如图90所示，也可以相对于TMR元件MTJ1、MTJ2、MTJ3、MTJ4，在其下部配置沿Y方向延伸的写入位线WBL1，在其上部配置沿X方向延伸的读出位线RBL1、RBL2、RBL3、RBL4。
按照这样的器件构造，读出块内的多个TMR元件MTJ1、MTJ2、MTJ3、MTJ4，分别电连接到不同的读出位线RBL1、RBL2、RBL3、RBL4(写入字线WWL1、WWL2、WWL3、WWL4)。
因此，通过一次读出步骤，能够一次读出读出块内的多个TMR元件MTJ1、MTJ2、MTJ3、MTJ4的数据。
并且，读出块内的多个TMR元件MTJ1、MTJ2、MTJ3、MTJ4的一端共通连接起来，并连到1个读出选择开关RSW1。并且，沿Y方向延伸的写入位线WBL1可与读出块内的多个TMR元件MTJ1、MTJ2、MTJ3、MTJ4共用。因此，单元阵列构造不会复杂化。
并且，采用读出选择开关(MOS晶体管)RSW1的沟宽决定读出选择开关RSW1的布局，使其成为沿Y方向(列方向)的宽度的办法，可以扩展读出选择开关RSW1的沟宽，增加读出电流，能够达到读操作的稳定。
[平面构造]
图16到图19是表示图15器件构造中的各布线层的布局图。另外，图15的剖面对应于图16到图19中沿XV-XV线的剖面。
图16表示作为第1布线层的读出字线布局。
元件区47上，配置读出选择开关(MOS晶体管)RSW1。读出选择开关RSW1的漏区上边配置接触塞42，源区上边配置接触塞46。
另外，本例中，在X方向(行方向)邻接的2个读出选择开关RSW1共用1个源区。
在读出选择开关RSW1的漏区与源区之间的沟道区上边，配置读出选择开关RSW1的栅极，即，读出字线RWLn-2。读出字线RWLn-2虽然在元件区47上边沿Y方向延伸，但是在元件区47以外的区域则沿X方向延伸。
图17表示作为第2布线层的源线和中间层的布局。
源线SL1沿Y方向(列方向)延伸，而且，连到接触塞46。本例中，在X方向(行方向)邻接的2个读出选择开关RSW1共用1条源线SL1。即，对2个列设置1条源线SL1。
源线SL1经由接触塞46，连接到与在X方向邻接的2个读出选择开关RSW1共用的源极。中间层43连到读出选择开关RSW1漏极上的接触塞42。中间层43上边，配置接触塞44。
图18表示作为第3布线层的读出位线和TMR元件的布局。
读出位线RBL1、RBL2、RBL3、RBL4(写入字线WWL1、WWL2、WWL3、WWL4)，都沿X方向延伸。
读出位线RBL1、RBL2、RBL3、RBL4上边，配置TMR元件MTJ1、MTJ2、MTJ3、MTJ4。
读出位线RBL1共通连接到X方向配置的TMR元件MTJ1，读出位线RBL2共通连接到X方向配置的TMR元件MTJ2，读出位线RBL3共通连接到X方向配置的TMR元件MTJ3，读出位线RBL4共通连接到X方向配置的TMR元件MTJ4。
TMR元件MTJ1、MTJ2、MTJ3、MTJ4的易磁化轴朝向X方向。即，TMR元件MTJ1、MTJ2、MTJ3、MTJ4具有X方向长的长方形。接触塞44上边，配置中间层45A。
图19表示作为第4布线层的写入位线的布局。
TMR元件MTJ1、MTJ2、MTJ3、MTJ4上边和中间层45A上边，配置具有方形图形的上部电极45。上部电极45都与TMR元件MTJ1、MTJ2、MTJ3、MTJ4上和中间层45A接触。
并且，上部电极45正上方，配置沿Y方向延伸的写入位线WBL1、WBL2。
(3)构造例3
构造例3是构造例1的变形例，在于使构造例1的TMR元件易磁化轴旋转90°的方面。
构造例1、2中，TMR元件的易磁化轴指向X方向(行方向)，难磁化轴指向Y方向(列方向)。即，TMR元件具有X方向长的长方形。对于此，构造例3中，TMR元件的易磁化轴指向Y方向，难磁化轴指向X方向。即，构造例3在TMR元件具有Y方向长的长方形这一点上有特征。
磁随机存取存储器的场合，基本上，改变流入与难磁化轴平行的方向延伸的写入线的写入电流方向，将数据写入存储单元(决定钉扎层的磁化方向)。
所以，本例中，写操作时，采用控制流入X方向延伸的写入位线(读出位线)的写入电流方向的办法，决定存储单元内写入的数据。
另外，一般说来，把沿难磁化轴(与MTJ的短轴平行的方向)延伸的写入线称为写入位线。
①电路构造
图20表示作为本发明构造例3的磁随机存取存储器的主要部分。
存储单元阵列11具有沿X方向和Y方向阵列状配置的多个TMR元件12。在X方向配置j个TMR元件12，在Y方向配置4×n个TMR元件12。
配置于Y方向的4个TMR元件12，构成1个读出块BKik(i＝1、…j，k＝1、…n)。配置于X方向的j个读出块BKik，构成1个行。存储单元阵列11有n个行。并且，配置于Y方向的n个读出块BKik，构成1个列。存储单元阵列11有j个列。
读出块BKik内的4个TMR元件12的一端都共通连接起来，经由例如由MOS晶体管构成的读出选择开关RSW1，连到源线SLi(i＝1、…j)。源线SLi沿Y方向延伸，例如1个列内只设置1条。
源线SLi经由例如，由MOS晶体管构成的列选择开关CSW，连到接地点VSS。
读操作时，在选定的行，读出块BKik内的读出选择开关RSW1变为接通状态。并且，在选定的列，列选择开关CSW成为接通状态，所以源线SLi的电位变成接地电位VSS。即，只有位于选定行和选定列交点的读出块BKik内的TMR元件12中流动读出电流。
另外，读出时，在非选择的行，读出选择开关RSW1是关断状态，所以非选择行的读出块BKik内的TMR元件12的另一端成为互相短路的状态。
这时，若非选择行内的读出位线RBL4(n-1)+1、RBL4(n-1)+2、RBL4(n-1)+3、RBL4(n-1)+4的电位不同，有时也使读操作受到影响，因而就非选择列内的读出位线RBL4(n-1)+1、RBL4(n-1)+2、RBL4(n-1)+3、RBL4(n-1)+4的电位而言，各自成为同电位(例如，接地电位)。
读操作时，在非选择列，列选择开关CSW为关断状态，所以就非选择列的读出块BKik内的TMR元件12的另一端来说，也成为互相短路的状态。
读出块BKik内4个TMR元件12的另一端，分别单独地连接到读出位线RBL4(n-1)+1、RBL4(n-1)+2、RBL4(n-1)+3、RBL4(n-1)+4。即，对应于1个读出块BKik内4个TMR元件12，配置有4条读出位线RBL4(n-1)+1、RBL4(n-1)+2、RBL4(n-1)+3、RBL4(n-1)+4。
读出位线RBL4(n-1)+1、RBL4(n-1)+2、RBL4(n-1)+3、RBL4(n-1)+4沿X方向延伸，其一端经由行选择开关(MOS晶体管)RSW2，连接到共通数据线30A。共通数据线30A连到读出电路(例如，包括读出放大器、选择器和输出缓冲器)29B。
给行选择开关RSW2输入行选择信号RLi(i＝1、…n)。行译码器25-1、…25-n输出行选择信号RLi。
本例中，读出位线RBL4(n-1)+1、RBL4(n-1)+2、RBL4(n-1)+3、RBL4(n-1)+4为沿X方向(行方向)延伸，也起写入位线WBL4(n-1)+1、WBL4(n-1)+2、WBL4(n-1)+3、WBL4(n-1)+4的功能。
写入位线WBL4(n-1)+1、WBL4(n-1)+2、WBL4(n-1)+3、WBL4(n-1)+4的一端，经由行选择开关RSW2和共通数据线30A，连到写入字线驱动器23AR/汇集器3AR，其另一端经由读出选择开关RSW2和共通数据线30B，连到写入字线驱动器/汇集器23AS。
在构成读出块BKik的4个TMR元件12近旁，配置与这4个TMR元件共用的Y方向延伸的1条写入字线WWLi(i＝1、…j)。在1个列上只配置1条写入位线WBLi。
写入字线WWLi的一端连到包括列译码器和写入字线驱动器的电路块29AR，其另一端连到包括列译码器和写入字线汇集器的电路块31R。
写操作时，电路块29AR、31R成为动作状态。而且，在写入字线WWLi中，从电路块29AR向电路块31R的方向，流动写入电流。
读出选择开关(MOS晶体管)RSW1的栅极连到读出字线RWLn(n＝1、2、…)。在1行内只配置1条读出字线RWLn，并变为与配置于X方向的多块BKjk共用。
例如，1个列由4个块构成的场合，读出字线RWLn的条数为4条。读出字线RWLn沿X方向延伸，其一端连到包括行译码器和读出字线驱动器的电路块23B-n。
行译码器25-n，在写操作时，按照行地址信号，选择多个行中之一行。写入字线驱动器/汇集器23AR、23AS向选定的行内的写入位线WBL4(n-1)+1、WBL4(n-1)+2、WBL4(n-1)+3、WBL4(n-1)+4供给与写入数据相应方向的写入电流。
行译码器25-n，在读操作时，按照行地址信号，选择多个行中之一行。同样，包括行译码器和读出字线驱动器的电路块23B-n，向选定的行内的读出字线RWLn供给读出电压(＝“H”)。
列译码器32，在读操作时，按照列地址信号CSL1、…CSLj，选择多个列中之一列，使配置于选定列内的列选择开关CSW成为接通状态。
本例的磁随机存取存储器中，读出块内的多个TMR元件的一端都共通连接起来，其另一端分别连到不同的读出位线RBL4(n-1)+1、RBL4(n-1)+2、RBL4(n-1)+3、RBL4(n-1)+4。
因此，通过一次读出步骤，能够一次读出读出块内多个TMR元件的数据。
并且，读出位线RBL4(n-1)+1、RBL4(n-1)+2、RBL4(n-1)+3、RBL4(n-1)+4也起写入位线WBL4(n-1)+1、WBL4(n-1)+2、WBL4(n-1)+3、WBL4(n-1)+4的功能。即，因为不需要在单元阵列内另设只作为写入位线功能的布线，所以可以简化单元阵列构造。
②器件构造
其次，说明有关器件构造。
[1]剖面构造
图21表示作为本发明构造例3的磁随机存取存储器的1块部分的器件构造。
另外，图21所示的要素上附加与图20相同符号，使之与图20的电路要素对应。
半导体衬底41的表面区域上，配置读出选择开关(MOS晶体管)RSW1。器件构造2中，读出选择开关RSW1的位置，器件构造1中的读出选择开关RSW1的位置稍微不同。
读出选择开关RSW1的源极，介以接触塞46连到源线SL1。源线SL1例如，沿Y方向(列方向)成一直线延伸，并经由存储单元阵列区域外围部分的列选择开关，连到接地点VSS。
读出选择开关(MOS晶体管)RSW1的栅极成了读出字线RWL1。读出字线RWL1为沿着X方向延伸。读出选择开关RSW1上边，在Y方向配置并排的4个TMR元件(MTJ元件)MTJ1、MTJ2、MTJ3、MTJ4。
TMR元件MTJ1、MTJ2、MTJ3、MTJ4的一端(本例中，上端)共通连接到上部电极45。接触塞42、44和中间层43、45A电连接上部电极45和读出选择开关RSW1的漏极。
器件构造2中，上部电极45与读出选择开关RSW1的接触部，设于TMR元件MTJ1、MTJ2与TMR元件MTJ3、MTJ4之间的区域。这样，相对于上部电极45的接触部，只要左右均等配置TMR元件MTJ1、MTJ2、MTJ3、MTJ4，就可以将布线电阻等引起的读操作时的噪音降低到最小限度。
另外，中间层45A也可以与上部电极45一体化。即，中间层45A和上部电极45，也可以用同样材料同时形成。这时，图21的器件就是如图91表示。
TMR元件MTJ1、MTJ2、MTJ3、MTJ4的另一端(本例中，下端)电连接到读出位线RBL1、RBL2、RBL3、RBL4(写入位线WBL1、WBL2、WBL3、WBL4)。读出位线RBL1、RBL2、RBL3、RBL4为沿X方向(行方向)延伸。
TMR元件MTJ1、MTJ2、MTJ3、MTJ4，分别单独连到读出位线RBL1、RBL2、RBL3、RBL4。即，对4个TMR元件MTJ1、MTJ2、MTJ3、MTJ4，设置4条读出位线RBL1、RBL2、RBL3、RBL4。
写入字线WWL1是在TMR元件MTJ1、MTJ2、MTJ3、MTJ4的正上方，而且，配置于其近旁。写入字线WWL1则沿Y方向(列方向)延伸。
本例中，对构成读出块的4个TMR元件MTJ1、MTJ2、MTJ3、MTJ4，设置1条写入字线WWL1。但是，也可以代之以例如，叠置4个TMR元件MTJ1、MTJ2、MTJ3、MTJ4，并与4个TMR元件MTJ1、MTJ2、MTJ3、MTJ4对应，设置4条写入字线。
并且，本例中，对TMR元件MTJ1、MTJ2、MTJ3、MTJ4，其上部配置沿Y方向延伸的写入字线WWL1，其下部配置沿X方向延伸的读出位线RBL1、RBL2、RBL3、RBL4。
但是，相对于TMR元件MTJ1、MTJ2、MTJ3、MTJ4的写入字线WWL1与读出位线RBL1、RBL2、RBL3、RBL4的位置关系不限定于此。
例如，如图92所示，也可以相对于TMR元件MTJ1、MTJ2、MTJ3、MTJ4，在其下部配置沿Y方向延伸的写入字线WWL1，在其上部配置沿X方向延伸的读出位线RBL1、RBL2、RBL3、RBL4。
按照这样的器件构造，读出块内的多个TMR元件MTJ1、MTJ2、MTJ3、MTJ4，分别电连接到不同的读出位线RBL1、RBL2、RBL3、RBL4(写入位线WBL1、WBL2、WBL3、WBL4)。
因此，通过一次读出步骤，能够一次读出读出块内的多个TMR元件MTJ1、MTJ2、MTJ3、MTJ4的数据。
并且，读出块内的多个TMR元件MTJ1、MTJ2、MTJ3、MTJ4的一端共通连接起来，并连到1个读出选择开关RSW1。并且，沿Y方向延伸的写入字线WWL1可与读出块内的多个TMR元件MTJ1、MTJ2、MTJ3、MTJ4共用。因此，单元阵列构造不会复杂化。
[平面构造]
图22到图25是表示图21器件构造中的各布线层的布局图。另外，图21的剖面对应于图22到图25中沿XXI-XXI线的剖面。
图22表示作为第1布线层的读出字线布局。
元件区47上，配置读出选择开关(MOS晶体管)RSW1。读出选择开关RSW1的漏区上边配置接触塞42，源区上边配置接触塞46。
另外，本例中，在X方向(行方向)邻接的2个读出选择开关RSW1共用1个源区。
在读出选择开关RSW1的漏区与源区之间的沟道区上边，配置读出选择开关RSW1的栅极，即，读出字线RWLn-2、RWLn-1、RWLn。读出字线RWLn-2、RWLn-1、RWLn都沿X方向延伸。
图23表示作为第2布线层的源线和中间层的布局。
源线SL1为沿Y方向(列方向)，而且，连到接触塞46。本例中，在X方向(行方向)邻接的2个读出选择开关RSW1共用1条源线SL1。即，对2个列设置1条源线SL1。
源线SL1经由接触塞46，连接到与在X方向邻接的2个读出选择开关RSW1共用的源极。中间层43连到读出选择开关RSW1的漏极上接触塞42。中间层43上边，配置接触塞44。
图24表示作为第3布线层的读出位线和TMR元件的布局。
读出位线RBL1、RBL2、RBL3、RBL4(写入位线WBL1、WBL2、WBL3、WBL4)，都沿X方向延伸。
读出位线RBL1、RBL2、RBL3、RBL4上边，配置TMR元件MTJ1、MTJ2、MTJ3、MTJ4。
读出位线RBL1共通连接到X方向配置的TMR元件MTJ1，读出位线RBL2共通连接到X方向配置的TMR元件MTJ2，读出位线RBL3共通连接到X方向配置的TMR元件MTJ3，读出位线RBL4共通连接到X方向配置的TMR元件MTJ4。
TMR元件MTJ1、MTJ2、MTJ3、MTJ4的易磁化轴朝向Y方向。即，TMR元件MTJ1、MTJ2、MTJ3、MTJ4具有Y方向长的长方形。接触塞44上边，配置中间层45A。
图25表示作为第4布线层的写入字线的布局。
TMR元件MTJ1、MTJ2、MTJ3、MTJ4上边和中间层45A上边，配置具有方形图形的上部电极45。上部电极45都与TMR元件MTJ1、MTJ2、MTJ3、MTJ4上和中间层45A接触。
并且，上部电极45正上方，配置沿Y方向延伸的写入字线WWL1、WWL2。
(4)构造例4、5、6
接着，说明有关改良构造例1的构造例4、5、6。
①构造例4
图26表示作为本发明构造例4的磁随机存取存储器主要部分。
构造例4是在于使读出时，成为给构成读出块BKik的4个TMR元件12的一端施加偏置电位VC这一点。
即，构造例1(图1)中，源线SLi经由列选择开关CSW，连到接地点VSS。因此，在构造例1中，读操作时，由读出电路29B生成偏置电位VC。读出电流由读出电路29B加到TMR元件12上。
为此，构造例4中，与构成读出块BKik的4个TMR元件12的一端共通连接的源线SLi，经由列选择开关CSW，连到偏压线34。
所以，读操作时，给偏压线34施加偏压电位VC，就能够从偏压线34给TMR元件12施加读出电流。另外，读操作以外的时候(例如，写操作时等)，给偏压线34施加接地电位VSS。
这样，构造例4中，要构成为使其能够改变源线SLi的电位。于是，例如，读操作时，可以从源线SLi给TMR元件12施加偏压电位VC，使读出块BKik内的TMR元件12流动读出电流。
②构造例5
图27表示作为本发明构造例5的磁随机存取存储器的主要部分。
构造例5的特征是在于存储单元阵列的1个行内设置1条写入字线驱动器这一点。
构造例1(图1)中，在存储单元阵列11的全部行上共通仅设置1个写入字线驱动器23A，并连到共通数据线(共通驱动线)30。可是，这时，写入字线驱动器与写入字线之间，因为连接具有电阻的要素，即，共通数据线和行选择开关，所以这些引起的电压降将增加，写入电流减少。
因此，构造例5中，在存储单元阵列11的1个行内设置1个写入字线驱动器33-1、…33-n。
即，对于存储单元阵列11的各行，在行选择开关RSW2与写入字线WWL4(n-1)+1、WWL4(n-1)+2、WWL4(n-1)+3、WWL4(n-1)+4之间，连接写入字线驱动器33-1、…33-n。
这时，写入字线驱动器33-1、…33-n只要驱动写入字线WWL4(n-1)+1、WWL4(n-1)+2、WWL4(n-1)+3、WWL4(n-1)+4就行。
于是，可以减小给写入字线驱动器33-1、…33-n的驱动力，同时也能对低消耗电力和高速工作做贡献。
另外，读出电流与写入电流比较，相当小，所以也不需要增大行选择开关RSW2的驱动力。
写入字线驱动器33-1、…33-n由行译码器25-1、…25-n的输出信号(字线启动信号)WLEN1、…WLEN4来控制。即，写操作时，激活行译码器25-1、…25-n，选择1个行。选定的行中，使输出信号(字线启动信号)WLEN1、…WLEN4之中的一个变成“H”。
并且，构造例1中，行选择开关RSW2，在写操作时仅由激活的行译码器25-1、…25-n的输出信号来控制，然而构造例5中，由包括行译码器和读出字线驱动器的电路块23B-1、…23B-n的输出信号来控制。
即，行选择开关(MOS晶体管)RSW2的栅极连接到读出字线RWL1、…RWLn，进行与读出选择开关RSW1相同动作。
作成这种构造的理由是，构造例5中，每个行设有写入字线驱动器33-1、…33-n，所以写操作时，需要使全部的写入字线WWL4(n-1)+1、WWL4(n-1)+2、WWL4(n-1)+3、WWL4(n-1)+4切离共通数据线30。
即，包括行译码器和读出字线驱动器的电路块23B-1、…23B-n只有读操作时被激活，所以写操作时，全部行的行选择开关RSW2成为关断状态，使全部的写入字线WWL4(n-1)+1、WWL4(n-1)+2、WWL4(n-1)+3、WWL4(n-1)+4都切离共通数据线30。
③构造例6
图28表示作为构造例6的磁随机存取存储器的主要部分。
构造例6的特征在于这一点，读出块内新设置由MOS晶体管构成的块选择开关BSW，使读操作时，成为属于选定行和列的读出块电连接到读出位线上。
这样的构造中，由于存储单元的大小增大，对存储单元的高集成度变得不利。但是，作为单元阵列构造的一个例，以下说明结果。
块选择开关(MOS晶体管)BSW的栅极连到列选择线CSLi(i＝1、…j)，块选择开关BSW由列地址信号控制。即，读操作时，仅属于选定列的读出块Bik内的块选择开关BSW变成接通状态。
采用构造例6的场合，读操作时，非选择列中，列选择开关CSW为关断状态，因此非选择列的读出块Bik内TMR元件12的另一端互相短路。可是，同时非选择列的读出块Bik内块选择开关BSW也变成关断状态。
于是，读操作时，选定行内的读出位线RBL4(n-1)+1、RBL4(n-1)+2、RBL4(n-1)+3、RBL4(n-1)+4上，只电连接选定的读出块Bik内的TMR元件MTJ1、MTJ2、MTJ3、MTJ4。
(5)构造例7
构造例7表示1个读出块是由4个TMR元件构成的情况例。构造例7与构造例1比较的话，在与读出块内读出选择晶体管连接的读出字线和源线延伸的方向方面具有特征。
构造例7中，读出字线是沿Y方向延伸，源线是沿X方向延伸的。随之，构造例7中，相对于构造例1，交换了行方向和列方向，因此这一点应注意。即，行方向变成Y方向，列方向变成X方向。
①电路构造
首先，说明有关电路构造。
图29表示作为本发明构造例7的磁随机存取存储器的主要部分。
存储单元阵列11具有沿X方向和Y方向阵列状配置的多个TMR元件12。在X方向配置j个TMR元件12，在Y方向配置4×n个TMR元件12。
配置于Y方向的4个TMR元件12，构成1个读出块BKik(i＝1、…j、k＝1、…n)。配置于X方向的j个读出块BKik，构成1个列。存储单元阵列11有n个列。并且，配置于Y方向的n个读出块BKik，构成1个行。存储单元阵列11有j个行。
读出块BKik内的4个TMR元件12的一端都共通连接起来，经由例如由MOS晶体管构成的读出选择开关RSW1，连到源线SLk(k＝1、…n)。源线SLk是沿X方向延伸，例如1个列内只设置1条。
源线SLk经由例如，由MOS晶体管构成的列选择开关CSW1，连到接地点VSS。
读操作时，在选定的行，读出块BKik内的读出选择开关RSW1变为接通状态。并且，在选定的列，列选择开关CSW1成为接通状态，所以源线SLk的电位变成接地电位VSS。即，只有位于选定行和选定列交点的读出块BKik内的TMR元件12中流动读出电流。
另外，读操作时，在非选择的列，列选择开关CSW1是关断状态，所以非选择列的读出块BKik内的TMR元件12的另一端成为互相短路的状态。
这时，若非选择列内的读出位线RBL4(n-1)+1、RBL4(n-1)+2、RBL4(n-1)+3、RBL4(n-1)+4的电位不同，有时也使读操作受到影响，因而就非选择列内的读出位线RBL4(n-1)+1、RBL4(n-1)+2、RBL4(n-1)+3、RBL4(n-1)+4的电位而言，各自成为同电位(例如，接地电位)。
读操作时，在非选择行，读出选择开关RSW1为关断状态，所以就非选择行的读出块BKik内的TMR元件12的另一端来说，也成为互相短路的状态。
读出块BKik内4个TMR元件12的另一端，分别单独地连接到读出位线RBL4(n-1)+1、RBL4(n-1)+2、RBL4(n-1)+3、RBL4(n-1)+4。即，对应于1个读出块BKik内4个TMR元件12，配置有4条读出位线RBL4(n-1)+1、RBL4(n-1)+2、RBL4(n-1)+3、RBL4(n-1)+4。
读出位线RBL4(n-1)+1、RBL4(n-1)+2、RBL4(n-1)+3、RBL4(n-1)+4为沿X方向延伸，其一端经由列选择开关(MOS晶体管)CSW2，连接到共通数据线30。共通数据线30连到读出电路(例如，包括读出放大器、选择器和输出缓冲器)29B。
给列选择开关CSW2输入列选择信号CLi(i＝1、…n)。列译码器25X-1、…25X-n输出列选择信号CLi。
本例中，读出位线RBL4(n-1)+1、RBL4(n-1)+2、RBL4(n-1)+3、RBL4(n-1)+4为沿X方向(列方向)延伸，也起写入字线WWL4(n-1)+1、WWL4(n-1)+2、WWL4(n-1)+3、WWL4(n-1)+4的功能。
写入字线WWL4(n-1)+1、WWL4(n-1)+2、WWL4(n-1)+3、WWL4(n-1)+4的一端，经由列选择开关CSW2和共通数据线30，连到写入字线驱动器23AX，其另一端连到写入字线汇集器24X-1、…24X-n。
在构成读出块BKik的4个TMR元件12近旁，配置与这4个TMR元件共用的Y方向(行方向)延伸的1条写入位线WBLi。在1个行上只配置1条写入位线WBLi。
写入位线WBLi的一端连到包括行泽码器和写入位线驱动器/汇集器的电路块29AX，其另一端连到包括行译码器和写入字线驱动器/汇集器的电路块31X。
写操作时，电路块29AX、31X成为动作状态。而且，在写入位线WBLi中，根据写入数据，按向着电路块29AX的方向或向着电路块31X的方向，流动写入电流。
读出选择开关(MOS晶体管)RSW1的栅极连到读出字线RWLi(i＝1、…j)。在1行内只配置1条读出字线RWLi，并变为与配置于Y方向的多块BKjk共通。
例如，1个列由4个块构成的场合，读出字线RWLi数为4条。读出字线RWLi为沿Y方向延伸，其一端连到包括行译码器和读出字线驱动器的电路块23B-i。
列译码器25X-n，在写操作时，按照列地址信号，选择多个列中之一列。写入字线驱动器23AX向选定列内的写入字线WWL4(n-1)+1、WWL4(n-1)+2、WWL4(n-1)+3、WWL4(n-1)+4供给写入电流。写入电流被写入字线汇集器24X-n吸收。
列译码器25X-n，在读操作时，按照列地址信号，选择多个列中之一列。同样，包括行译码器和读出字线驱动器的电路块23B-i，向选定的行内的读出字线RWLi供给读出电压(＝“H”)。
列译码器32，在读操作时，按照列地址信号CSL1、…CSLj，选择多个列中之一列，使配置于选定列内的列选择开关CSW1成为接通状态。
本例的磁随机存取存储器中，读出块内的多个TMR元件的一端都共通连接起来，其另一端分别连到不同的读出位线RBL4(n-1)+1、RBL4(n-1)+2、RBL4(n-1)+3、RBL4(n-1)+4。
因此，通过一次读出步骤，能够一次读出读出块内多个TMR元件的数据。
并且，读出位线RBL4(n-1)+1、RBL4(n-1)+2、RBL4(n-1)+3、RBL4(n-1)+4，也起写入字线WWL4(n-1)+1、WWL4(n-1)+2、WWL4(n-1)+3、WWL4(n-1)+4的功能。即，因为不需要在单元阵列内另设只作为写入字线功能的布线，所以可以简化单元阵列构造。
②器件构造
其次，说明有关器件构造。
[1]剖面构造
图30表示作为本发明构造例7的磁随机存取存储器的1块部分的器件构造。
另外，图30所示的要素上附加与图29相同符号，使之采取与图29的电路要素对应。
半导体衬底41的表面区域上，配置读出选择开关(MOS晶体管)RSW1。读出选择开关RSW1的沟宽成了Y方向(行方向)的宽度，沟长变成了X方向(列方向)的长度。
一般，读出选择开关是配置在TMR元件(MTJ元件)MTJ1、MTJ2、MTJ3、MTJ4的正下方。并且，TMR元件MTJ1、MTJ2、MTJ3、MTJ4是沿Y方向并排配置的。即，TMR元件MTJ1、MTJ2、MTJ3、MTJ4的正下方区域，成为X方向短，Y方向长的区域。
于是，假如读出选择开关RSW1的沟宽为Y方向(列方向)的宽度，就能扩展读出选择开关RSW1的沟宽，增加读出电流，能够达到读操作的稳定。
读出选择开关RSW1的源极，介以接触塞连到源线。源线SL1为，例如，沿X方向(列方向)成一直线延伸，并经由存储单元阵列区域外围部分的列选择开关，连到接地点VSS。
读出选择开关(MOS晶体管)RSW1的栅极成了读出字线RWL1。读出字线RWL1为沿Y方向延伸。读出选择开关RSW1上边，在Y方向配置并排的4个TMR元件MTJ1、MTJ2、MTJ3、MTJ4。
TMR元件MTJ1、MTJ2、MTJ3、MTJ4的一端(本例中，上端)共通连接到上部电极45。接触塞42、44和中间层43、45A电连接上部电极45和读出选择开关RSW1的漏极。
本例中，上部电极45与读出选择开关RSW1的接触部，设于TMR元件MTJ1、MTJ2与TMR元件MTJ3、MTJ4之间的区域。这样，相对于上部电极45的接触部，只要左右均等配置TMR元件MTJ1、MTJ2、MTJ3、MTJ4，就可以将布线电阻等引起的读操作时的噪音降低到最小限度。
另外，中间层45A也可以与上部电极45一体化。即，中间层45A和上部电极45，也可以用同样材料同时形成。这时，图30的器件就是如图93表示。
TMR元件MTJ1、MTJ2、MTJ3、MTJ4的另一端(本例中，下端)电连接到读出位线RBL1、RBL2、RBL3、RBL4(写入字线WWL1、WWL2、WWL3、WWL4)。读出位线RBL1、RBL2、RBL3、RBL4为沿X方向(列方向)不断延伸。
TMR元件MTJ1、MTJ2、MTJ3、MTJ4，分别单独连到读出位线RBL1、RBL2、RBL3、RBL4。即，对4个TMR元件MTJ1、MTJ2、MTJ3、MTJ4，设置4条读出位线RBL1、RBL2、RBL3、RBL4。
写入位线WBL1是在TMR元件MTJ1、MTJ2、MTJ3、MTJ4的正上方，而且，配置于其近旁。写入位线WBL1则沿Y方向(行方向)延伸下去。
本例中，对构成读出块的4个TMR元件MTJ1、MTJ2、MTJ3、MTJ4，设置1条写入位线WBL1。也可以代之以例如，叠置4个TMR元件MTJ1、MTJ2、MTJ3、MTJ4，并与4个TMR元件MTJ1、MTJ2、MTJ3、MTJ4对应，设置4条写入位线。
并且，本例中，对TMR元件MTJ1、MTJ2、MTJ3、MTJ4，其上部配置沿Y方向延伸的写入位线WBL1，其下部配置沿X方向延伸的读出位线RBL1、RBL2、RBL3、RBL4。
但是，相对于TMR元件MTJ1、MTJ2、MTJ3、MTJ4的写入位线WBL1与读出位线RBL1、RBL2、RBL3、RBL4的位置关系不限定于此。
例如，如图94所示，也可以相对于TMR元件MTJ1、MTJ2、MTJ3、MTJ4，在其下部配置沿Y方向延伸的写入位线WBL1，在其上部配置沿X方向延伸的读出位线RBL1、RBL2、RBL3、RBL4。
按照这样的器件构造，读出块内的多个TMR元件MTJ1、MTJ2、MTJ3、MTJ4，分别电连接到不同的读出位线RBL1、RBL2、RBL3、RBL4(写入字线WWL1、WWL2、WWL3、WWL4)。
因此，通过一次读出步骤，能够一次读出读出块内的多个TMR元件MTJ1、MTJ2、MTJ3、MTJ4的数据。
并且，读出块内的多个TMR元件MTJ1、MTJ2、MTJ3、MTJ4的一端共通连接起来，并连到1个读出选择开关RSW1。并且，沿Y方向延伸的写入位线WBL1可与读出块内的多个TMR元件MTJ、MTJ2、MTJ3、MTJ4共用。因此，单元阵列构造不会复杂化。
并且，采用读出选择开关(MOS晶体管)RSW1的沟宽决定读出选择开关RSW1的布局，使其成为沿Y方向(行方向)的宽度的办法，可以扩展读出选择开关RSW1的沟宽，增加读出电流，能够达到读操作的稳定。
[平面构造]
图31到图34是表示图30器件构造中的各布线层的布局图。另外，图30的剖面对应于图31到图34中沿XXX-XXX线的剖面。
图31表示作为第1布线层的读出字线布局。
元件区47上，配置读出选择开关(MOS晶体管)RSW1。读出选择开关RSW1的漏区上边配置接触塞42，源区上边配置接触塞46。
另外，本例中，在X方向(列方向)邻接的2个读出选择开关RSW1共用1个源区。
在读出选择开关RSW1的漏区与源区之间的沟道区上边，配置读出选择开关RSW1的栅极，即，读出字线RWL1、RWL2。读出字线RWL1、RWL2为沿Y方向延伸。
图32表示作为第2布线层的源线和中间层的布局。
源线SL1为在元件区域47上边沿Y方向(行方向)延伸，然而在元件区域47以外的区域上垂直地曲折，并沿X方向(列方向)延伸。源线SL1连到接触塞46。本例中，在X方向(列方向)邻接的2个读出选择开关RSW1共用1条源线SL1。
源线SL1经由接触塞46，连接到与在X方向邻接的2个读出选择开关RSW1共用的源极。中间层43连到读出选择开关RSW1的漏极上接触塞42。中间层43上边，配置接触塞44。
图33表示作为第3布线层的读出位线和TMR元件的布局。
读出位线RBL1、RBL2、RBL3、RBL4(写入字线WWL1、WWL2、WWL3、WWL4)，都沿X方向延伸。
读出位线RBL1、RBL2、RBL3、RBL4上边，配置TMR元件MTJ1、MTJ2、MTJ3、MTJ4。
读出位线RBL1共通连接到X方向配置的TMR元件MTJ1，读出位线RBL2共通连接到X方向配置的TMR元件MTJ2，读出位线RBL3共通连接到X方向配置的TMR元件MTJ3，读出位线RBL4共通连接到X方向配置的TMR元件MTJ4。
TMR元件MTJ1、MTJ2、MTJ3、MTJ4的易磁化轴朝向X方向。即，TMR元件MTJ1、MTJ2、MTJ3、MTJ4具有X方向长的长方形。接触塞44上边，配置中间层45A。
图34表示作为第4布线层的写入位线的布局。
TMR元件MTJ1、MTJ2、MTJ3、MTJ4上边和中间层45A上边，配置具有方形图形的上部电极45。上部电极45是与TMR元件MTJ1、MTJ2、MTJ3、MTJ4上边和中间层45A接触。
并且，上部电极45正上方，配置沿Y方向延伸的写入位线WBL1、WBL2。
(6)构造例8
构造例8是构造例7的变形例，在于使构造例7的TMR元件的易磁化轴旋转90°的方面。
构造例7中，TMR元件的易磁化轴指向X方向(列方向)，难磁化轴指向Y方向(行方向)。即，TMR元件具有X方向长的长方形。对于此，构造例8中，TMR元件的易磁化轴指向Y方向，难磁化轴指向X方向。即，构造例8在TMR元件具有Y方向长的长方形这一点上有特征。
磁随机存取存储器的场合，基本上，改变流入与难磁化轴平行的方向延伸的写入线的写入电流方向，将数据写入存储单元(决定钉扎层的磁化方向)。
所以，本例中，写操作时，采用控制流入X方向延伸的写入位线(读出位线)的写入电流方向的办法，决定存储单元内写入数据。
另外，一般说来，把沿难磁化轴(与MTJ的短轴平行的方向)延伸的写入线称为写入位线。
①电路构造
首先，说明有关电路构造。
图35表示作为本发明构造例8的磁随机存取存储器的主要部分。
存储单元阵列11具有沿X方向和Y方向阵列状配置的多个TMR元件12。在X方向配置j个TMR元件12，在Y方向配置4×n个TMR元件12。
配置于Y方向的4个TMR元件12，构成1个读出块BKik(i＝1、…j，k＝1、…n)。配置于X方向的j个读出块BKik，构成1个列。存储单元阵列11有n个列。并且，配置于Y方向的n个读出块BKik，构成1个行。存储单元阵列11有j个行。
读出块BKik内的4个TMR元件12的一端都共通连接起来，经由例如由MOS晶体管构成的读出选择开关RSW1，连到源线SLk(k＝1、…n)。源线SLk沿X方向延伸，例如1个列内只设置1条。
源线SLk经由例如，由MOS晶体管构成的列选择开关CSW，连到接地点VSS。
读操作时，在选定的行，读出块BKik内的读出选择开关RSW1变为接通状态。并且，在选定的列，列选择开关CSW1成为接通状态，所以源线SLk的电位变成接地电位VSS。即，只有位于选定行和选定列交点的读出块BKik内的TMR元件12中流动读出电流。
另外，读出时，在非选择的列，列选择开关CSW1是关断状态，所以非选择列的读出块BKik内的TMR元件12另一端成为互相短路的状态。
这时，若非选择列内的读出位线RBL4(n-1)+1、RBL4(n-1)+2、RBL4(n-1)+3、RBL4(n-1)+4的电位不同，有时也使读操作受到影响，因而就非选择列内的读出位线RBL4(n-1)+1、RBL4(n-1)+2、RBL4(n-1)+3、RBL4(n-1)+4的电位而言，各自成为同电位(例如，接地电位)。
读操作时，在非选择行，读出选择开关RSW1为关断状态，所以就非选择行的读出块BKik内的TMR元件12的另一端来说，也成为互相短路的状态。
读出块BKik内4个TMR元件12的另一端，分别单独地连接到读出位线RBL4(n-1)+1、RBL4(n-1)+2、RBL4(n-1)+3、RBL4(n-1)+4。即，对应于1个读出块BKik内4个TMR元件12，配置有4条读出位线RBL4(n-1)+1、RBL4(n-1)+2、RBL4(n-1)+3、RBL4(n-1)+4。
读出位线RBL4(n-1)+1、RBL4(n-1)+2、RBL4(n-1)+3、RBL4(n-1)+4为沿X方向延伸，其一端经由列选择开关(MOS晶体管)CSW2，连接到共通数据线30A。共通数据线30A连到读出电路(例如，包括读出放大器、选择器和输出缓冲器)29B。
给列选择开关CSW2输入列选择信号CLi(i＝1、…n)。列译码器25X-1、…25X-n输出列选择信号CLi。
本例中，读出位线RBL4(n-1)+1、RBL4(n-1)+2、RBL4(n-1)+3、RBL4(n-1)+4为沿X方向(列方向)延伸，也起写入位线WBL4(n-1)+1、WBL4(n-1)+2、WBL4(n-1)+3、WBL4(n-1)+4的功能。
写入位线WBL4(n-1)+1、WBL4(n-1)+2、WBL4(n-1)+3、WBL4(n-1)+4的一端，经由列选择开关CSW2和共通数据线30A，连到写入位线驱动器/汇集器23AR，其另一端经由列选择开关CSW2和共通数据线30B，连到写入位线驱动器/汇集器23AS。
在构成读出块BKik的4个TMR元件12近旁，配置这4个TMR元件共用的Y方向(行方向)延伸的1条写入字线WWLi(i＝1、…j)。在1个行上只配置1条写入字线WWLi。
写入字线WWLi的一端连到包括行译码器和写入字线驱动器的电路块29AX，其另一端连到包括行译码器和写入字线汇集器的电路块31X。
写操作时，电路块29AX、31X成为动作状态。而且，在写入字线WWLi中，从着电路块29AX向着电路块31X的方向，流动写入电流。
读出选择开关(MOS晶体管)RSW1的栅极连到读出字线RWLi(i＝1、…j)。在1行内，只配置1条读出字线RWLi，并变为与配置于Y方向的多块BKjk共用。
例如，1个列由4个块构成的场合，读出字线RWLi的条数为4条。读出字线RWLi为沿Y方向延伸，其一端连到包括行译码器和读出字线驱动器的电路块23B-i。
列译码器25X-n，在写操作时，按照列地址信号，选择多个列中之一列。写入位线驱动器/汇集器23AR、23AS向选定列内的写入位线WBL4(n-1)+1、WBL4(n-1)+2、WBL4(n-1)+3、WBL4(n-1)+4供给与写入数据对应方向的写入电流。
列译码器25X-n，在读操作时，按照列地址信号，选择多个列中之一列。同样，包括行译码器和读出字线驱动器的电路块23B-i，向选定行内的读出字线RWLi供给读出电压(＝“H”)。
列译码器32，在读操作时，按照列地址信号CSL1、…CSLj，选择多个列中之一列，使配置于选定列内的列选择开关CSW1成为接通状态。
本例的磁随机存取存储器中，读出块内多个TMR元件的一端都共通连接起来，其另一端分别连到不同的读出位线RBL4(n-1)+1、RBL4(n-1)+2、RBL4(n-1)+3、RBL4(n-1)+4。
因此，通过一次读出步骤，能够一次读出读出块内多个TMR元件的数据。
并且，读出位线RBL4(n-1)+1、RBL4(n-1)+2、RBL4(n-1)+3、RBL4(n-1)+4也起写入位线WBL4(n-1)+1、WBL4(n-1)+2、WBL4(n-1)+3、WBL4(n-1)+4的功能。即，因为不需要在单元阵列内另设只作为写入位线功能的布线，所以可以简化单元阵列构造。
②器件构造
其次，说明有关器件构造。
[1]剖面构造
图36表示作为本发明构造例8的磁随机存取存储器的1块部分的器件构造。
另外，图36所示的要素上附加与图35相同符号，使之采取与图35的电路要素对应。
半导体衬底41的表面区域上，配置读出选择开关(MOS晶体管)RSW1。读出选择开关RSW1的沟宽变成了Y方向(行方向)的宽度，沟长变成了X方向(列方向)的长度。
一般，读出选择开关是配置在TMR元件(MTJ元件)MTJ1、MTJ2、MTJ3、MTJ4的正下方。并且，TMR元件MTJ1、MTJ2、MTJ3、MTJ4为沿Y方向并排配置的。即，TMR元件MTJ1、MTJ2、MTJ3、MTJ4的正下方区域，成为X方向短，Y方向长的区域。
于是，假如读出选择开关RSW1的沟宽为Y方向(列方向)的宽度，就能扩展读出选择开关RSW1的沟宽，增加读出电流，可达到读操作的稳定。
读出选择开关RSW1的源极，介以接触塞连到源线SL1。源线SL1例如，沿X方向(列方向)成一直线延伸，并经由存储单元阵列区域外围部分的列选择开关，连到接地点VSS。
读出选择开关(MOS晶体管)RSW1的栅极成了读出字线RWL1。读出字线RWL1沿Y方向延伸。读出选择开关RSW1上边，在Y方向配置并排的4个TMR元件MTJ1、MTJ2、MTJ3、MTJ4。
TMR元件MTJ1、MTJ2、MTJ3、MTJ4的一端(本例中，上端)共通连接到上部电极45。接触塞42、44和中间层43、45A电连接上部电极45和读出选择开关RSW1的漏极。
本例中，上部电极45与读出选择开关RSW1的接触部，设于TMR元件MTJ1、MTJ2与TMR元件MTJ3、MTJ4之间的区域。这样，相对于上部电极45的接触部，只要左右均等配置TMR元件MTJ1、MTJ2、MTJ3、MTJ4，就可以将布线电阻等引起的读操作时的噪音降低到最小限度。
另外，中间层45A也可以与上部电极45一体化。即，中间层45A和上部电极45，也可以用同样材料同时形成。这时，图36的器件就是如图95表示。
TMR元件MTJ1、MTJ2、MTJ3、MTJ4的另一端(本例中，下端)电连接到读出位线RBL1、RBL2、RBL3、RBL4(写入位线WBL1、WBL2、WBL3、WBL4)。读出位线RBL1、RBL2、RBL3、RBL4为沿X方向(列方向)不断延伸。
TMR元件MTJ1、MTJ2、MTJ3、MTJ4，分别单独连到读出位线RBL1、RBL2、RBL3、RBL4。即，对4个TMR元件MTJ1、MTJ2、MTJ3、MTJ4，设置4条读出位线RBL1、RBL2、RBL3、RBL4。
写入字线WWL1是在TMR元件MTJ1、MTJ2、MTJ3、MTJ4的正上方，而且，配置于其近旁。写入字线WWL1则沿Y方向(行方向)延伸。
本例中，对构成读出块的4个TMR元件MTJ1、MTJ2、MTJ3、MTJ4，设置1条写入字线WWL1。也可以代之以例如，叠置4个TMR元件MTJ1、MTJ2、MTJ3、MTJ4，并与4个TMR元件MTJ1、MTJ2、MTJ3、MTJ4对应，设置4条写入字线。
并且，本例中，对TMR元件MTJ1、MTJ2、MTJ3、MTJ4，其上部配置沿Y方向延伸的写入字线WWL1，其下部配置沿X方向延伸的读出位线RBL1、RBL2、RBL3、RBL4。
但是，相对于TMR元件MTJ1、MTJ2、MTJ3、MTJ4的写入字线WWL1与读出位线RBL1、RBL2、RBL3、RBL4的位置关系不限定于此。
例如，如图96所示，也可以相对于TMR元件MTJ1、MTJ2、MTJ3、MTJ4，在其下部配置沿Y方向延伸的写入字线WWL1，在其上部配置沿X方向延伸的读出位线RBL1、RBL2、RBL3、RBL4。
按照这样的器件构造，读出块内的多个TMR元件MTJ1、MTJ2、MTJ3、MTJ4，分别电连接到不同的读出位线RBL1、RBL2、RBL3、RBL4(写入位线WBL1、WBL2、WBL3、WBL4)。
因此，通过一次读出步骤，能够一次读出读出块内的多个TMR元件MTJ1、MTJ2、MTJ3、MTJ4的数据。
并且，读出块内的多个TMR元件MTJ1、MTJ2、MTJ3、MTJ4的一端共通连接起来，并连到1个读出选择开关RSW1。并且，沿Y方向延伸的写入字线WWL1可与读出块内的多个TMR元件MTJ、MTJ2、MTJ3、MTJ4共用。因此，单元阵列构造不会复杂化。
并且，采用读出选择开关(MOS晶体管)RSW1的沟宽决定读出选择开关RSW1的布局，使其成为沿Y方向(行方向)的宽度的办法，可以扩展读出选择开关RSW1的沟宽，增加读出电流，可达到读操作的稳定。
[平面构造]
图37到图40是表示图36器件构造中的各布线层的布局图。另外，图36的剖面对应于图37到图40中沿XXXVI-XXXVI线的剖面。
图37表示作为第1布线层的读出字线布局。
元件区47上，配置读出选择开关(MOS晶体管)RSW1。读出选择开关RSW1的漏区上边配置接触塞42，源区上边配置接触塞46。
另外，本例中，在X方向(列方向)邻接的2个读出选择开关RSW1共用1个源区。
在读出选择开关RSW1的漏区与源区之间的沟道区上边，配置读出选择开关RSW1的栅极，即，读出字线RWL1、RWL2。读出字线RWL1、RWL2都沿Y方向延伸。
图38表示作为第2布线层的源线和中间层的布局。
源线SL1是在元件区域47上边沿Y方向(行方向)延伸，然而元件区域47以外的区域垂直曲折，沿X方向(列方向)延伸。源线SL1连到接触塞46。本例中，沿X方向(列方向)邻接的2个读出选择开关RSW1共用1个源线SL1。
源线SL1经由接触塞46，连接到与在X方向邻接的2个读出选择开关RSW1共用的源极。中间层43连到读出选择开关RSW1的漏极上接触塞42。中间层43上边，配置接触塞44。
图39表示作为第3布线层的读出位线和TMR元件的布局。
读出位线RBL1、RBL2、RBL3、RBL4(写入位线WBL1、WBL2、WBL3、WBL4)，都沿X方向延伸。
读出位线RBL1、RBL2、RBL3、RBL4上边，配置TMR元件MTJ1、MTJ2、MTJ3、MTJ4。
读出位线RBL1共通连接到X方向配置的TMR元件MTJ1，读出位线RBL2共通连接到X方向配置的TMR元件MTJ2，读出位线RBL3共通连接到X方向配置的TMR元件MTJ3，读出位线RBL4共通连接到X方向配置的TMR元件MTJ4。
TMR元件MTJ1、MTJ2、MTJ3、MTJ4的易磁化轴朝向Y方向。即，TMR元件MTJ1、MTJ2、MTJ3、MTJ4具有Y方向长的长方形。接触塞44上边，配置中间层45A。
图40表示作为第4布线层的写入字线的布局。
TMR元件MTJ1、MTJ2、MTJ3、MTJ4上边和中间层45A上边，配置具有方形图形的上部电极45。上部电极45都与TMR元件MTJ1、MTJ2、MTJ3、MTJ4上和中间层45A接触。
并且，上部电极45正上方，配置沿Y方向延伸的写入字线WWL1、WWL2。
(7)构造例9、10、11
接着，说明有关改良构造例7的构造例9、10、11。
①构造例9
图41表示作为本发明构造例9的磁随机存取存储器的主要部分。
构造例9的特征在于使读出时，成为给构成读出块BKik的4个TMR元件12的一端施加偏置电位VC这一点。
即，构造例7(图29)中，源线SLi经由列选择开关CSW1，连到接地点VSS。因此，在构造例7中，读操作时，由读出电路29B生成偏置电位VC。读出电流由读出电路29B加到TMR元件12上。
为此，构造例9中，与构成读出块BKik的4个TMR元件12的一端共通连接的源线SLi，经由列选择开关CSW1，连到偏压线34。
所以，读操作时，给偏压线34施加偏压电位VC，就能够从偏压线34给TMR元件12施加读出电流。另外，除读操作以外的时候(例如，写操作时等)，给偏压线34施加接地电位VSS。
这样，构造例9中，要构成为使其能够改变源线SLi的电位。于是，例如，读操作时，可以从源线SLi给TMR元件12施加偏压电位VC，使读出块BKik内的TMR元件12流动读出电流。
②构造例10
图42表示作为本发明构造例10的磁随机存取存储器的主要部分。
构造例10的特征在于存储单元阵列的1个列内设置1条写入字线驱动器这一点。
构造例7(图29)中，在存储单元阵列11的全部列上仅共通设置1个写入字线驱动器23AX，并连到共通数据线(共通驱动线)30。可是，这时，写入字线驱动器与写入字线之间，因为连接具有电阻的要素，即，共通数据线和行选择开关，所以这些引起的电压降将增加，写入电流减少。
因此，构造例10中，在存储单元阵列1的1个列内设置1个写入字线驱动器33-1、…33-n。
即，对于存储单元阵列11的各列，在列选择开关CSW2与写入字线WWL4(n-1)+1、WWL4(n-1)+2、WWL4(n-1)+3、WWL4(n-1)+4之间，连接着写入字线驱动器33-1、…33-n。
这时，写入字线驱动器33-1、…33-n只要驱动写入字线WWL4(n-1)+1、WWL4(n-1)+2、WWL4(n-1)+3、WWL4(n-1)+4就行。
从而，可以减小给写入字线驱动器33-1、…33-n的驱动力，同时也能对降低消耗电力和高速工作做贡献。
另外，读出电流与写入电流比较，相当小，所以也不需要增大列选择开关CSW2的驱动力。
写入字线驱动器33-1、…33-n由列译码器25X-1、…25X-n的输出信号(位线启动信号)BLEN1、…BLEN4来控制。即，写操作时，激活列译码器25X-1、…25X-n，选择1个列。选定的列中，使输出信号(位线启动信号)BLEN1、…BLEN4之中的一个变成“H”。
并且，构造例7中，列选择开关CSW2，在写操作时仅由激活的列译码器25X-1、…25X-n的输出信号来控制，然而构造例10中，由包括列译码器和读出列选择线驱动器的电路块32的输出信号来控制。
即，列选择开关(MOS晶体管)CSW2的栅极连接到列选择线CSL1、…CSLj，所以列选择开关CSW2进行与列选择开关CSW1相同动作。
作成这种构造的理由是，构造例10中，每个列都设有写入字线驱动器33-1、…33-n，所以写操作时，需要使全部的写入字线WWL4(n-1)+1、WWL4(n-1)+2、WWL4(n-1)+3、WWL4(n-1)+4切离共通数据线30。
即，包括行译码器和读出字线驱动器的电路块23B-1、…23B-n只有读操作时被激活，所以写操作时，全部列的列选择开关CSW2成为关断状态，使全部的写入字线WWL4(n-1)+1、WWL4(n-1)+2、WWL4(n-1)+3、WWL4(n-1)+4都切离共通数据线30。
③构造例11
图43表示作为构造例11的磁随机存取存储器的主要部分。
构造例11的特征在于读出块内新设置由MOS晶体管构成的块选择开关BSW，要使读操作时，仅属于选定行和列的读出块电连接到读出位线。
这样的构造中，由于存储单元的大小增大，对存储单元的高集成度变得不利。但是，作为单元阵列构造的一个例，以下说明结果。
块选择开关(MOS晶体管)BSW的栅极连到读出字线线RSLi(i＝1、…j)，块选择开关BSW由行地址信号控制。即，读操作时，仅属于选定行的读出块Bik内的块选择开关BSW变成接通状态。
采用构造例11的场合，读操作时，非选择行中，读出选择开关RSW1为关断状态，因此非选择行的读出块BKik内TMR元件12的另一端互相短路。但是，同时非选择行的读出块Bik内的块选择开关BSW也变成关断状态。
于是，读操作时，选定列内的读出位线RBL4(n-1)+1、RBL4(n-1)+2、RBL4(n-1)+3、RBL4(n-1)+4上，只电连接选定的读出块Bik内的TMR元件MTJ1、MTJ2、MTJ3、MTJ4。
(8)构造例12
构造例12表示1个读出块是由4个TMR元件构成的情况例。构造例12具有近似构造例7的构造。构造例12与构造例7比较的话，假设写入字线内流动的写入电流方向为一定，在改变写入位线内流动的写入电流方向方面具有特征。
①电路构造
首先，说明有关电路构造。
图44表示作为本发明构造例12的磁随机存取存储器的主要部分。
存储单元阵列11具有沿X方向和Y方向阵列状配置的多个TMR元件12。存储单元阵列11具有由在X方向配置的4×j个TMR元件12和在Y方向配置的n个TMR元件12构成的单元阵列构造。
配置于X方向的4个TMR元件12，构成1个读出块BKik(i＝0、1、…j，k＝0、1、…n)。由配置于Y方向的j个读出块BKik，构成1个行。存储单元阵列11有n个行。并且，由配置于Y方向的n个读出块BKik，构成1个列。存储单元阵列11有j个列。
读出块BKik内的4个TMR元件12的一端，经由例如由MOS晶体管构成的读出选择开关RSW，连到源线SLi(i＝0、1、…j)。源线SLi沿Y方向延伸，例如1个列内只设置1条。
源线SLi经由例如，由MOS晶体管构成的列选择开关29C，连到接地点VSS。
读操作时，在选定的行，读出块BKik内的读出选择开关RSW变为接通状态。并且，在选定的列，列选择开关29C成为接通状态，所以源线SLi的电位成为接地电位。即，只有位于选定行和选定列的交点的读出块BKik内的TMR元件12中流动读出电流。
另外，读出时，在非选择的列，列选择开关29C是关断状态，所以非选择列的读出块BKik内的TMR元件12另一端成为互相短路的状态。
这时，若非选择列内的读出位线BL4(n-1)+1、BL4(n-1)+2、BL4(n-1)+3、BL4(n-1)+4的电位不同，有时也使读操作受到影响，因而就非选择列内的读出位线BL4(n-1)+1、BL4(n-1)+2、BL4(n-1)+3、BL4(n-1)+4的电位而言，各自成为同电位(例如，接地电位)。
读操作时，在非选择行，读出选择开关RSW为关断状态，所以就非选择行的读出块BKik内的TMR元件12的另一端来说，也成为互相短路的状态。
读出块BKik内4个TMR元件12的另一端，分别单独地连接到读出位线BL4(n-1)+1、BL4(n-1)+2、BL4(n-1)+3、BL4(n-1)+4。即，对应于1个读出块BKik内4个TMR元件12，在1个列内，配置有4条读出位线BL4(n-1)+1、BL4(n-1)+2、BL4(n-1)+3、BL4(n-1)+4。
读出位线BL4(n-1)+1、BL4(n-1)+2、BL4(n-1)+3、BL4(n-1)+4为沿Y方向延伸，其一端经由列选择开关(MOS晶体管)29C，连接到共通数据线30。共通数据线30连到读出电路(例如，包括读出放大器、选择器和输出缓冲器)29B。
给列选择开关29C输入列选择信号CSLi(i＝0、1、…j)。列译码器32输出列选择信号CSLi。
本例中，读出位线BL4(n-1)+1、BL4(n-1)+2、BL4(n-1)+3、BL4(n-1)+4也起写入位线功能。
即，读出/写入位线BL4(j-1)+1、BL4(j-1)+2、BL4(j-1)+3、BL4(j-1)+4的一端连接到包括列译码器和写入位线驱动器/汇集器的电路块29A，另一端连接到包括列译码器和写入位线驱动器/汇集器的电路块31。
写操作时，电路块29A、31成为动作状态。而且，在读出/写入位线BL4(j-1)+1、BL4(j-1)+2、BL4(j-1)+3、BL4(j-1)+4中，按照写入数据，向着电路块29A的方向或向着电路块31X的方向，流动写入电流。
在构成读出块BKik的4个TMR元件12近旁，配置X方向延伸的写入字线WWLk(k＝1、…n)。本例中，至于X方向延伸的写入字线，在1个行内只配置1条。
写入字线WWLk的一端连到写入字线驱动器23A-k，其另一端连到写入字线汇集器24-k。
读出选择开关(MOS晶体管)RSW的栅极和块选择开关(MOS晶体管)RSW的栅极，一起连到读出字线RWLk(k＝1、…n)。在1行内，只配置1条读出字线RWLk，并变为与配置于X方向的多块BKjk共通。
行译码器25-k(k＝1、…n)，在写操作时，按照行地址信号，选择多个行中之一行。写入字线驱动器23A-k向选定的行内的写入字线WWLk供给写入电流。写入电流被写入字线汇集器24-k吸收。
行译码器25-k，在读操作时，按照行地址信号，选择多个行中之一行。同样，读出字线驱动器23B-k，向选定的行内的读出字线RWLk供给读出电压(＝“H”)。
本例的磁随机存取存储器中，1个列由多个读出块构成，各读出块内多个TMR元件分别连接到不同的读出位线。因此，通过一次读出步骤，能够一次读出读出块内多个TMR元件的数据。
并且，读出块内多个TMR元件的一端共通连接起来。并且，读出位线也起写入位线功能，不需要在单元阵列内设置只起写入字线功能的布线。因此，可以简化单元阵列构造。
②器件构造
其次，说明有关器件构造。
[1]剖面构造
图45表示作为本发明构造例12的磁随机存取存储器的1块部分的器件构造。
另外，图45所示的要素上附加与图44相同符号，使之采取与图44的电路要素对应。
半导体衬底41的表面区域上，配置读出选择开关(MOS晶体管)RSW。读出选择开关RSW1的源极，介以接触塞46连到源线SL1。源线SL1为，例如，沿Y方向(列方向)成一直线延伸，经由存储单元阵列区外围部分的列选择开关，连到接地点VSS。
读出选择开关(MOS晶体管)RSW的栅极变成了读出字线RWL1。读出字线RWL1为沿X方向延伸。读出选择开关RSW1上边，沿Y方向配置并排的4个TMR元件(MTJ元件)MTJ1、MTJ2、MTJ3、MTJ4。
TMR元件MTJ1、MTJ2、MTJ3、MTJ4的一端(本例中，上端)共通连接到上部电极45。接触塞42、44和中间层43电连接上部电极45和读出选择开关RSW1的漏极。
TMR元件MTJ1、MTJ2、MTJ3、MTJ4的另一端(本例中，下端)电连接到读出位线(写入位线)BL1、BL2、BL3、BL4。读出位线BL1、BL2、BL3、BL4为沿Y方向(列方向)不断延伸。
TMR元件MTJ1、MTJ2、MTJ3、MTJ4，分别单独连到读出位线BL1、BL2、BL3、BL4。即，对4个TMR元件MTJ1、MTJ2、MTJ3、MTJ4，设置4条读出位线BL1、BL2、BL3、BL4。
写入字线WWL1是在TMR元件MTJ1、MTJ2、MTJ3、MTJ4的正上方，而且，配置于其近旁。写入字线WWL1则沿X方向(行方向)延伸下去。
本例中，对构成读出块的4个TMR元件MTJ1、MTJ2、MTJ3、MTJ4，设置1条写入字线WWL1。但，也可以代之以例如，叠置4个TMR元件MTJ1、MTJ2、MTJ3、MTJ4，并与4个TMR元件MTJ1、MTJ2、MTJ3、MTJ4对应，设置4条写入字线。
并且，本例中，对TMR元件MTJ1、MTJ2、MTJ3、MTJ4，其上部配置沿X方向延伸的写入字线WWL1，其下部配置沿Y方向延伸的读出位线BL1、BL2、BL3、BL4。
但是，相对于TMR元件MTJ1、MTJ2、MTJ3、MTJ4的写入字线WWL1与读出位线BL1、BL2、BL3、BL4的位置关系不限定于此。
例如，如图97所示，也可以相对于TMR元件MTJ1、MTJ2、MTJ3、MTJ4，在其下部配置沿X方向延伸的写入字线WWL1，在其上部配置沿Y方向延伸的读出位线BL1、BL2、BL3、BL4。
按照这样的器件构造，读出块内的多个TMR元件MTJ1、MTJ2、MTJ3、MTJ4，分别电连接到不同的读出位线(写入位线)BL1、BL2、BL3、BL4。
因此，通过一次读出步骤，能够一次读出读出块内的多个TMR元件MTJ1、MTJ2、MTJ3、MTJ4的数据。
并且，读出块内的多个TMR元件MTJ1、MTJ2、MTJ3、MTJ4的一端共通连接起来，并连到1个读出选择开关RSW。并且，沿X方向延伸的写入字线WWL1可与读出块内的多个TMR元件MTJ、MTJ2、MTJ3、MTJ4共用。因此，单元阵列构造不会复杂化。
[平面构造]
图46表示图45器件构造中TMR元件、写入字线和读出位线(写入位线)的位置关系图。
TMR元件MTJ1、MTJ2、MTJ3、MTJ4的上部电极45，具有例如，方形图形，其一部分设置对接触塞的接触区。
TMR元件MTJ1、MTJ2、MTJ3、MTJ4为沿X方向配置，其易磁化轴向着Y方向。即，TMR元件MTJ1、MTJ2、MTJ3、MTJ4具有Y方向长的长方形。
TMR元件MTJ1、MTJ2、MTJ3、MTJ4配置在写入字线WWL1与读出位线(写入位线)BL1、BL2、BL3、BL4的交点。
(9)其它
在构造例1～12中，就磁随机存取存储器的读出选择开关、行选择开关、列选择开关和块选择开关来说，虽然设定使用MOS晶体管为前提，但是也可以使用除此以外的开关元件，例如，可以使用MIS(金属绝缘体半导体)晶体管(包括MOSFET)、MES(金属半导体)晶体管、结型晶体管、双极晶体管或二极管作为读出选择开关。
2.TMR元件的构造例
图47到图49表示TMR元件的构造例。
图47的例子中表示的TMR元件是最基本的构造，具有2层强磁性层和被夹着的隧道势垒层。
2层强磁性层之中，在磁化方向固定的固定层(钉扎层)上，附加用于固定磁化方向的反强磁性层。2层强磁性层之中，可以自由改变磁化方向的自由层(存储层)，通过由写入字线和写入位线造成的合成磁场，决定磁化方向。
图48例子中表示的TMR元件，与图47的TMR元件比较，是以增大偏置电压为目的，在TMR元件内设置2层隧道势垒层。
图48的TMR元件，也可以说是，具有2个串联连接图47的TMR元件的构造(双结构造)。
本例中，TMR元件具有3层强磁性层，其间配置隧道势垒层。两端的2层强磁性层(钉扎层)上，分别附加反强磁性层。3层强磁性层之中，可以自由改变磁化方向的自由层(存储层)成为真正的强磁性层。
图49的例子表示的TMR元件，与图47的TMR元件比较，就是容易封闭作为存储层的强磁性层内的磁力线。
本例的TMR元件，可以说是，用由2层强磁性层和夹入其间的非磁性金属层(例如，铝)构成的存储层，替换图47的TMR元件的存储层。
TMR元件的存储层，因为具有由2层强磁性层和夹入其间的非磁性金属层构成的3层构造，在构成存储层的2层强磁性层内磁力线将很容易封闭。即，能够防止构成存储层的2层强磁性层内发生反磁场成分，因此能够实现MR比的提高等。
以上，说明了TMR元件的构造，但关于本发明(电路构造、器件构造、读操作机构、读出电路和制造方法)，并不特别限定TMR元件的构造。上述的三种构造例只不过作为TMR元件的代表例来表示。
3.外围电路的电路例
以下，顺序说明有关写入字线驱动器/汇集器的电路例、写入位线驱动器/汇集器的电路例、读出字线驱动器的电路例、行译码器的电路例、列译码器的电路例和读出电路(包括读出放大器)的电路例。
(1)写入驱动器/汇集器
①构造例1、2、4、6的场合
图50表示应用于构造例1、2、4、6的写入字线驱动器/汇集器的电路例。
读出块由4个TMR元件构成，这4个TMR元件，假定为由列地址信号的低位2位CA0、CA1选择的。该图中，对于写入字线汇集器仅示出1行部分。
写入字线驱动器23A包括：P沟道MOS晶体管QP1、QP2、QP3、QP4和NAND门电路ND1、ND2、ND3、ND4。写入字线汇集器24-n由N沟道MOS晶体管QN1、QN2、QN3、QN4构成。
P沟道MOS晶体管QP1的源极连到电源端子VDD，其漏极经由共通数据线(共通驱动线)30和行选择开关RSW2，连到写入字线WWL4(n-1)+1的一端。NAND门电路ND1的输出端连到P沟道MOS晶体管QP1的栅极。N沟道MOS晶体管QN1的源极连到接地端子VSS，其漏极连到写入字线WWL4(n-1)+1的另一端。
NAND门电路ND1的输出信号为“0”时，在选定行(行选择开关RSW2变成接通状态的行)内的写入字线WWL4(n-1)+1中流动写入电流。
P沟道MOS晶体管QP2的源极连到电源端子VDD，其漏极经由共通数据线(共通驱动线)30和行选择开关RSW2，连到写入字线WWL4(n-1)+2的一端。NAND门电路ND2的输出端连到P沟道MOS晶体管QP2的栅极。N沟道MOS晶体管QN2的源极连到接地端子VSS，其漏极连到写入字线WWL4(n-1)+2的另一端。
NAND门电路ND2的输出信号为“0”时，在选定行(行选择开关RSW2变成接通状态的行)内的写入字线WWL4(n-1)+2中流动写入电流。
P沟道MOS晶体管QP3的源极连到电源端子VDD，其漏极经由共通数据线(共通驱动线)30和行选择开关RSW2，连到写入字线WWL4(n-1)+3的一端。NAND门电路ND3的输出端连到P沟道MOS晶体管QP3的栅极。N沟道MOS晶体管QN3的源极连到接地端子VSS，其漏极连到写入字线WWL4(n-1)+3的另一端。
NAND门电路ND3的输出信号为“0”时，在选定行(行选择开关RSW2变成接通状态的行)内的写入字线WWL4(n-1)+3中流动写入电流。
P沟道MOS晶体管QP4的源极连到电源端子VDD，其漏极经由共通数据线(共通驱动线)30和行选择开关RSW2，连到写入字线WWL4(n-1)+4的一端。NAND门电路ND4的输出端连到P沟道MOS晶体管QP4的栅极。N沟道MOS晶体管QN4的源极连到接地端子VSS，其漏极连到写入字线WWL4(n-1)+4的另一端。
NAND门电路ND4的输出信号为“0”时，在选定行(行选择开关RSW2变成接通状态的行)内的写入字线WWL4(n-1)+4中流动写入电流。
给NAND门电路ND1、ND2、ND3、ND4输入写入信号WRITE。在写操作时，写入信号WRITE为“H”。进而，给NAND门电路ND1、ND2、ND3、ND4分别输入不同的低位列地址信号CA0、/CA0、CA1、/CA1。
即，本例中，为了选择选定行内的4条写入字线(读出位线)之中1条写入字线WWL4(n-1)+1，使用列地址信号bCA0、bCA1，并输入到NAND电路ND1。
为了选择选定行内的4条写入字线(读出位线)之中1条写入字线WWL4(n-1)+2，使用列地址信号CA0、bCA1，并输入到NAND电路ND2。
为了选择选定行内的4条写入字线(读出位线)之中1条写入字线WWL4(n-1)+3，使用列地址信号bCA0、CA1，并输入到NAND电路ND3。
为了选择选定行内的4条写入字线(读出位线)之中1条写入字线WWL4(n-1)+4，使用列地址信号CA0、CA1，并输入到NAND电路ND4。
另外，bCA0和bCA1是具有使CA0和CA1的电平倒相后所得到的电平的倒相信号。
在这种写入字线驱动器/汇集器中，写操作时，写入信号WRITE为“H”，例如，4个NAND门电路ND1、ND2、ND3、ND4中的1个输出信号变成“L”。
例如，CA0和CA1同时为“0”的场合，NAND门电路ND1的输入信号全部为“1”，NAND门电路ND1的输出信号为“0”。其结果，P沟道MOS晶体管QP1变成接通状态，在写入字线WWL4(n-1)+1中流动写入电流。
并且，CA0为“1”、CA1为“0”的场合，NAND门电路ND2的输入信号全部为“1”，NAND门电路ND2的输出信号为“0”。其结果，P沟道MOS晶体管QP2变成接通状态，在写入字线WWL4(n-1)+2中流动写入电流。
并且，CA0为“0”、CA1为“1”的场合，NAND门电路ND3的输入信号全部为“1”，NAND门电路ND3的输出信号为“0”。其结果，P沟道MOS晶体管QP3变成接通状态，在写入字线WWL4(n-1)+3中流动写入电流。
并且，CA0和CA1同时为“1”的场合，NAND门电路ND4的输入信号全部为“1”，NAND门电路ND4的输出信号为“0”。其结果，P沟道MOS晶体管QP4变成接通状态，在写入字线WWL4(n-1)+4中流动写入电流。
②构造例7、9、10、11的场合
图51表示应用于构造例7、9、10、11的写入位线驱动器/汇集器的电路例。
写入位线驱动器/汇集器29AX是由P沟道MOS晶体管QP5、QP6，N沟道MOS晶体管QN5、QN6，NAND门电路ND5、ND6，AND门电路AD1、AD2和反相器INV1、INV2构成。
P沟道MOS晶体管QP5连接于电源端子VDD与写入位线WBL1的一端之间。NAND门电路ND5的输出信号供给P沟道MOS晶体管QP5的栅极。N沟道MOS晶体管QN5连接于写入位线WBL1的一端与接地端子VSS之间。AND门电路AD1的输出信号供给N沟道MOS晶体管QN5的栅极。
P沟道MOS晶体管QP6连接于电源端子VDD与写入位线WBLj的一端之间。NAND门电路ND6的输出信号供给P沟道MOS晶体管QP6的栅极。N沟道MOS晶体管QN6连接于写入位线WBLj的一端与接地端子VSS之间。AND门电路AD2的输出信号供给N沟道MOS晶体管QN6的栅极。
写入位线驱动器/汇集器31X是由P沟道MOS晶体管QP7、QP8，N沟道MOS晶体管QN7、QN8，NAND门电路ND7、ND8，AND门电路AD3、AD4和反相器INV3、INV4构成。
P沟道MOS晶体管QP7连接于电源端子VDD与写入位线WBL1的另一端之间。NAND门电路ND7的输出信号供给P沟道MOS晶体管QP7的栅极。N沟道MOS晶体管QN7连接于写入位线WBL1的另一端与接地端子VSS之间。AND门电路AD3的输出信号供给N沟道MOS晶体管QN7的栅极。
P沟道MOS晶体管QP8连接于电源端子VDD与写入位线WBLj的另一端之间。NAND门电路ND8的输出信号供给P沟道MOS晶体管QP8的栅极。N沟道MOS晶体管QN8连接于写入位线WBLj是的另一端与接地端子VSS之间。AND门电路AD4的输出信号供给N沟道MOS晶体管QN8的栅极。
在具有这种构成的写入位线驱动器/汇集器29AX、31X中，当NAND门电路ND5的输出信号为“0”，AND门电路AD3的输出信号为“1”时，在写入位线WBL1中，流动从写入位线驱动器/汇集器29AX向写入位线驱动器/汇集器31X方向的写入电流。
并且，当NAND门电路ND7的输出信号为“0”，AND门电路AD1的输出信号为“1”时，在写入位线WBL1中，流动从写入位线驱动器/汇集器31X向写入位线驱动器/汇集器29AX方向的写入电流。
至于写入位线驱动器/汇集器29AX、31X，写操作时，写入信号WRITE成为“1”。并且，选定的行中，行地址信号的全部位都成为“1”。于是，选定行内的写入位线WBLi(i＝1、…j)中，流动具有与写入数据DATA的值相应方向的写入电流。
选定行内的写入位线WBLi中流动的写入电流方向由写入数据DATA的值决定。
例如，当选择写入位线WBL1时，如果写入数据DATA为“1”的话，NAND门电路ND5的输出信号为“0”，AND门电路AD3的输出信号就变成“1”。其结果，写入位线WBL1中，流动从写入位线驱动器/汇集器29AX向写入位线驱动器/汇集器31X方向的写入电流。
相反，如果写入数据DATA为“0”的话，NAND门电路ND7的输出信号为“0”，AND门电路AD1的输出信号就变成“1”。其结果，写入位线WBL1中，流动从写入位线驱动器/汇集器31X向写入位线驱动器/汇集器29AX方向的写入电流。
③构造例5的场合
图52表示应用于构造例5的写入位线驱动器。
另外，关于构造例5中的写入字线汇集器，与图50所示的写入字线汇集器24-1、…24-n相同，因而省略其说明。
本例中，仅表示出1行部分的写入字线驱动器。
写入字线驱动器33-1是由与写入字线WWL1、WWL2、WWL3、WWL4连接的P沟道MOS晶体管P1、P2、P3、P4构成。
P沟道MOS晶体管P1、P2、P3、P4连接在电源端子VDD与写入字线WWL1、WWL2、WWL3、WWL4之间，并由字线启动信号WLEN控制。字线启动信号WLEN是采用由行译码器对行地址信号进行译码的办法而获得的信号。
④构造例12的场合
图53表示应用于构造例12的写入字线驱动器/汇集器的电路例。
本例是将写入字线驱动器和行译码器一体化时的例子。
写入字线驱动器23A-1和行译码器25-1包括P沟道MOS晶体管QP9和NAND门电路ND9。写入字线汇集器24-1是由N沟道MOS晶体管QN9构成。
P沟道MOS晶体管QP9的源极，连到电源端子VDD，其漏极连到写入字线WWL1的一端。NAND门电路ND9的输出端子连到P沟道MOS晶体管QP9的栅极。N沟道MOS晶体管QN9的源极连到接地端子VSS，其漏极连到写入字线WWL1的另一端。
当NAND门电路ND9的输出信号为“0”时，写入字线WWL1中流动写入电流。
写入字线驱动器23A-n和行译码器25-n包括P沟道MOS晶体管QP10和NAND门电路ND10。写入字线汇集器24-n是由N沟道MOS晶体管QN10构成。
P沟道MOS晶体管QP10的源极，连到电源端子VDD，其漏极连到写入字线WWLn的一端。NAND门电路ND110的输出端子连到P沟道MOS晶体管QP10的栅极。N沟道MOS晶体管QN10的源极连到接地端子VSS，其漏极连到写入字线WWLn。
当NAND门电路ND10的输出信号为“0”时，写入字线WWLn中流动写入电流。给NAND门电路ND9、ND10输入写入信号WRITE。在写操作时，写入信号WRITE变成“H”。
在这样的写入字线驱动器/汇集器中，写操作时，因为写入信号WRITE变成“H”，所以例如，由行地址信号选定的行内NAND门电路ND9、ND10的输出信号成为“L”。其结果，选定的行内写入字线WWLk(k＝1、…n)中流动写入电流。
(2)写入驱动器/汇集器
①构造例1、2、4、5、6的场合
图54表示应用于构造例1、2、4、5、6的写入位线驱动器/汇集器的电路例。
写入位线驱动器/汇集器29A是由P沟道MOS晶体管QP5、QP6，NAND门电路ND5、ND6，AND门电路AD1、AD2和倒相器INV1、INV2构成。
P沟道MOS晶体管QP5连接于电源端子VDD与写入位线WBL1的一端之间。NAND门电路ND5的输出信号供给P沟道MOS晶体管QP5的栅极。N沟道MOS晶体管QN5连接于写入位线WBL1的一端与接地端子VSS之间。AND门电路AD1的输出信号供给N沟道MOS晶体管QN5的栅极。
P沟道MOS晶体管QP6连接于电源端子VDD与写入位线WBLj的一端之间。NAND门电路ND6的输出信号供给P沟道MOS晶体管QP6的栅极。N沟道MOS晶体管QN6连接于写入位线WBLj的一端与接地端子VSS之间。AND门电路AD2的输出信号供给N沟道MOS晶体管QN6的栅极。
写入位线驱动器/汇集器31是由P沟道MOS晶体管QP7、QP8，N沟道MOS晶体管QN7、QN8，NAND门电路ND7、ND8，AND门电路AD3、AD4和倒相器INV3、INV4构成。
P沟道MOS晶体管QP7连接于电源端子VDD与写入位线WBL1的另一端之间。NAND门电路ND7的输出信号供给P沟道MOS晶体管QP7的栅极。N沟道MOS晶体管QN7连接于写入位线WBL1的另一端与接地端子VSS之间。AND门电路AD3的输出信号供给N沟道MOS晶体管QN7的栅极。
P沟道MOS晶体管QP8连接于电源端子VDD与写入位线WBLj的另一端之间。NAND门电路ND8的输出信号供给P沟道MOS晶体管QP8的栅极。N沟道MOS晶体管QN8连接于写入位线WBLj的另一端与接地端子VSS之间。AND门电路AD4的输出信号供给N沟道MOS晶体管QN8的栅极。
在具有这种构成的写入位线驱动器/汇集器29A、31中，当NAND门电路ND5的输出信号为“0”，AND门电路AD3的输出信号为“1”时，在写入位线WBL1中，从写入位线驱动器/汇集器29A向写入位线驱动器/汇集器31方向流动电流。
并且，当NAND门电路ND7的输出信号为“0”，AND门电路AD1的输出信号为“1”时，在写入位线WBL1中，从写入位线驱动器/汇集器31向写入位线驱动器/汇集器29A方向流动电流。
关于写入位线驱动器/汇集器29A、31，写操作时，写入信号WRITE变为“1”。并且，选定的列内，高位列地址信号的全部位变为“1”。于是，选定列内的写入位线WBLi(i＝1、…j)中，流动与写入数据DATA值相应方向的写入电流。
选定列内的写入位线WBLi(i＝1、…j)中流动的写入电流方向，由写入数据DATA的值决定。
例如，当选择写入位线WBL1时，如果写入数据DATA为“1”的话，NAND门电路ND5的输出信号为“0”，AND门电路AD3的输出信号就变为“1”。其结果，写入位线WBL1中，从写入位线驱动器/汇集器29A向写入位线驱动器/汇集器31方向流动写入电流。
相反，如果写入数据DATA为“0”的话，NAND门电路ND7的输出信号为“0”，AND门电路AD1的输出信号就变为“1”。其结果，写入位线WBL1中，从写入位线驱动器/汇集器31向写入位线驱动器/汇集器29A方向流动写入电流。
②构造例7、9、11的场合
图55表示应用于构造例7、9、11的写入字线驱动器/汇集器的电路例。
读出块是由4个TMR元件构成，这4个TMR元件，假定为由列地址信号的低位2位CA0、CA1选择的。该图中，对于写入字线汇集器仅示出1行部分。
写入字线驱动器23AX包括：P沟道MOS晶体管QP1、QP2、QP3、QP4和NAND门电路ND1、ND2、ND3、ND4。写入字线汇集器24X-n由N沟道MOS晶体管QN1、QN2、QN3、QN4构成。
P沟道MOS晶体管QP1的源极连到电源端子VDD，其漏极经由共通数据线(共通驱动线)30和列选择开关CSW2，连到写入字线WWL4(n-1)+1的一端。NAND门电路ND1的输出端子连到P沟道MOS晶体管QP1的栅极。N沟道MOS晶体管QN1的源极连到接地端子VSS，其漏极连到写入字线WWL4(n-1)+1的另一端。
当NAND门电路ND1的输出信号为“0”时，在选定列(列选择开关CSW2变成接通状态的列)内的写入字线WWL4(n-1)+1中流动写入电流。
P沟道MOS晶体管QP2的源极连到电源端子VDD，其漏极经由共通数据线(共通驱动线)30和列选择开关CSW2，连到写入字线WWL4(n-1)+2的一端。NAND门电路ND2的输出端子连到P沟道MOS晶体管QP2的栅极。N沟道MOS晶体管QN2的源极连到接地端子VSS，其漏极连到写入字线WWL4(n-1)+2的另一端。
当NAND门电路ND2的输出信号为“0”时，在选定列(列选择开关CSW2变成接通状态的列)内的写入字线WWL4(n-1)+2中流动写入电流。
P沟道MOS晶体管QP3的源极连到电源端子VDD，其漏极经由共通数据线(共通驱动线)30和列选择开关CSW2，连到写入字线WWL4(n-1)+3的一端。NAND门电路ND3的输出端子连到P沟道MOS晶体管QP3的栅极。N沟道MOS晶体管QN3的源极连到接地端子VSS，其漏极连到写入字线WWL4(n-1)+3的另一端。
当NAND门电路ND3的输出信号为“0”时，在选定列(列选择开关CSW2变成接通状态的列)内的写入字线WWL4(n-1)+3中流动写入电流。
P沟道MOS晶体管QP4的源极连到电源端子VDD，其漏极经由共通数据线(共通驱动线)30和列选择开关CSW2，连到写入字线WWL4(n-1)+4的一端。NAND门电路ND4的输出端子连到P沟道MOS晶体管QP4的栅极。N沟道MOS晶体管QN4的源极连到接地端子VSS，其漏极连到写入字线WWL4(n-1)+4的另一端。
NAND门电路ND4的输出信号为“0”时，在选定列(列选择开关CSW2变成接通状态的列)内的写入字线WWL4(n-1)+4中流动写入电流。
给NAND门电路ND1、ND2、ND3、ND4输入写入信号WRITE。在写操作时，写入信号WRITE为“H”。进而，给NAND门电路ND1、ND2、ND3、ND4分别输入不同的低位列地址信号CA0、/CA0、CA1、/CA1。
即，本例中，为了选择选定列内的4条写入字线(读出位线)之中1条写入字线WWL4(n-1)+1，使用列地址信号bCA0、bCA1，并输入到NAND电路ND1。
为了选择选定列内的4条写入字线(读出位线)之中1条写入字线WWL4(n-1)+2，使用列地址信号CA0、bCA1，并输入到NAND电路ND2。
为了选择选定列内的4条写入字线(读出位线)之中1条写入字线WWL4(n-1)+3，使用列地址信号bCA0、CA1，并输入到NAND电路ND3。
为了选择选定列内的4条写入字线(读出位线)之中1条写入字线WWL4(n-1)+4，使用列地址信号CA0、CA1，并输入到NAND电路ND4。
另外，bCA0和bCA1是具有使CA0和CA1的电平倒相后所得到的电平的倒相信号。
关于这种写入字线驱动器/汇集器，写操作时，写入信号WRITE变成“H”，例如，4个NAND门电路ND1、ND2、ND3、ND4中的1个的输出信号变为“L”。
例如，CA0和CA1同时为“0”的场合，NAND门电路ND1的输入信号全部变为“1”，NAND门电路ND1的输出信号变为“0”。其结果，P沟道MOS晶体管QP1变成接通状态，在写入字线WWL4(n-1)+1中流动写入电流。
并且，CA0为“1”、CA1为“0”的场合，NAND门电路ND2的输入信号全部变为“1”，NAND门电路ND2的输出信号变为“0”。其结果，P沟道MOS晶体管QP2变成接通状态，在写入字线WWL4(n-1)+2中流动写入电流。
并且，CA0为“0”、CA1为“1”的场合，NAND门电路ND3的输入信号全部变为“1”，NAND门电路ND3的输出信号变为“0”。其结果，P沟道MOS晶体管QP3变成接通状态，在写入字线WWL4(n-1)+3中流动写入电流。
并且，CA0和CA1同时为“1”的场合，NAND门电路ND4的输入信号全部为“1”，NAND门电路ND4的输出信号为“0”。其结果，P沟道MOS晶体管QP4变成接通状态，在写入字线WWL4(n-1)+4中流动写入电流。
③构造例10的场合
图56表示应用于构造例10的写入位线驱动器。
另外，关于构造例10中的写入位线汇集器，与图55所示的写入位线汇集器24-1、…24-n相同，因而省略其说明。
本例中，仅表示出1列部分的写入位线驱动器。
写入位线驱动器33-1是由与写入位线WBL1、WBL2、WBL3、WBL4连接的P沟道MOS晶体管P1、P2、P3、P4构成。
P沟道MOS晶体管P1、P2、P3、P4连接在电源端子VDD与写入位线WBL1、WBL2、WBL3、WBL4之间，并由位线启动信号BLEN控制。位线启动信号BLEN是采用由列译码器对高位列地址信号进行译码的办法而获得的信号。
④构造例12的场合
图57和图58表示应用于构造例12的写入位线驱动器/汇集器的电路例。
本例中，读出块是由4个TMR元件构成，读出块内的4个TMR元件，假定为由列地址信号的低位2位CA0、CA1选择的。并且，存储单元阵列的列，由高位列地址信号，即，除列地址信号之中低位2位CA0、CA1以外的列地址信号来选择。
另外，该图中，仅表示出写入位线驱动器/汇集器的1列部分。
写入位线驱动器/汇集器29A是由P沟道MOS晶体管QP5、QP6、QP7、QP8，N沟道MOS晶体管QN5、QN6、QN7、QN8，NAND门电路ND5、ND6、ND7、ND8，AND门电路AD1、AD2、AD3、AD4和反相器INV1、INV2、INV3、INV4构成。
P沟道MOS晶体管QP5连接于电源端子VDD与写入位线BL1的一端之间。NAND门电路ND5的输出信号供给P沟道MOS晶体管QP5的栅极。N沟道MOS晶体管QN5连接于写入位线BL1的一端与接地端子VSS之间。AND门电路AD1的输出信号供给N沟道MOS晶体管QN5的栅极。
P沟道MOS晶体管QP6连接于电源端子VDD与写入位线BL2的一端之间。NAND门电路ND6的输出信号供给P沟道MOS晶体管QP6的栅极。N沟道MOS晶体管QN6连接于写入位线BL2的一端与接地端子VSS之间。AND门电路AD2的输出信号供给N沟道MOS晶体管QN6的栅极。
P沟道MOS晶体管QP7连接于电源端子VDD与写入位线BL3的一端之间。NAND门电路ND7的输出信号供给P沟道MOS晶体管QP7的栅极。N沟道MOS晶体管QN7连接于写入位线BL3的一端与接地端子VSS之间。AND门电路AD3的输出信号供给N沟道MOS晶体管QN7的栅极。
P沟道MOS晶体管QP8连接于电源端子VDD与写入位线BL4的一端之间。NAND门电路ND8的输出信号供给P沟道MOS晶体管QP8的栅极。N沟道MOS晶体管QN8连接于写入位线BL4的一端与接地端子VSS之间。AND门电路AD4的输出信号供给N沟道MOS晶体管QN8的栅极。
写入位线驱动器/汇集器31是由P沟道MOS晶体管QP9、QP10、QP11、QP12，N沟道MOS晶体管QN9、QN10、QN11、QN12，NAND门电路ND9、ND10、ND11、ND12，AND门电路AD5、AD6、AD7、AD8和反相器INV5、INV6、INV7、INV8构成。
P沟道MOS晶体管QP9连接于电源端子VDD与写入位线BL1的另一端之间。NAND门电路ND9的输出信号供给P沟道MOS晶体管QP9的栅极。N沟道MOS晶体管QN9连接于写入位线BL1的另一端与接地端子VSS之间。AND门电路AD5的输出信号供给N沟道MOS晶体管QN9的栅极。
P沟道MOS晶体管QP10连接于电源端子VDD与写入位线BL2的另一端之间。NAND门电路ND10的输出信号供给P沟道MOS晶体管QP10的栅极。N沟道MOS晶体管QN10连接于写入位线BL2的另一端与接地端子VSS之间。AND门电路AD6的输出信号供给N沟道MOS晶体管QN10的栅极。
P沟道MOS晶体管QP11连接于电源端子VDD与写入位线BL3的另一端之间。NAND门电路ND11的输出信号供给P沟道MOS晶体管QP11的栅极。N沟道MOS晶体管QN11连接于写入位线BL3的另一端与接地端子VSS之间。AND门电路AD7的输出信号供给N沟道MOS晶体管QN11的栅极。
P沟道MOS晶体管QP12连接于电源端子VDD与写入位线BL4的另一端之间。NAND门电路ND12的输出信号供给P沟道MOS晶体管QP12的栅极。N沟道MOS晶体管QN12连接于写入位线BL4的另一端与接地端子VSS之间。AND门电路AD8的输出信号供给N沟道MOS晶体管QN12的栅极。
在具有这种构成的写入位线驱动器/汇集器29A、31中，当NAND门电路ND5的输出信号为“0”，AND门电路AD5的输出信号为“1”时，在写入位线BL1中，从写入位线驱动器/汇集器29A向写入位线驱动器/汇集器31方向流动写入电流。
并且，当NAND门电路ND9的输出信号为“0”，AND门电路AD1的输出信号为“1”时，在写入位线BL1中，从写入位线驱动器/汇集器31向写入位线驱动器/汇集器29A方向流动写入电流。
并且，当NAND门电路ND6的输出信号为“0”，AND门电路AD6的输出信号为“1”时，在写入位线BL2中，从写入位线驱动器/汇集器29A向写入位线驱动器/汇集器31方向流动写入电流。
并且，当NAND门电路ND10的输出信号为“0”，AND门电路AD2的输出信号为“1”时，在写入位线BL2中，从写入位线驱动器/汇集器31向写入位线驱动器/汇集器29A方向流动写入电流。
并且，当NAND门电路ND7的输出信号为“0”，AND门电路AD7的输出信号为“1”时，在写入位线BL3中，从写入位线驱动器/汇集器29A向写入位线驱动器/汇集器31方向流动写入电流。
并且，当NAND门电路ND11的输出信号为“0”，AND门电路AD3的输出信号为“1”时，在写入位线BL3中，从写入位线驱动器/汇集器31向写入位线驱动器/汇集器29A方向流动写入电流。
并且，当NAND门电路ND8的输出信号为“0”，AND门电路AD8的输出信号为“1”时，在写入位线BL4中，从写入位线驱动器/汇集器29A向写入位线驱动器/汇集器31方向流动写入电流。
并且，当NAND门电路ND12的输出信号为“0”，AND门电路AD4的输出信号为“1”时，在写入位线BL4中，从写入位线驱动器/汇集器31向写入位线驱动器/汇集器29A方向流动写入电流。
至于写入位线驱动器/汇集器29A、31，写操作时，写入信号WRITE成为“1”。并且，选定的列中，高位列地址信号的全部位，即，列地址信号之中除低位2位CA0、CA1以外的列地址信号的全部位都成为“1”。
低位列地址信号CA0、CA1是用于选择选定列内的4条写入位线BL1、BL2、BL3、BL4中1条的信号。在选定位线中，流动具有与写入数据DATA的值相应方向的写入电流。
选定列内的选定的写入位线中流动的写入电流方向由写入数据DATA的值决定。
例如，当选择写入位线BL1时(CA0＝“0”，CA1＝“0”时)，如果写入数据DATA为“1”的话，NAND门电路ND5的输出信号为“0”，AND门电路AD5的输出信号就变为“1”。其结果，写入位线BL1中，从写入位线驱动器/汇集器29A向写入位线驱动器/汇集器31方向流动写入电流。
相反，如果写入数据DATA为“0”的话，NAND门电路ND9的输出信号为“0”，AND门电路AD1的输出信号就变为“1”。其结果，写入位线BL1中，从写入位线驱动器/汇集器31向写入位线驱动器/汇集器29A方向流动写入电流。
并且，当选择写入位线BL2时(CA0＝“1”，CA1＝“0”时)，如果写入数据DATA为“1”的话，NAND门电路ND6的输出信号为“0”，AND门电路AD6的输出信号就变为“1”。其结果，写入位线BL2中，从写入位线驱动器/汇集器29A向写入位线驱动器/汇集器31方向流动写入电流。
相反，如果写入数据DATA为“0”的话，NAND门电路ND10的输出信号为“0”，AND门电路AD2的输出信号就变为“1”。其结果，写入位线BL2中，从写入位线驱动器/汇集器31向写入位线驱动器/汇集器29A方向流动写入电流。
并且，当选择写入位线BL3时(CA0＝“0”，CA1＝“1”时)，如果写入数据DATA为“1”的话，NAND门电路ND7的输出信号为“0”，AND门电路AD7的输出信号就变为“1”。其结果，写入位线BL3中，从写入位线驱动器/汇集器29A向写入位线驱动器/汇集器31方向流动写入电流。
相反，如果写入数据DATA为“0”的话，NAND门电路ND11的输出信号为“0”，AND门电路AD3的输出信号就变为“1”。其结果，写入位线BL3中，从写入位线驱动器/汇集器31向写入位线驱动器/汇集器29A方向流动写入电流。
并且，当选择写入位线BL4时(CA0＝“1”，CA1＝“1”时)，如果写入数据DATA为“1”的话，NAND门电路ND8的输出信号为“ 0”，AND门电路AD8的输出信号就变为“1”。其结果，写入位线BL4中，从写入位线驱动器/汇集器29A向写入位线驱动器/汇集器31方向流动写入电流。
相反，如果写入数据DATA为“0”的话，NAND门电路ND12的输出信号为“ 0”，AND门电路AD4的输出信号就变为“1”。其结果，写入位线BL4中，从写入位线驱动器/汇集器31向写入位线驱动器/汇集器29A的方向流动写入电流。
(3)读出字线驱动器
图59表示读出字线驱动器的电路例。
关于读出字线驱动器，对全部构造例1～12可以设定为相同构造。以下说明的读出字线驱动器是包括行译码器功能的行译码器和读出字线驱动器。该图中，仅表示出有关1行部分的读出字线驱动器。
读出字线驱动器23B-1是由AND门电路AD9构成的。给AND门电路AD9，输入读出信号READ和行地址信号。
读操作时，读出信号是变为“H”的信号。即，读操作以外的方式下，读出字线RWL1的电位不变为“H”。读操作时，在选定的行内，行地址信号的全部位变为“H”，因此，读出字线RWL1的电位变为“H”。
(4)行译码器
图60表示行译码器的电路例。
使用于构造例1～4、6、12的行译码器可以构成例如，以下这种的构造。另外，该图中，仅表示出关于1行部分的行译码器25-1。
行译码器25-1是由AND门电路AD11构成的。给AND门电路AD11，输入行地址信号。选定的行内，行地址信号的全部位变为“H”，因此行译码器25-1的输出信号RL1变为“H”。
图63表示行译码器的电路例。
使用于构造例5的行译码器可以构成，例如，以下这种的构造。另外，该图中，仅表示出关于1行部分的行译码器25-1。
行译码器25-1是由4个AND门电路AD13～AD16构成的。给AND门电路AD13～AD16，输入写入信号WRITE、行地址信号、以及列地址信号的低位2位CA0、CA1。
写操作时，写入信号WRITE变为“H”，选定的行内，行地址信号的全部位变成“H”。并且，选定的行中，根据列地址信号的低位2位CA0、CA1，选择1行内4条写入字线之中的1条。
(5)列译码器和读出选择驱动器
图61表示列译码器和读出选择驱动器的电路例。
关于列译码器和读出选择驱动器，对全部构造例1～12可以设定为相同构造。该图中，仅表示出有关1列部分的列译码器和读出选择驱动器。
列译码器和读出选择驱动器32是由AND门电路AD10构成的。给AND门电路AD10，输入读出信号READ和高位列地址信号。
读操作时，读出信号是变为“H”的信号。即，读操作以外的方式下，列译码器和读出选择驱动器32的输出信号(列选择信号)CSL1的电位不变为“H”。读操作时，在选定的列内，列地址信号的全部位变为“H”，因此列译码器和读出选择驱动器32的输出信号CSL1的电位变为“H”。
(6)列译码器
图62表示列译码器的电路例。
使用于构造例7～9、11的列译码器可以构成例如，以下这种构造。另外，该图中，仅表示出关于1列部分的列译码器25X-1。
列译码器25X-1是由AND门电路AD12构成的。给AND门电路AD12，输入列地址信号。选定的列内，列地址信号的全部位变为“H”，因此列译码器25X-1的输出信号CL1变为“H”。
图64表示列译码器的电路例。
使用于构造例10的列译码器可以构成例如，以下这种的构造。另外，该图中，仅表示出关于1行部分的列译码器25X-1。
列译码器25X-1是由4个AND门电路AD13～AD16构成的。给AND门电路AD13～AD16，输入写入信号WRITE和列地址信号(高位列地址信号和列地址信号的低位2位CA0、CA1)。
写操作时，写入信号WRITE变为“H”，选定的列内，列地址信号的全部位变为“H”。并且，选定的列内，根据列地址信号的低位2位CA0、CA1，选择1列内的4条写入位线之中的1条。
(7)读出电路
图65表示读出电路的电路例。
本例中，假设在1列内，读出块内配置有4个TMR元件，而且，将TMR元件分别单独连到读出位线为前提。即，在1列内配置有4条读出位线，这些读出位线，经由列选择开关，连到读出电路29B。
把本例的读出电路29B应用于每次输出读出数据1位的1位型磁随机存取存储器里。
因此，读出电路29B具有4个读出放大器和偏置电路29B11、29B12、29B13、29B14，选择器29B2、以及输出缓冲器29B3。
读操作时，从选定读出块的4个TMR元件，同时读出读出数据。这4个读出数据，被输入到读出放大器和偏置电路29B11、29B12、29B13、29B14，并读出来。
选择器29B2，按照列地址信号的低位2位CA0、CA1，选择从读出放大器和偏置电路29B11、29B12、29B13、29B14输出的4个读出数据中之一。选定的读出数据，经由输出缓冲器29B3，作为输出数据从磁随机存取存储器输出。
尽管，本例中，把读出电路29B应用于1位磁随机存取存储器作为前提。
但是，例如，在把读出电路29B应用于每次输出读出数据4位的4位型磁随机存取存储器的场合，就不需要选择器29B2。相反，就输出缓冲器29B3来说，与读出放大器和偏置电路29B11、29B12、29B13、29B14对应，变成需要4个。
图66表示应用于4位磁随机存取存储器的读出电路的电路例。
读出电路29B具有4个读出放大器和偏置电路29B11、29B12、29B13、29B14和4个输出缓冲器29B311、29B32、29B33、29B34。
读操作时，从选定的读出块的4个TMR元件同时读出读出数据。这4个读出数据被输入到读出放大器和偏置电路29B11、29B12、29B13、29B14，并读出来。
而且，读出放大器和偏置电路29B11、29B12、29B13、29B14的输出数据，经由输出缓冲器29B31、29B32、29B33、29B34，从磁随机存取存储器输出。
图67表示读出放大器和偏置电路的电路例。
该读出放大器和偏置电路与图65和图66的4个读出放大器和偏置电路之中的一个对应。
读出放大器S/A是，例如，由差分放大器构成。
在电源端子VDD与列选择开关29C之间，串联连接P沟道MOS晶体管QP14和N沟道MOS晶体管QN13。运算放大器OP的负侧输入端子连到结点n2，其输出端子连到N沟道MOS晶体管QN13的栅极，给其正侧输入端子输入箝位电位VC。
运算放大器OP完成使结点n2的电位等于箝位电位VC的任务。将箝位电位的值设定为规定的正值。
恒流源Is生成读出电流Iread。读出电流Iread经由由P沟道MOS晶体管QP13、QP14构成的电流镜电路，流入位线BLi。例如，由差分放大器构成的读出放大器，按照读出电流Iread流动时的结点n1的电位，读出存储单元(TMR元件)的数据。
图68表示读出放大器的电路例。图69表示读出放大器的基准电位生成电路的电路例。
读出放大器S/A是，例如由差分放大器构成。读出放大器S/A对结点n1的电位Vn1与基准电位Vref进行比较。
基准电位Vref是由存储“1”数据的TMR元件与存储“0”数据的TMR元件生成。
在电源端子VDD与存储“1”数据的TMR元件之间，串联连接P沟道MOS晶体管QP16和N沟道MOS晶体管QN14、QN15。并且，在电源端子VDD与存储“0”数据的TMR元件之间，串联连接P沟道MOS晶体管QP17和N沟道MOS晶体管QN16、QN17。
P沟道MOS晶体管QP16、QP17的漏极互相连接，N沟道MOS晶体管QN15、QN17的漏极也互相连接起来。
运算放大器OP完成使结点n4的电位等于箝位电位VC的任务。恒流源Is2生成读出电流Iread。读出电流Iread经由由P沟道MOS晶体管QP15、QP16构成的电流镜电路，流入存储“1”数据的TMR元件和存储“0”数据的TMR元件。
基准电位Vref从结点n3输出。
图70表示图67和图69的运算放大器OP的电路例。
运算放大器OP是由P沟道MOS晶体管QP18、QP19和N沟道MOS晶体管QN18、QN19、QN20构成。如果启动信号Enable为“H”，运算放大器OP变为动作状态。
图71表示读出放大器和偏置电路的电路例。
该读出放大器和偏置电路对应于图65和图66的4个读出放大器和偏置电路之中的一个。
将本例的读出放大器和偏置电路应用于构造例4(图26)和构造例9(图41)。
应用于构造例4(图26)的场合，图71的QN24和QN25假设与图26的CSW相同尺寸，图71的QN22和QN23假设与图26的RSW1相同尺寸，图71的QN20和QN21假设与图26的RSW2相同尺寸。
并且，图71的QN17、QN18和QN19设为相同尺寸，使其具有相同驱动能力。
因此，在图26中，运算放大器OP的正侧输入电位，成为读出“1”数据时运算放大器的负侧输入电位与读出“0”数据时运算放大器的负侧输入电位的大体中间电位，完成数据读出时作为基准电位的分配任务。
应用于构造例9(图41)的场合，图71的QN24和QN25假设与图41的CSW1相同尺寸，图71的QN22和QN23假设与图41的RSW1相同尺寸，图71的QN20和QN21假设与图41的CSW2相同尺寸。
并且，图71的QN17、QN18和QN19假设为相同尺寸，使其具有相同驱动能力。
因此，在图41中，运算放大器OP的正侧输入电位，成为读出“1”数据时运算放大器的负侧输入电位与读出“0”数据时运算放大器的负侧输入电位的大体中间电位，完成数据读出时作为基准电位的分配任务。
输入到N沟道MOS晶体管QN18、QN19的栅极的信号VtA等于读出放大器S/A的数据鉴别电压。向N沟道MOS晶体管QN20～QN25的栅极输入读操作时变为“H”的读出信号READ。
该图中，“1”表示TMR元件存储“1”数据，“0”表示TMR元件存储“0”数据。VC与加到构造例4、9(图26和图41)的偏压线上的偏置电位VC相同。
4.写入/读出操作机构
对本发明磁随机存取存储器的写入/读出操作机构进行说明。
(1)构造例1、2、4、6(图1、图14、图26、图28)的场合
①写入动作原理
对于TMR元件的写入，以随机方式进行。例如，行译码器25-1、…25-n，按照行地址信号，选择1个行。选定的行内，因为行译码器25-k的输出信号RLk变成“H”，行选择开关RSW2变为接通状态。
另外，行译码器与读出字线驱动器23B-1、…23B-n和列译码器与读出列选择线驱动器32仅读操作时被激活，全部的读出字线RWL1、…RWLn和全部列选择线CSL1、…CSLj为“L”。
写入字线驱动器23A，例如，按照列地址信号中的低位2位CA0、CA1，选择1行内配置的4条写入字线WWL4(n-1)+1、WWL4(n-1)+2、WWL4(n-1)+3、WWL4(n-1)+4之中的1条，而且，经由数据线(驱动线)30和行选择开关RSW2，将写入电流加到其选定的写入字线上。
列译码器和写入位线驱动器/汇集器29A、31，例如，按照高位列地址信号(除列地址信号中的低位2位CA0、CA1以外的列地址信号)，选择1个列，而且，向该选定列内的写入位线WBLi流动写入电流。
并且，列译码器和写入位线驱动器/汇集器29A、31，根据写入数据值，决定选定列内的写入位线WBLi中流动的写入电流方向。
而且，按照由写入字线中流动的写入电流和写入位线中流动的写入电流发生的合成磁场，决定选定的TMR元件的自由层(存储层)磁化方向，把“1”/“0”信息存入该TMR元件。
②读操作机构
对于TMR元件的读出，以读出块单位来进行。例如，行译码器25-1、…25-n，按照行地址信号，选择1个行。选定的行内，因为行译码器25-k的输出信号RLk变成“H”，行选择开关RSW2变为接通状态。
行译码器与读出字线驱动器23B-1、…23B-n也同样，按照行地址信号，选择1个行。选定的行内，因为行译码器和读出字线驱动器23B-k的输出信号，即，读出字线RWLk变成“H”，所以读出选择开关RSW1变为接通状态。
列译码器和读出列选择线驱动器32，按照高位列地址信号，选择1个列。选定的列内，因为列译码器和读出列选择线32的输出信号，即，列选择信号CSLi变成“H”，所以列选择开关CSW变为接通状态。
并且，构造例6(图28)的场合，选定列内的仅块选择开关BSW变为接通状态。即，仅选定的读出块内的TMR元件12电连接到选定行内的读出位线RBL4(n-1)+1、RBL4(n-1)+2、RBL4(n-1)+3、RBL4(n-1)+4。
另外，读操作时，写入字线驱动器23A和列译码器与写入位线驱动器/汇集器29A、31，成了非动作状态。
读出电路29B，例如生成读出电流。该读出电流只流入存在于选定行和选定列内的读出块内多个TMR元件12。
即，读出电流经由选定行内的行选择开关RSW2、读出块内的TMR元件12、选定行内的读出选择开关RSW1和选定列内的列选择开关CSW，被接地点VSS吸收。
另外，至于读出电流的指向，没有特别限定。读出电流也可以流到被读出电路29B吸收的方向。
读出位线RBL4(n-1)+1、RBL4(n-1)+2、RBL4(n-1)+3、RBL4(n-1)+4的电位变为与读出块内TMR元件12的数据对应的值。由读出电路29B内的读出放大器，读出该电位。
读出块内多个TMR元件的数据，由读出放大器读出以后，向磁随机存取存储器的外部输出。在这里，读出块内多个TMR元件12的数据，逐位输出也行，并且，同时输出也行。
逐位串行输出多个TMR元件的数据时，例如，利用低位列地址信号CA0、CA1，选择多个TMR元件12的数据中一个数据。
(2)构造例5(图27)的场合
①写入动作原理
行译码器25-1、…25-n，按照行地址信号，选择1个行。选定的行内，因为行译码器25-k的输出信号WLEN1～WLEN4变成“H”，使写入字线驱动器33-k激活，向写入字线WWL4(n-1)+1、WWL4(n-1)+2、WWL4(n-1)+3、WWL4(n-1)+4供给写入电流。
这里，当随机进行对TMR元件的写入时，例如，如图63所示，只要给行译码器25-1、…25-n，输入用于选择4条写入字线WWL4(n-1)+1、WWL4(n-1)+2、WWL4(n-1)+3、WWL4(n-1)+4之中1条列地址信号的低位2位CA0、CA1就行。
即，构造例5的场合，如图63所示，1个行内，配置4个行译码器，分别地输入不同列地址信号的低位2位CA0、CA1。并且，1行内，配置4条字线启动线WLEN1～WLEN4，就能各自独立驱动4条写入字线WWL4(n-1)+1、WWL4(n-1)+2、WWL4(n-1)+3、WWL4(n-1)+4。
另外，行译码器与读出字线驱动器23B-1、…23B-n和列译码器与读出列选择线驱动器32仅读操作时被激活，全部的读出字线RWL1、…RWLn和全部列选择线CSL1、…CSLj为“L”。
列译码器和写入位线驱动器/汇集器29A、31，例如，按照高位列地址信号(除列地址信号中的低位2位CA0、CA1以外的列地址信号)，选择1个列，而且，该选定列内的写入位线WBLi中，流动写入电流。
并且，列译码器和写入位线驱动器/汇集器29A、31，根据写入数据值，决定选定列内的写入位线WBLi中流动的写入电流方向。
而且，按照由写入字线中流动的写入电流和写入位线中流动的写入电流发生的合成磁场，决定选定的TMR元件的自由层(存储层)的磁化方向，把“1”/“0”信息存入该TMR元件。
②读操作机构
对于TMR元件的读出，以读出块单位进行。构造例5的场合，读操作时，行译码器25-1、…25-n是非动作状态。即，行译码器25-1、…25-n的输出信号WLEN1～WLEN4全部是“L”。
行译码器与读出字线驱动器23B-1、…23B-n，按照行地址信号，选择1个行。选定的行内，因为行译码器和读出字线驱动器23B-k的输出信号，即，读出字线RWLk变成“H”，读出选择开关RSW1和行选择开关RSW2都变为接通状态。
列译码器和读出列选择线驱动器32，按照高位列地址信号，选择1个列。选定的列内，因为列译码器和读出列选择线驱动器32的输出信号，即，列选择信号CSLi变成“H”，所以列选择开关CSW变为接通状态。
另外，读操作时，写入字线驱动器33-k和列译码器与写入位线驱动器/汇集器29A、31，成了非动作状态。
读出电路29B，例如生成读出电流。该读出电流只流入存在于选定行和选定列内的读出块内的多个TMR元件12。
即，读出电流经由选定行内的行选择开关RSW2、读出块内的TMR元件12、选定行内的读出选择开关RSW1和选定列内的列选择开关CSW，被接地点VSS吸收。
另外，至于读出电流的方向，没有特别限定。读出电流也可以流向被读出电路29B吸收的方向。
读出位线RBL4(n-1)+1、RBL4(n-1)+2、RBL4(n-1)+3、RBL4(n-1)+4的电位变为与读出块内TMR元件12的数据对应的值。由读出电路29B内的读出放大器，读出该电位。
读出块内多个TMR元件的数据由读出放大器读出以后，向磁随机存取存储器的外部输出。在这里，读出块内多个TMR元件12的数据，逐位输出也行，并且，同时输出也行。
逐位串行输出多个TMR元件的数据时，例如，利用低位列地址信号CA0、CA1，选择多个TMR元件12的数据中一个数据。
(3)构造例7、9、11(图29、图41、图43)的场合
①写入动作原理
对于TMR元件的写入，以随机方式进行。行译码器与读出字线驱动器23B-1、…23B-n和列译码器与读出列选择线驱动器32，因为仅读操作时被激活，所以全部读出字线RWL1、…RWLn和全部列选择线CSL1、…CSLj是“L”。
列译码器25X-1、…25X-n，按照高位列地址信号，选择1个列。选定的列内，因为列译码器25X-k的输出信号CLk变成“H”，列选择开关CSW2变为接通状态。
写入位线驱动器23AX，例如按照列地址信号之中的低位2位CA0、CA1，选择1个列内配置的4条写入位线WBL4(n-1)+1、WBL4(n-1)+2、WBL4(n-1)+3、WBL4(n-1)+4中的1条，而且，经由数据线(驱动线)30和列选择开关CSW2，把写入电流加到该选定的写入位线上。
行译码器和写入字线驱动器/汇集器29AX、31X，例如，按照行地址信号，选择1个行，而且，向该选定行内的写入字线WWLi流动写入电流。
并且，行译码器和写入字线驱动器/汇集器29AX、31X，按照写入数据值，决定该选定行内的写入字线WWLi中流动的写入电流方向。
而且，按照由写入字线中流动的写入电流和写入位线中流动的写入电流发生的合成磁场，决定选定的TMR元件的自由层(存储层)的磁化方向，把“1”/“0”信息存入该TMR元件。
②读操作机构
对于TMR元件的读出，以读出块单位进行。例如，列译码器25X-1、…25X-n，按照高位列地址信号，选择1个列。选定的列内，因为列译码器25X-k的输出信号CLk变成“H”，列选择开关CSW2变为接通状态。
行译码器与读出字线驱动器23B-1、…23B-n也同样，按照行地址信号，选择1个行。选定的行内，因为行译码器和读出字线驱动器23B-k的输出信号，即，读出字线RWLk变成“H”，读出选择开关RSW1变为接通状态。
列译码器和读出列选择线驱动器32，按照高位列地址信号，选择1个列。选定的列内，因为列译码器和读出列选择线驱动器32的输出信号，即，列选择信号CSLi变成“H”，所以列选择开关CSW1变为接通状态。
并且，构造例11(图43)的场合，仅选定行内块选择开关BSW变为接通状态。即，仅选定读出块内的TMR元件12电连接到选定列内的读出位线RBL4(n-1)+1、RBL4(n-1)+2、RBL4(n-1)+3、RBL4(n-1)+4。
另外，读操作时，写入位线驱动器23AX和行译码器与写入字线驱动器/汇集器29AX、31X，成了非动作状态。
读出电路29B，例如生成读出电流。该读出电流只流入存在于选定行和选定列内的读出块内的多个TMR元件12。
即，读出电流经由选定列内的列选择开关CSW2、读出块内的TMR元件12、选定行内的读出选择开关RSW1和选定列内的列选择开关CSW1，被接地点VSS吸收。
另外，至于读出电流的方向，没有特别限定。读出电流也可以流到被读出电路29B吸收的方向。
读出位线RBL4(n-1)+1、RBL4(n-1)+2、RBL4(n-1)+3、RBL4(n-1)+4的电位，变为与读出块内TMR元件12的数据对应的值。由读出电路29B内的读出放大器，读出该电位。
读出块内多个TMR元件的数据由读出放大器读出以后，向磁随机存取存储器的外部输出。在这里，读出块内多个TMR元件12的数据，逐位输出也行，并且，同时输出也行。
逐位串行输出多个TMR元件的数据时，例如，利用低位列地址信号CA0、CA1，选择多个TMR元件12的数据中的一个数据。
(4)构造例10(图42)的场合
①写入动作原理
列译码器25X-1、…25X-n，按照高位列地址信号，选择1个列。选定的列内，因为列译码器25X-k的输出信号BLEN1～BLEN4变成“H”，使写入位线驱动器33-k激活，向写入位线WBL4(n-1)+1、WBL4(n-1)+2、WBL4(n-1)+3、WBL4(n-1)+4供给写入电流。
这里，当随机进行对TMR元件的写入时，例如，如图64所示，只要给列译码器25X-1、…25X-n，输入用于选择4条写入位线WBL4(n-1)+1、WBL4(n-1)+2、WBL4(n-1)+3、WBL4(n-1)+4之中1条的列地址信号的低位2位CA0、CA1就行。
即，构造例10的场合，如图64所示，1个列内，配置4个列译码器，分别地输入不同列地址信号的低位2位CA0、CA1。并且，1列内，配置4条位线启动线WLEN1～WLEN4，就能各自独立驱动4条写入位线WBL4(n-1)+1、WBL4(n-1)+2、WBL4(n-1)+3、WBL4(n-1)+4。
另外，行译码器与读出字线驱动器23B-1、…23B-n和列译码器与读出列选择线驱动器32仅读操作时被激活，全部的读出字线RWL1、…RWLn和全部列选择线CSL1、…CSLj都为“L”。
行译码器和写入字线驱动器/汇集器29AX、31X，例如，按照行地址信号，选择1个行，而且，该选定行内的写入字线WWLi中，流动写入电流。
并且，行译码器和写入字线驱动器/汇集器29AX、31X，根据写入数据值，决定选定行内的写入字线WWLi中流动的写入电流方向。
而且，按照由写入字线中流动的写入电流和写入位线中流动的写入电流发生的合成磁场，决定选定的TMR元件的自由层(存储层)的磁化方向，把“1”/“0”信息存入该TMR元件。
②读操作机构
对于TMR元件的读出，以读出块单位进行。构造例10的场合，读操作时，列译码器25X-1、…25X-n是非动作状态。即，列译码器25X-1、…25X-n的输出信号BLEN1～BLEN4全部都是“L”。
行译码器与读出字线驱动器23B-1、…23B-n，按照行地址信号，选择1个行。选定的行内，因为行译码器和读出字线驱动器23B-k的输出信号，即，读出字线RWLk变成“H”，读出选择开关RSW1变为接通状态。
列译码器和读出列选择线驱动器32，按照高位列地址信号，选择1个列。选定的列内，因为列译码器和读出列选择线驱动器32的输出信号，即，列选择信号CSLi变成“H”，所以列选择开关CSW1、CSW2变为接通状态。
另外，读操作时，写入位线驱动器33-k和行译码器与写入字线驱动器/汇集器29AX、31X，成了非动作状态。
读出电路29B，例如生成读出电流。该读出电流只流入存在于选定行和选定列内的读出块内的多个TMR元件12。
即，读出电流经由选定列内的列选择开关CSW2、读出块内的TMR元件12、选定行内的读出选择开关RSW1和选定列内的列选择开关CSW1，被接地点VSS吸收。
另外，至于读出电流的方向，没有特别限定。读出电流也可以流到被读出电路29B吸收的方向。
读出位线RBL4(n-1)+1、RBL4(n-1)+2、RBL4(n-1)+3、RBL4(n-1)+4的电位变为与读出块内TMR元件12的数据对应的值。由读出电路29B内的读出放大器，读出该电位。
读出块内多个TMR元件的数据由读出放大器读出以后，向磁随机存取存储器的外部输出。在这里，读出块内多个TMR元件12的数据，逐位输出也行，并且，同时输出也行。
逐位串行输出多个TMR元件的数据时，例如，利用低位列地址信号CA0、CA1，选择多个TMR元件12的数据中的一个数据。
(5)构造例12(图44)的场合
①写入动作原理
对于TMR元件的读出，以随机方式进行。读出字线驱动器23B-1、…23B-n和列译码器(读出列选择线驱动器)32，因为仅读操作时被激活，所以全部读出字线RWL1、…RWLn和全部列选择线CSL1、…CSLj都是“L”。
写入字线驱动器23A-1、…23A-n，例如，按照行地址信号，选择1个行，而且，其选定的行内写入字线WWLi中，流动写入电流。
列译码器和写入位线驱动器/汇集器29A、31，按照高位列地址信号，选择1个列，同时按照列地址信号的低位2位CA0、CA1，选择1个列内4条写入位线BL4(j-1)+1、BL4(j-1)+2、BL4(j-1)+3、BL4(j-1)+4中的1条。
并且，列译码器和写入位线驱动器/汇集器29A、31，按照写入数据值，决定该选定列内的写入位线BLi中流动的写入电流方向。
而且，按照由写入字线中流动的写入电流和写入位线中流动的写入电流发生的合成磁场，决定选定的TMR元件的自由层(存储层)磁化方向，把“1”/“0”信息存入该TMR元件。
②读操作机构
对于TMR元件的读出，以读出块单位进行。行译码器25-1、…25-n，按照行地址信号，选择1个行。选定的行内，因为读出字线驱动器23B-1、…23B-n的输出信号RWL1、…RWLn变成“H”，读出选择开关RSW和块选择开关BSW变为接通状态。
列译码器32，按照高位列地址信号，选择1个列，同时按照列地址信号的低位2位CA0、CA1，选择选定列内4条读出位线BL4(j-1)+1、BL4(j-1)+2、BL4(j-1)+3、BL4(j-1)+4之中的1条。
另外，读操作时，写入字线驱动器23A-1、23A-n和列译码器与写入位线驱动器/汇集器29A、31，成了非动作状态。
读出电路29B，例如生成读出电流。该读出电流只流入存在于选定行和选定列内的读出块内的多个TMR元件12。
即，读出电流经由存在于选定行和选定列的读出块内的块选择开关BSW、TMR元件12、读出选择开关RSW和选定列内的列选择开关CSW，被接地点VSS吸收。
另外，至于读出电流的方向，没有特别限定。读出电流也可以流到被读出电路29B吸收的方向。
读出位线BL4(j-1)+1、BL4(j-1)+2、BL4(j-1)+3、BL4(j-1)+4的电位，变为与读出块内TMR元件12的数据对应的值。由读出电路29B内的读出放大器，读出该电位。
读出块内多个TMR元件的数据由读出放大器读出以后，向磁随机存取存储器的外部输出。在这里，读出块内多个TMR元件12的数据，逐位输出也行，并且，同时输出也行。
逐位串行输出多个TMR元件的数据时，例如，利用低位列地址信号CA0、CA1，选择多个TMR元件12的数据中的一个数据。
5.制造方法
关于本发明磁随机存取存储器的存储单元阵列构造、TMR元件构造、读出电路、以及读操作机构，如上述的一样。因而，最后，说明有关用于实现本发明磁随机存取存储器的制造方法。
以下说明的制造方法是关于构造例1的制造方法。但是，即使构造例2～12，也能使用以下的制造方法，加以简单地形成。
(1)作为对象的单元阵列构造
首先，简单说明利用本发明的制造方法完成的单元阵列构造。然后，说明其单元阵列构造的制造方法。
图72表示有关构造例1的单元阵列构造。
在半导体衬底41的表面区域上，配置读出选择开关(MOS晶体管)RSW1。读出选择开关RSW1的源极，介以接触塞46连到源线SL1。源线SL1，例如沿Y方向(列方向)成一直线延伸，经由存储单元阵列区域外围部分的列选择开关，连到接地点VSS。
读出选择开关(MOS晶体管)RSW1的栅极成了读出字线RWLn-1。读出字线RWLn-1具有梳型。该图中，可以看到2个读出字线RWLn-1，而将其互相连接起来。
读出选择开关RSW1上边，沿Y方向配置并排的4个TMR元件MTJI、MTJ2、MTJ3、MTJ4。
TMR元件MTJ1、MTJ2、MTJ3、MTJ4的一端(本例中，上端)共通连接到上部电极45。接触塞42、44和中间层43、45A电连接上部电极45和读出选择开关RSW1的漏极。
上部电极45与读出选择开关RSW1的接触部，设于TMR元件MTJ1、MTJ2与TMR元件MTJ3、MTJ4之间的区域上。这样，相对于上部电极45的接触部，要是左右相等配置TMR元件MTJ1、MTJ2、MTJ3、MTJ4的话，就可以将布线电阻等引起读操作时的噪音降低到最小限度。
另外，中间层45A也可以与上部电极45一体化。即，中间层45A和上部电极45也可以用同样材料同时形成。
TMR元件MTJ1、MTJ2、MTJ3、MTJ4的另一端(本例中，下端)，电连接到读出位线RBL1、RBL2、RBL3、RBL4(写入字线WWL1、WWL2、WWL3、WWL4)。读出位线RBL1、RBL2、RBL3、RBL4为沿X方向(行方向)延伸。
TMR元件MTJ1、MTJ2、MTJ3、MTJ4分别单独连到读出位线RBL1、RBL2、RBL3、RBL4。即，对4个TMR元件MTJ1、MTJ2、MTJ3、MTJ4，设置4条读出位线RBL1、RBL2、RBL3、RBL4。
写入位线WBL1是在TMR元件MTJ1、MTJ2、MTJ3、MTJ4的正上方，而且，配置于其近旁。写入位线WBL1为沿Y方向(列方向)延伸下去。
(2)制造方法的各步骤
以下，说明用于实现图72的单元阵列构造的制造方法。在这里，说明具体化的制造方法(例如，采用双金属镶嵌工艺等)，因而应留神对于图72的单元阵列构造中没有的要素也进行说明。但是，最终完成的单元阵列构造大概样子就是与图72的单元阵列构造大体上相同。
[1]元件隔离步骤
首先，如图72所示，半导体衬底51内，形成STI(Shallow TrenchIsolation：浅槽隔离)构造的元件隔离绝缘层52。
元件隔离绝缘层52，例如可用如以下工艺形成。
通过PEP(Photo Engraving Process：光刻工艺)，在半导体衬底51上边形成掩模图形(氮化硅等)。以该掩模图形为掩蔽，采用RIE(Reactive Ion Etching：反应离子蚀刻)法蚀刻半导体衬底51，在半导体衬底51上形成槽。采用例如CVD(Chemical Vapor Deposition：化学汽相淀积)法和CMP(Chemical Mechanical Polishing：化学机械抛光)法，给该槽内填满绝缘层(氧化硅等)。
然后，如有需要，例如，用离子注入法，向半导体衬底内，注入P型杂质(B、BF2等)或N型杂质(P、As等)，形成P型阱区或N型阱区。
[2]MOSFET的形成步骤
其次，如图74所示，在半导体衬底51的表面区域上，形成作为读出选择开关功能的MOS晶体管。
MOS晶体管，例如可由以下这种工艺来形成。
在被元件隔离区域52包围的元件区域内的沟道部分，离子注入用于控制MOS晶体管阈值的杂质。用热氧化法，在元件区域内形成栅绝缘膜(氧化硅等)53。用CVD法，在栅绝缘膜53上边，形成栅电极材料(包括杂质的多晶硅等)和覆盖绝缘膜(氮化硅氮)55。
用PEP，把覆盖绝缘膜55制成图形以后，以该覆盖绝缘膜55为掩蔽，用RIE法，加工栅电极材料和栅绝缘膜53。其结果，半导体衬底51上边，形成沿X方向延伸的栅电极54。
以覆盖绝缘膜55和栅电极54为掩蔽，采用离子注入法，向半导体衬底51内，注入P型杂质或N型杂质。而且，半导体衬底内，形成低浓度杂质区(LDD区或扩展区)。
用CVD法，在整个半导体衬底51上边，形成绝缘膜(氮化硅氮)以后，用RIE法，对该绝缘膜进行蚀刻，使栅电极54和覆盖绝缘膜55的侧壁上形成侧壁绝缘层57。把覆盖绝缘膜55、栅电极54和侧壁绝缘层57作为掩蔽，采用离子注入法，向半导体衬底51内注入P型杂质或N型杂质。其结果，在半导体衬底51内，形成源区56A和漏区56B。
而后，用CVD法，在整个半导体衬底51上边，形成完全覆盖MOS晶体管的层间绝缘膜(例如，氧化硅氮)58。并且，通过利用CMP技术，使层间绝缘膜58的表面平坦化。
[3]接触孔的形成步骤
接着，如图75所示，在半导体衬底51上的层间绝缘膜58中，形成到达MOS晶体管源区56A和漏区56B的接触孔59
接触孔59，例如，可用PEP，在层间绝缘膜58上边形成光刻胶图形，并以该光刻胶图形为掩蔽，用RIE法，蚀刻层间绝缘膜58的话，就容易形成。该蚀刻后，除去光刻胶图形。
[4]布线沟和第1布线层的形成步骤
接着，如图76所示，在半导体衬底51上的层间绝缘膜58上，形成布线沟60。本例中，布线沟60是用于形成源线的沟，例如，沿X方向(垂直于纸面的方向)延伸。该图中，布线沟60用虚线表示。
布线沟60，例如，可用PEP，在层间绝缘膜58上边形成光刻胶图形，并以该光刻胶图形为掩蔽，用RIE法，蚀刻层间绝缘膜58的话，就容易形成。该蚀刻后，除去光刻胶图形。
接着，如图76所示，例如，利用溅射法，在层间绝缘膜上边、接触孔的里面和布线沟60里面上边，分别形成势垒金属层(Ti和TiN的叠层等)61。接着，例如，用溅射法，在势垒金属层61上边，形成完全填满接触孔59和布线沟60的金属层(W等)62。
而后，例如，用CMP法，研磨金属层62，使金属层62只残留于接触孔59内和布线沟60内。残存于接触孔内的金属层62变为接触塞，残存于金属层60内的金属层62成了第1布线层(源线)。
而且，如图77所示，用CVD法，在层间绝缘膜58上边，形成层间绝缘膜(氧化硅等)63。
另外，包括接触孔形成步骤、布线沟形成步骤和第1布线层线春步骤的步骤称为双金属镶嵌工艺。
[5]布线沟的形成步骤
接着，如图78所示，层间绝缘膜63上，形成布线沟64。本例中，布线沟64变成用于形成写入字线(读出位线)的沟，并沿X方向延伸。布线沟64的侧面上，也可以形成用于提高绝缘性能的侧壁绝缘层(氮化硅等)。
布线沟64，例如，只要用PEP，在层间绝缘膜63上边形成光刻胶图形，并以该光刻胶图形为掩蔽，用RIE法，对层间绝缘膜63进行蚀刻的话，就很容易形成。该蚀刻后，除去光刻胶图形。
侧壁绝缘层可用CVD法，在整个层间绝缘膜63上边，形成绝缘膜(氮化硅等)以后，用RIE法，采用蚀刻此绝缘膜的办法，就容易形成。
[6]第2布线层的形成步骤
接着，如图79所示，布线沟64内，形成到达MOSFET的漏极上接触塞62的接触孔65。
接触孔65，例如，只要用PEP，在层间绝缘膜63上边形成光刻胶图形，并以该光刻胶图形为掩蔽，RIE法，对层间绝缘膜63进行蚀刻，就能容易形成。该蚀刻后，除去光刻胶图形。
而后，例如，用溅射法，在层间绝缘膜63上边、布线沟64的里面和接触孔65里面，分别形成势垒金属层(Ta和TaN叠层等)66。接着，例如，用溅射法，在势垒金属层66上边，形成完全填满布线沟64和接触孔65的金属层(Cu等)67。
而后，例如，用CMP法，研磨金属层67，使金属层67只残留于布线沟64和接触孔65内。残存于布线沟64内的金属层67变成作为写入字线(读出位线)功能的第2布线层，残存于接触孔65内的金属层67成了接触塞。
[7]MTJ元件及其下部电极的形成步骤
然后，如图80所示，用溅射法，在层间绝缘膜63上边，形成下部电极(Ta等)68。接着，在下部电极68上边，形成用于MTJ元件的多层69。多层69包括，例如隧道势垒层、将其夹入中间的2个强磁性层，以及反强磁性层。
而后，如图81所示，把用于MTJ元件的多层69制成图形，并在下部电极68上边，形成多个MTJ元件69A。最终说来，多个MTJ元件69A，例如，成为图47、图48或图49中所示这样的构造。
另外，用于MTJ元件的多层69的图形化，可用PEP，在多层9上边形成光刻胶图形以后，以该光刻胶图形为掩蔽，用RIE法，通过蚀刻多层69，就很容易进行。而后，除去光刻胶图形。
接着，进行MTJ元件下部电极68的图形制作。
下部电极68的图形化，可用PEP，在下部电极上边形成光刻胶图形以后，以该光刻胶图形为掩蔽，用RIE法，通过蚀刻下部电极68，就很容易进行。
而后，采用CVD法，形成完全覆盖MTJ元件69A的层间绝缘膜70。并且，用CMP法，研磨层间绝缘膜70而且使之平坦化，仅在MTJ元件69A之间残存层间绝缘膜70。
[8]MTJ元件上部电极的形成步骤
接着，如图82所示，层间绝缘膜70上，形成到达接触塞67的接触孔。
该接触孔，例如，可用PEP，在层间绝缘膜70上边形成光刻胶图形，以该光刻胶图形为掩蔽，用RIE法，蚀刻层间绝缘膜70，就容易形成。该蚀刻后，除去光刻胶图形。
而后，采用溅射法，在MTJ元件69A上边和层间绝缘膜上边，形成变为MTJ元件69A上部电极的金属层(Ta等)71。并且，用CMP法，研磨金属层71，使金属层71的表面平坦化。
并且，进行MTJ元件69A上部电极71的图形制作。
MTJ元件69A上部电极71的图形化，例如，可用PEP，在上部电极71上边形成光刻胶图形，以该光刻胶图形为掩蔽，用RIE法，蚀刻上部电极71的话，就容易形成。该蚀刻后，除去光刻胶图形。
[9]第3布线层的形成步骤
接着，如图83所示，采用CVD法，在层间绝缘膜70上边，形成完全覆盖MTJ元件69A上部电极71的层间绝缘膜72。并且，用CMP法，研磨层间绝缘膜72，使层间绝缘膜72平坦化。
并且，层间绝缘膜72上，形成布线沟。该布线沟变成了用于形成写入位线的沟，并沿Y方向延伸。布线沟的侧面上，也可以形成用于提高绝缘性能的侧壁绝缘层(氮化硅等)。
布线沟，例如，可用PEP，在层间绝缘膜72上边形成光刻胶图形，以光刻胶图形为掩蔽，蚀刻层间绝缘膜72的话，就很容易形成。该蚀刻后，除去光刻胶图形。
侧壁绝缘层，可用CVD法，在整个层间绝缘膜72上边，形成绝缘膜(氮化硅等)以后，用RIE法，通过蚀刻该绝缘膜，就很容易形成。
而后，例如，用溅射法，在层间绝缘膜72上边、布线沟的里面，分别形成势垒金属层(Ta和TaN叠层等)73。接着，例如，用溅射法，在势垒金属层73上边，形成完全填满布线沟的金属层(Cu等)74。
并且，例如，用CMP法，研磨金属层74，使金属层74只残留于布线沟内。残存于布线沟内的金属层74成为用作读出位线功能的第3布线层。
(3)结束
按照本制造方法，能够实现一种读出块内多个TMR元件的一端共通连接，而且，字线多个TMR元件的里一端各自单独连到读出位线的单元阵列构造(1开关-nMTJ构造)。
另外，本例中，当形成布线层时，采用金属镶嵌工艺和双金属镶嵌工艺，然而也可以代之以例如，通过用蚀刻法进行布线层加工的工艺。
6.其它
上述的说明中，就磁随机存取存储器的存储单元来说，以使用TMR元件为前提，但存储单元就是GMR(Giant Magneto Resistance：巨磁阻)元件的场合，也能应用本发明，即各种单元阵列构造、读操作机构、读出电路的具体例等。
并且，对于TMR元件或GMR元件的构造，构成它的材料等，当本发明应用的时候，特别也不限定于此。本例中，虽然说明关于读出块内TMR元件个数为4个的情况，但是读出块内TMR元件的个数不限于4个，可以自由设定。
就磁随机存取存储器的读出选择开关来说，虽然说明关于MOS晶体管、双极晶体管和二极管的情况，但是也能将除此以外的开关元件，例如，MIS(Metal Insulator Semiconductor：金属-绝缘体-半导体)晶体管(包括MOSFET)、MES(Metal Semiconductor：金属半导体)晶体管、结型(Junction)晶体管等用作读出选择开关。

Claims (55)

1、一种磁随机存取存储器包括：
在半导体衬底上边与上述半导体衬底表面平行的方向配置的、利用磁阻效应存储数据的多个存储单元；
共通连接上述多个存储单元一端的读出选择开关；以及
与上述多个存储单元对应设置，在第1方向延伸的多个位线；
其特征是上述多个存储单元的各个，其另一端独立连接到上述多条位线中之一条上。
2、根据权利要求1所述的磁随机存取存储器，其特征是上述多个存储单元配置在与上述第1方向交叉的第2方向上。
3、根据权利要求2所述的磁随机存取存储器，其特征是还包括与上述多个存储单元共通设置，沿上述第2方向延伸的写入线。
4、根据权利要求3所述的磁随机存取存储器，其特征是上述写入线与上述多个存储单元分开设置。
5、根据权利要求3所述的磁随机存取存储器，其特征是上述写入线配置在上述多个存储单元的一端侧，上述多条位线配置在上述多个存储单元的另一端侧。
6、根据权利要求5所述的磁随机存取存储器，其特征是上述多个存储单元的一端侧是配置上述读出选择开关的一侧。
7、根据权利要求5所述的磁随机存取存储器，其特征是上述多个存储单元的另一端侧是配置上述读出选择开关的一侧。
8、根据权利要求1所述的磁随机存取存储器，其特征是上述多个位线起读出线以及写入线的功能。
9、根据权利要求1所述的磁随机存取存储器，其特征是上述读出选择开关配置在上述多个存储单元的正下方。
10、根据权利要求9所述的磁随机存取存储器，其特征是还包括共通连接到上述多个存储单元一端的电极；以及连接上述电极和上述读出选择开关的接触塞。
11、根据权利要求1所述的磁随机存取存储器，其特征是还包括在与连接到上述读出选择开关的上述第1方向交叉的第2方向上延伸的源线。
12、根据权利要求11所述的磁随机存取存储器，其特征是还包括电源端子；以及连接于上述源线与上述电源端子之间的列选择开关。
13、根据权利要求12所述的磁随机存取存储器，其特征是上述电源端子施加有接地电位或偏置电位。
14、根据权利要求11所述的磁随机存取存储器，其特征是还包括连接到上述读出选择开关的控制端子，沿上述第1方向延伸的读出字线。
15、根据权利要求14所述的磁随机存取存储器，其特征是上述读出选择开关由行地址信号控制。
16、根据权利要求1所述的磁随机存取存储器，其特征是还包括沿连接到上述读出选择开关的上述第1方向延伸的源线。
17、根据权利要求16所述的磁随机存取存储器，其特征是还包括电源端子；以及连接于上述源线与上述电源端子之间的列选择开关。
18、根据权利要求17所述的磁随机存取存储器，其特征是给上述电源端子施加接地电位或偏置电位。
19、根据权利要求16所述的磁随机存取存储器，其特征是还包括连接到上述读出选择开关的控制端子，沿与上述第1方向交叉的第2方向延伸的读出字线。
20、根据权利要求19所述的磁随机存取存储器，其特征是上述读出选择开关由行地址信号控制。
21、根据权利要求1所述的磁随机存取存储器，其特征是还包括读出电路；以及连接于上述多条位线与上述读出电路之间的行选择开关。
22、根据权利要求21所述的磁随机存取存储器，其特征是上述读出选择开关仅在读操作时动作，上述行选择开关，在读操作时和写操作时动作。
23、根据权利要求22所述的磁随机存取存储器，其特征是上述读出选择开关和上述行选择开关一起由行地址信号控制。
24、根据权利要求21所述的磁随机存取存储器，其特征是还包括连接于上述读出电路与上述行选择开关之间的共通数据线；其中由上述多个存储单元、上述读出选择开关、上述行选择开关和上述多条位线构成行的场合，上述共通数据线上连接有多个行。
25、根据权利要求1所述的磁随机存取存储器，其特征是还包括读出电路；以及连接于上述多条位线与上述读出电路之间的列选择开关。
26、根据权利要求25所述的磁随机存取存储器，其特征是上述读出选择开关仅在读操作时动作，上述列选择开关，在读操作时和写操作时动作。
27、根据权利要求26所述的磁随机存取存储器，其特征是上述读出选择开关由行地址信号控制，上述列选择开关由列地址信号控制。
28、根据权利要求25所述的磁随机存取存储器，其特征是还包括连接于上述读出电路与上述列选择开关之间的共通数据线；其中由上述多个存储单元、上述读出选择开关、上述列选择开关和上述多条位线构成列的场合，上述共通数据线上连接有多个列。
29、根据权利要求21或25所述的磁随机存取存储器，其特征是上述读出电路是由与上述多条位线对应设置的多个读出放大器，和与上述多个读出放大器对应设置的多个输出缓冲器构成。
30、根据权利要求21或25所述的磁随机存取存储器，其特征是上述读出电路是由与上述多条位线对应设置的多个读出放大器、用于输出上述多个读出放大器中1个数据的输出缓冲器、和连接于上述多个读出放大器与上述输出缓冲器之间的选择器构成。
31、根据权利要求1所述的磁随机存取存储器，其特征是还包括连接到上述多条位线的一端，向上述多条位线供给写入电流的写入驱动器；以及连接到上述多条位线的另一端，吸收上述写入电流的写入汇集器。
32、根据权利要求1所述的磁随机存取存储器，其特征是还包括分别连接到上述多条位线的两端，用于使上述多条位线流动与写入数据对应方向的写入电流的写入驱动器/汇集器。
33、根据权利要求1所述的磁随机存取存储器，其特征是还包括连接于上述多个存储单元的另一端与上述多条位线之间的多个块选择开关。
34、根据权利要求33所述的磁随机存取存储器，其特征是上述块选择开关由行地址信号控制。
35、根据权利要求34所述的磁随机存取存储器，其特征是上述读出选择开关和上述块选择开关进行同样动作。
36、根据权利要求33所述的磁随机存取存储器，其特征是上述块选择开关由列地址信号控制。
37、根据权利要求1所述的磁随机存取存储器，其特征是还包括读出电路；连接于上述多条位线与上述读出电路之间的行选择开关；以及连接到上述多条位线的写入驱动器。
38、根据权利要求37所述的磁随机存取存储器，其特征是上述写入驱动器给上述多条位线之中由行地址信号选定的位线供给写入电流。
39、根据权利要求1所述的磁随机存取存储器，其特征是还包括读出电路；连接于上述多条位线与上述读出电路之间的列选择开关；以及连接到上述多条位线上的写入驱动器。
40、根据权利要求39所述的磁随机存取存储器，其特征是上述写入驱动器给上述多条位线之中由列地址信号选定的位线供给写入电流。
41、根据权利要求1所述的磁随机存取存储器，其特征是上述多个存储单元构成读出块，同时读出上述多个存储单元的数据。
42、根据权利要求1所述的磁随机存取存储器，其特征是上述多个存储单元的各个是由包括磁化方向固定的钉扎层、根据写入数据改变磁化方向的存储层和配置在上述钉扎层与上述存储层之间的隧道势垒层的磁存储元件构成的。
43、根据权利要求42所述的磁随机存取存储器，其特征是上述磁存储元件的易磁化轴向着上述第1方向。
44、根据权利要求42所述的磁随机存取存储器，其特征是上述磁存储元件的易磁化轴向着与上述第1方向交叉的第2方向。
45、根据权利要求1所述的磁随机存取存储器，其特征是上述读出选择开关是MIS晶体管、MES晶体管、结型晶体管、双极晶体管和二极管中的任一种。
46、一种磁随机存取存储器包括：
在半导体衬底上边沿上述半导体衬底表面平行的方向配置的、利用磁阻效应存储数据的第1和第2存储单元；
与上述第1和第2存储单元的一端共通连接的读出选择开关；
连接到上述第1存储单元的另一端的第1位线；以及
连接到上述第2存储单元的另一端的第2位线。
47、根据权利要求1所述的磁随机存取存储器，其特征是由上述多个存储单元和上述读出选择开关构成读出块的场合，上述多条位线上连接有多个读出块。
48、根据权利要求47所述的磁随机存取存储器，其特征是上述多个读出块之中互相邻接的读出块内读出选择开关的源极互相连接。
49、一种磁随机存取存储器的制造方法包括：
在半导体衬底的表面区域上形成读出选择开关；
在上述读出选择开关上边，形成沿与上述半导体衬底表面平行的第1方向延伸的多条位线；
上述多条位线的正上方，形成沿与上述第1方向交叉的第2方向配置的、连接到上述多条位线的多个MTJ元件；
在上述多个MTJ元件的正上方，形成与上述多个MTJ元件共通连接且连接上述读出选择开关的电极；以及
在上述多个MTJ元件的近旁，形成沿第2方向延伸的写入线。
50、根据权利要求49所述的制造方法，其特征是上述写入线是在上述多个MTJ元件的正上方形成的。
51、根据权利要求49所述的制造方法，其特征是上述多条位线和上述写入线是一起用金属镶嵌工艺形成的。
52、根据权利要求49所述的制造方法，其特征是上述多条位线和上述写入线是一起通过在绝缘层上形成布线沟的步骤、形成完全填满上述布线沟的金属层的步骤、和除去上述布线沟以外的上述金属层的步骤而形成的。
53、根据权利要求52所述的制造方法，其特征是还包括在形成上述金属层以前形成势垒金属层。
54、根据权利要求53所述的制造方法，其特征是还包括形成上述金属层以前，在上述布线沟侧壁上形成侧壁绝缘层；以及除去上述布线沟内以外的上述金属层以后，只在上述金属层上边形成与上述侧壁绝缘层同样材料构成的覆盖绝缘层。
55、根据权利要求54所述的制造方法，其特征是上述侧壁绝缘层和上述覆盖绝缘层是由氮化硅构成。
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Families Citing this family (35)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2002230965A (ja) * 2001-01-24 2002-08-16 Internatl Business Mach Corp <Ibm> 不揮発性メモリ装置
JP2002246567A (ja) * 2001-02-14 2002-08-30 Toshiba Corp 磁気ランダムアクセスメモリ
JP2002299575A (ja) * 2001-03-29 2002-10-11 Toshiba Corp 半導体記憶装置
US6944048B2 (en) * 2001-11-29 2005-09-13 Kabushiki Kaisha Toshiba Magnetic random access memory
WO2003098636A2 (en) * 2002-05-16 2003-11-27 Micron Technology, Inc. STACKED 1T-nMEMORY CELL STRUCTURE
US6940748B2 (en) * 2002-05-16 2005-09-06 Micron Technology, Inc. Stacked 1T-nMTJ MRAM structure
US7209378B2 (en) * 2002-08-08 2007-04-24 Micron Technology, Inc. Columnar 1T-N memory cell structure
US6882553B2 (en) * 2002-08-08 2005-04-19 Micron Technology Inc. Stacked columnar resistive memory structure and its method of formation and operation
KR100506060B1 (ko) * 2002-12-16 2005-08-05 주식회사 하이닉스반도체 낸드형 자기저항 램
JP3766380B2 (ja) * 2002-12-25 2006-04-12 株式会社東芝 磁気ランダムアクセスメモリ及びその磁気ランダムアクセスメモリのデータ読み出し方法
JP2004213771A (ja) * 2002-12-27 2004-07-29 Toshiba Corp 磁気ランダムアクセスメモリ
JP3836823B2 (ja) * 2003-08-25 2006-10-25 株式会社東芝 半導体集積回路装置
US6842365B1 (en) * 2003-09-05 2005-01-11 Freescale Semiconductor, Inc. Write driver for a magnetoresistive memory
KR20050077157A (ko) * 2004-01-27 2005-08-01 삼성전자주식회사 자기 캐핑층을 갖는 엠램 소자 및 그 제조방법
JP2005310840A (ja) * 2004-04-16 2005-11-04 Toshiba Corp 磁気ランダムアクセスメモリ
TWI244162B (en) * 2004-08-18 2005-11-21 Ind Tech Res Inst Magnetic random access memory with tape read line, fabricating method and circuit thereof
KR100612878B1 (ko) * 2004-12-03 2006-08-14 삼성전자주식회사 자기 메모리 소자와 그 제조 및 동작방법
US7286393B2 (en) * 2005-03-31 2007-10-23 Honeywell International Inc. System and method for hardening MRAM bits
US9911743B2 (en) 2005-05-09 2018-03-06 Nantero, Inc. Nonvolatile nanotube diodes and nonvolatile nanotube blocks and systems using same and methods of making same
DE102005046777B4 (de) * 2005-09-29 2013-10-17 Altis Semiconductor Halbleiterspeicher-Einrichtung
US7573736B2 (en) * 2007-05-22 2009-08-11 Taiwan Semiconductor Manufacturing Company Spin torque transfer MRAM device
US7688616B2 (en) * 2007-06-18 2010-03-30 Taiwan Semicondcutor Manufacturing Company, Ltd. Device and method of programming a magnetic memory element
US7764536B2 (en) * 2007-08-07 2010-07-27 Grandis, Inc. Method and system for providing a sense amplifier and drive circuit for spin transfer torque magnetic random access memory
JP2010232475A (ja) * 2009-03-27 2010-10-14 Renesas Electronics Corp 磁気記憶装置およびその製造方法
FR2973149B1 (fr) 2011-03-24 2021-12-10 Univ Paris Sud 11 Architecture de memoire logique, notamment pour mram ou pcram ou rram.
US8901687B2 (en) 2012-11-27 2014-12-02 Industrial Technology Research Institute Magnetic device with a substrate, a sensing block and a repair layer
KR102098244B1 (ko) 2014-02-04 2020-04-07 삼성전자 주식회사 자기 메모리 소자
US9595311B2 (en) * 2014-08-13 2017-03-14 Kabushiki Kaisha Toshiba Nonvolatile semiconductor memory device
US9570509B2 (en) 2015-01-29 2017-02-14 Qualcomm Incorporated Magnetic tunnel junction (MTJ) device array
US9721634B2 (en) * 2015-04-27 2017-08-01 Qualcomm Incorporated Decoupling of source line layout from access transistor contact placement in a magnetic tunnel junction (MTJ) memory bit cell to facilitate reduced contact resistance
US10290327B2 (en) 2017-10-13 2019-05-14 Nantero, Inc. Devices and methods for accessing resistive change elements in resistive change element arrays
US10825516B2 (en) 2018-02-27 2020-11-03 Nantero, Inc. Resistive change element cells sharing selection devices
US11295810B2 (en) 2019-06-07 2022-04-05 Nantero, Inc. Combinational resistive change elements
US11665977B2 (en) 2020-05-29 2023-05-30 Taiwan Semiconductor Manufacturing Co., Ltd. Magnetic tunnel junction device and method
US11798623B2 (en) 2021-11-05 2023-10-24 Nantero, Inc. Three dimensional (3D) memories with multiple resistive change elements per cell and corresponding architectures

Family Cites Families (18)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4829476A (en) * 1987-07-28 1989-05-09 Honeywell Inc. Differential magnetoresistive memory sensing
FR2665010B1 (fr) 1990-07-20 1992-09-18 Thomson Csf Dispositif magnetique de lecture a reseau matriciel de tetes de lecture.
DE69413567T2 (de) 1993-01-12 1999-06-02 Koninkl Philips Electronics Nv Prozessorsystem mit ferroelektrischem Speicher
US5894447A (en) 1996-09-26 1999-04-13 Kabushiki Kaisha Toshiba Semiconductor memory device including a particular memory cell block structure
US6256224B1 (en) * 2000-05-03 2001-07-03 Hewlett-Packard Co Write circuit for large MRAM arrays
KR100297874B1 (ko) * 1997-09-08 2001-10-24 윤종용 강유전체랜덤액세스메모리장치
TW411471B (en) 1997-09-17 2000-11-11 Siemens Ag Memory-cell device
DE19744095A1 (de) 1997-10-06 1999-04-15 Siemens Ag Speicherzellenanordnung
US6169688B1 (en) 1998-03-23 2001-01-02 Kabushiki Kaisha Toshiba Magnetic storage device using unipole currents for selecting memory cells
EP1097457B1 (de) * 1998-07-15 2003-04-09 Infineon Technologies AG Speicherzellenanordnung, bei der ein elektrischer widerstand eines speicherelements eine information darstellt und durch ein magnetfeld beeinflussbar ist, und verfahren zu deren herstellung
TW440835B (en) 1998-09-30 2001-06-16 Siemens Ag Magnetoresistive memory with raised interference security
JP2000132961A (ja) 1998-10-23 2000-05-12 Canon Inc 磁気薄膜メモリ、磁気薄膜メモリの読出し方法、及び磁気薄膜メモリの書込み方法
DE19914489C1 (de) * 1999-03-30 2000-06-08 Siemens Ag Vorrichtung zur Bewertung der Zellenwiderstände in einem magnetoresistiven Speicher
EP1096502B1 (en) * 1999-10-13 2005-06-29 Rohm Co., Ltd. Nonvolatile memory and its driving method
JP2001217398A (ja) 2000-02-03 2001-08-10 Rohm Co Ltd 強磁性トンネル接合素子を用いた記憶装置
DE10020128A1 (de) 2000-04-14 2001-10-18 Infineon Technologies Ag MRAM-Speicher
JP4477199B2 (ja) 2000-06-16 2010-06-09 株式会社ルネサステクノロジ 磁気ランダムアクセスメモリ、磁気ランダムアクセスメモリへのアクセス方法および磁気ランダムアクセスメモリの製造方法
US6356477B1 (en) 2001-01-29 2002-03-12 Hewlett Packard Company Cross point memory array including shared devices for blocking sneak path currents

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