TWI415132B - 應用於可程式化電阻式記憶材料之感測電路 - Google Patents

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Description

應用於可程式化電阻式記憶材料之感測電路
本發明係關於根據可程式化電阻式記憶材料的高密度記憶裝置之讀取/感測電路，包含類似以硫屬化物為基礎之材料及其他材料之相變化材料，及此電路之操作方法。
例如硫屬化物材料及相似材料之相變化材料的可程式化電阻式記憶材料，能藉由適用於積體電路實施程度之電流的施加，引起非晶態與結晶態之間的相變化。一般非晶態之特徵為具有較一般結晶態高的電阻，其可輕易感知以指示資料。該等特性有益於使用可程式化電阻材料以形成非揮發性記憶體電路，其可隨機存取及寫入。
此處稱為重置或程式化之自非晶態變化至結晶態通常係一較低電流操作，其中電流會加熱該材料而引起狀態間的轉換。此處稱為重置之自結晶態變化至較高度的非晶態一般係一較高電流操作，其包含一短高電流密度脈衝以熔化或崩潰結晶結構，其後該相變化材料快速冷卻，冷卻相變化程序及使至少一部份相變化材料在非晶態中穩定化。
相變化記憶體中，資料係藉由引起非晶態與結晶態之間的相變化材料之主動區中的轉換而儲存。第1圖係具有低電阻設定(程式化)狀態100及高電阻重置(抹除)狀態102的兩個狀態之一的記憶胞之圖，其中兩者之間具有非重疊的電阻範圍。
低電阻設定狀態100的最高電阻R1 與高電阻重置狀態102的最低電阻R2 之間的差異係定義用於區分在設定狀態100與重置狀態102的單元之讀取界限101。藉由決定記憶胞是否具有對應於低電阻狀態100或高電阻狀態102之一電阻，可決定儲存在記憶胞中之資料，例如藉由量測記憶胞之電阻是否高於或低於讀取界限101中之臨界電阻Rsa 103。為了能可靠地區分重置狀態102與設定狀態100，維持一相對大的讀取界限101係重要的。
傳統決定記憶胞之電阻及由此而得儲存在記憶胞之資料值的方法，包含將記憶胞之電壓或電流回應與一參考值作比較。然而，在材料、製程以及操作環境方面的差異，會導致包含與記憶胞之陣列中的每一資料值相關之記憶材料的電阻之差異的不同程式化特徵。這些差異會使藉由將記憶胞之回應與一參考值比較，難以準確地感測記憶胞之電阻狀態，造成可能的位元錯誤。
因此，期望提供支援高密度裝置之感測電路，其能準確讀取程式化電阻式記憶胞之電阻狀態，以及操作此電路之方法。
此處描述的記憶胞之感測方法係包含選擇一記憶胞。施加至記憶胞之一第一偏壓以誘發記憶胞中之第一反應。施加至記憶胞之一第二偏壓以誘發記憶胞中之第二反應，該第二偏壓係與第一偏壓不同。該方法包含根據該第一及第二反應之間的差值與一預定參考值，決定一儲存在記憶胞之資料值。
此處描述的記憶裝置係包含一記憶胞。該裝置包含施加至記憶胞之一第一偏壓誘發記憶胞中之第一反應及施加至記憶胞之一第二偏壓誘發記憶胞中之第二反應之電路，其中該第二偏壓係與該第一偏壓不同。該裝置更包含感測放大器電路，回應該第一及第二反應之間的差值與一預定參考值，以產生指示儲存在該記憶胞中之資料值的輸出信號。
如上述，橫跨一陣列之差值會使藉由將記憶胞之回應與一參考值比較，難以準確地感測記憶胞之電阻狀態，造成可能的位元錯誤。本發明藉由此處描述之根據該第一及第二反應之間的差值與一預定參考值決定儲存資料值的感測方法，可解決此一困難。
本發明其他態樣及目的可藉由閱讀以下之附圖、詳細說明及申請專利範圍。
以下有關本發明之描述係參照特定結構的實施例及方法，將為吾人所瞭解的是，未有意圖將本發明限制於該特定揭露的實施例及方法，而是可使用其他特徵、元件、方法及實施例實施本發明。描述較佳實施例以說明本發明，而非限制其定義在申請專利範圍之主張的範圍。具有該領域之通常知識者將可明瞭依照本說明之各種不同的均等變化。各種不同的實施例之相同元件通常係使用相同的元件符號。
第2圖係一積體電路200的簡化方塊圖，其中可實施本發明。積體電路200包含一記憶陣列205，其係使用包含可程式化電阻式記憶材料之記憶胞(未顯示)實施，以下將更充分討論。一字元線解碼器210與複數條字元線215電性連接。一位元線解碼器220與複數條位元線225電性連接以自陣列205中之記憶胞(未顯示)讀取資料或寫入資料。位址係經由匯流排260而傳送到字元線解碼器210以及位元線解碼器220。在方塊230中的感測放大器以及資料輸入結構，係經由資料匯流排235而耦合到位元線解碼器220。資料係經由資料輸入線240而從積體電路200中的輸入/輸出埠、或從積體電路200的其他內部或外部來源，傳送到方塊230中的資料輸入結構。其他電路265可被包含於積體電路200上，諸如一泛用目的處理器或特殊目的應用電路，或是提供由陣列205支援的系統單晶片功能性的模組之組合。資料係經由資料輸出線245而從方塊230中之感測放大器傳送到積體電路200的輸入/輸出埠、或傳送到其他位於積體電路200內部或外部的資料目的地。
在本實施例中，使用偏壓調整狀態機構的一控制器250，係控制所施加的偏壓調整供應電壓255，例如讀取、程式化、抹除、抹除確認、與程式化確認電壓。此控制器250可使用在此領域中所週知的特定目的邏輯電路而實施。在一替代實施例中，此控制器250包括一泛用目的處理器，此泛用目的處理器可安排於同一積體電路上，而此積體電路係執行一電腦程式以控制此元件的操作。在另一實施例中，可使用特定目的邏輯電路與泛用目的處理器的結合，以實施此控制器250。
如第3圖所示，陣列205之每一記憶胞包含一存取電晶體(或其他存取裝置諸如二極體)，其之四個係如記憶胞330、332、334及336所示及分別包含記憶元件346、348、350及352。例示在第3圖之陣列部份係表示一可包含數百萬記憶胞之陣列的一小區段。
記憶胞330、332、334及336之每一存取電晶體的源極係共同連接至源極線354，其係終止於諸如接地端之源極線終端電路355。於另一實施例，存取電晶體的源極線並不是電性連接的，而是獨立控制的。一些實施例中，源極線終端電路355可包含諸如電壓源及電流源之偏壓電路，以及用於施加除了接地之外的偏壓調整至源極線354之解碼電路。
包含字元線356、358之複數條字元線215沿第一方向平行延伸。字元線356、358係與字元線解碼器210電性連接。記憶胞330、334之存取電晶體的閘極係共同連接至字元線356，以及記憶胞332、336之存取電晶體的閘極係共同連接至字元線358。
包含位元線360、362之複數條位元線225沿第二方向平行延伸。記憶元件346、348將位元線360耦接至記憶胞330、332之存取電晶體的個別的汲極。記憶胞350、352將位元線362耦接至記憶胞334、336之存取電晶體個別的汲極。
感測放大器電路230可包含複數個感測放大器(未直接顯示)，每一感測放大器係經由位元線解碼器220連接至對應位元線360、362。或者，該感測放大器電路230可包含一單一感測放大器及電路，以選擇性地將該感測放大器連接至對應的位元線。感測放大器電路230可操作，以偵測到一被選定之記憶胞中的第一電流與第二電流之間的差值，以回應至施加該被選定之記憶胞的電壓差值，第一電流與第二電流之間的差值係指示儲存在該被選定記憶胞之資料值。感測放大器電路中之感測放大器的實施例係相關於第6及7圖，更詳細描述如下。
應了解的是，記憶陣列205並非限制於第3圖所例示之陣列組態，也可以使用其他陣列組態。此外，在一些實施例，雙極電晶體或二極體可代替MOS電晶體作為存取裝置。
記憶胞的實施例包含用於記憶元件之硫屬化物為基礎的材料以及其他材料。硫族元素(Chalcogens)包含任何四個元素之一氧(oxygen,O)，硫(sulfur，S)，硒(selenium，Se)，以及碲(tellurium，Te)，形成週期表的VLA族的部分。硫屬化物包含一硫族元素與一更為正電性之元素或自由基的化合物。硫屬化物合金包含硫屬化物與其他材料如過渡金屬的結合。一硫屬化物合金通常包含一或多個選自元素週期表IVA族的元素，例如鍺(Ge)以及錫(Sn)。通常，硫屬化物合金包含組合一或多個銻(Sb)、鎵(Ga)、銦(In)、以及銀(Ag)。許多相變化為基礎的記憶材料已經被描述於技術文件中，包括下列合金：鎵/銻、銦/銻、銦/硒、銻/碲、鍺/碲、鍺/銻/碲、銦/銻/碲、鎵/硒/碲、錫/銻/碲、銦/銻/鍺、銀/銦/銻/碲、鍺/錫/銻/碲、鍺/銻/硒/碲、以及碲/鍺/銻/硫。在鍺/銻/碲合金家族中，一大範圍的合金合成物是可行的。該合成物可以表示為Tea Geb Sb100-(a+b) ，其中a及b表示組成元素之原子總計為100%之原子百分比。一位研究員描述了最有用的合金為，在沈積材料中所包含之平均碲濃度係遠低於70%，典型地係低於60%，並在一般型態合金中的碲含量範圍從最低23%至最高58%，且最佳係介於48%至58%之碲含量。鍺的濃度係高於約5%，且其在材料中的平均範圍係從最低8%至最高30%，一般係低於50%。最佳地，鍺的濃度範圍係介於8%至40%。在此合成物中所剩下的主要組成元素為銻。上述百分比係為原子百分比，其為所有組成元素加總為100%。(Ovshinsky‘112專利，欄10-11)由另一研究者所評估的特殊合金包括Ge2 Sb2 Te5 、GeSb2 Te4 、以及GeSb4 Te7 。(Noboru Yamada，“Potential of Ge-Sb-Te Phase-change Optical Disks for High-Data-Rate Recording”,SPIE v.3109,pp.28-37(1997))更一般地，一過渡金屬如鉻(Cr)、鐵(Fe)、鎳(Ni)、鈮(Nb)、鈀(Pd)、鉑(Pt)、以及上述之混合物或合金，可與鍺/銻/碲結合以形成一相變化合金其具有可程式化的電阻特性。有用的記憶材料的特殊範例，係如Ovshinsky‘112專利中欄11-13所述，其範例在此係列入參考。
在一些實施例中，硫屬化物及其他相變化材料摻雜雜質來修飾導電性、轉換溫度、熔點及使用在摻雜硫屬化物記憶體元件之其他特性。使用在摻雜硫屬化物代表性的雜質包含氮、矽、氧、二氧化矽、氮化矽、銅、銀、金、鋁、氧化鋁、鉭、氧化鉭、氮化鉭、鈦、氧化鈦。可參見美國專利第6,800,504號專利及美國專利申請案第2005/0029502號。
相變化合金可藉由施加一電脈衝而從一種相態切換至另一相態。先前觀察指出，一較短、較大幅度的脈衝傾向於將相轉換材料的相態改變成大體為非晶態，及被稱為重置脈衝。一較長、較低幅度的脈衝傾向於將相轉換材料的相態改變成大體為結晶態，及被稱為程式化脈衝。在較短、較大幅度脈衝中的能量，夠大因此足以破壞結晶結構的鍵結，同時時間夠短，因此可以防止原子再次排列成結晶態。合適的脈衝曲線可由經驗決定而無須過度實驗，特別適合一特定的相變化材料及裝置結構。
下列是簡要描述四種型態電阻式記憶體材料的整理。
1.硫屬化物材料
Gex sby Tez
x:y:z=2:2:5
或其他合成物具有x:0~5;y:0~5;z:0~10
GesbTe具有摻雜，例如N-，Si-，Ti-，或也可使用其他元素摻雜。
形成方法：藉由使用氬(Ar)，氮(N2 )，以及/或氦(He)等等反應氣體的物理氣相沈積(PVD)濺鍍或磁電管濺鍍方式，在1毫托耳~100毫托耳之壓力下。該沈積通常在室溫之下完成。一具有外觀比例1~5的準直器(collimater)可以被用來改善填入的效能。為了改善該填入的效能，使用數十至數百伏之一直流偏壓。另一方面，直流偏壓和準直器的組合可以同時搭配使用。
在一真空或一氮氣環境之一後沈積退火處置，可以被選擇性的執行以改善硫屬化物材料的結晶狀態。該退火溫度通常介於攝氏100至400度之間，以及少於30分鐘的退火時間。
硫屬化物材料的厚度是由細胞結構的設計所決定。通常，一硫屬化物材料具有厚度大於8奈米會有一相變化的特徵，使得該材料呈現至少兩種穩定的電阻狀態。
2.巨大磁組(CMR)材料
Prx Cay MnO3
x:y=0.5:0.5，或其他合成物具有x:0~1;y:0~1
包含Mn氧化物之另一CMR材料也可使用
形成方法：藉由使用氬(Ar)，氮(N2 )，氧(O2 )，以及/或氦(He)等等反應氣體的物理氣相沈積(PVD)濺鍍或磁電管濺鍍方式，在1毫托耳~100毫托耳之壓力下。該沈積通常介於室溫與攝氏600度之間，依據後沈積處置條件。一具有外觀比例1~5的準直器可以被用來改善填入的效能。為了改善該填入的效能，使用數十至數百伏之一直流偏壓。另一方面，直流偏壓和準直器的組合可以同時搭配使用。一數十高斯至10,000高斯的磁場可以被施加以改善該電磁結晶相。
在一真空或一氮氣環境或氧氣/氮氣混合環境之一後沈積退火處置，可以被選擇性的使用以改善CMR材料的結晶狀態。該退火溫度通常介於攝氏400至600度之間，以及少於2小時的退火時間。
CMR材料的厚度是由細胞結構的設計所決定。該厚度10nm至200nm的CMR材料可以被用來當核心材料。
一YBCO(YBaCuO3 是一種高溫超導材料)的緩衝層，可以被用來改善CMR材料的結晶狀態。該YBCO的沈積是在CMR材料的沈積之前。YBCO的厚度是介於30nm至200nm之間。
3.兩元素的化合物
Nix Oy ;Tix Oy ;Alx Oy ;Wx Oy ;Znx Oy ;Zrx Oy ;Cux Oy ；等等
x:y=0.5:0.5
其他合成物具有x:0~1;y:0~1
形成方法：
1.沈積：藉由使用反應氣體氬(Ar)，氮(N2 )，氧(O2 )，以及/或氦(He)等等的物理氣相沈積(PVD)濺鍍或磁電管濺鍍方式，在1毫托耳~100毫托耳之壓力下，使用一金屬氧化物的標靶，例如Nix Oy ;Tix Oy ;Alx Oy ;Wx Oy ;Znx Oy ;Zrx Oy ;Cux Oy ；等等。該沈積通常是在室溫下完成。一具有外觀比例1~5的準直器可以被用來改善填入的效能。為了改善該填入的效能，使用數十至數百伏之一直流偏壓。如果需要，直流偏壓和準直器的組合可以同時搭配使用。
在一真空或一氮氣環境或氧氣/氮氣混合環境之一後沈積退火處置，可以被選擇性的執行以改善金屬氧化物的氧氣的分佈。該退火溫度通常介於攝氏400至600度之間，以及少於2小時的退火時間。
2.反應性沈積：藉由使用反應氣體Ar/O2 ，Ar/N2 /O2 ，純氧(O2 )，He/O2 ，He/N2 /O2 等等的PVD濺鍍或磁電管濺鍍方式，在1毫托耳~100毫托耳之壓力下，使用一金屬氧化物的標靶，例如Ni，Ti，Al，W，Zn，Zr或Cu等等。該沈積通常是在室溫下完成。一具有外觀比例1~5的準直器可以被用來改善填入的效能。為了改善該填入的效能，使用數十至數百伏之一直流偏壓。如果需要，直流偏壓和準直器的組合可以同時搭配使用。
在一真空或一氮氣環境或氧氣/氮氣混合環境之一後沈積退火處置，可以被選擇性的執行以改善金屬氧化物的氧氣的分佈。該退火溫度通常介於攝氏400至600度之間，以及少於2小時的退火時間。
3.氧化：藉由使用一高溫氧化系統，例如一火爐或是一快速熱脈衝(RTP)系統。該溫度介於攝氏200至700度，從數毫托耳至一大氣壓力，在純氧或氮氣/氧氣混合氣體。時間從數分鐘至數小時。其他的氧化方法是電漿氧化。一射頻或一直流源具有純氧或Ar/O2 混合氣體或Ar/N2 /O2 混合氣體，在1毫托耳至100毫托耳之壓力下被用來氧化金屬的表面，例如Ni，Ti，Al，W，Zn，Zr或Cu等等。該氧化時間從數秒至數分鐘。該氧化溫度從室溫至攝氏300度，依據電漿氧化的程度而定。
4.聚合物材料
摻雜有Cu、C60 、Ag等等的TCNQ
PCBM-TCNQ混合聚合物
形成方法：
1.蒸發：藉由使用熱蒸發，電子束蒸發，或分子束磊晶(MBE)系統。一固態TCNQ以及摻雜物藥丸在一單獨密閉空間共同蒸發。該固態TCNQ以及摻雜物藥丸是被放置於一W-舟或一Ta-舟或一陶磁舟。一高電流或一電子束被施加以熔化該來源，如此該物質被混合和沈積在晶圓上。沒有反應的化學物或氣體。反應是在10-4 至10-10 的托耳壓力下完成。晶圓的溫度是自室溫至攝氏200度。
在一真空或一氮氣環境之一後沈積退火處置，可以被選擇性的執行以改善聚合物材料的成份分佈。該退火溫度通常介於室溫至攝氏300度之間，以及少於1小時的退火時間。
2.旋轉塗佈法：藉由使用一有TCNQ摻雜溶液的旋轉塗佈器，在小於1000rpm的旋轉。在旋轉塗佈之後，該晶圓保持(通常是在室溫或是在溫度小於攝氏200度)一足夠時間以使固態形成。該保持時間從數分鐘到數天，由溫度和成型的情況來決定。
再次參考第3圖，操作時每一記憶胞346、348、350、352具有與儲存在對應的記憶胞中之資料值相關連的電阻範圍。
因此，陣列205之記憶胞的讀取或寫入可藉由以下方法達成，施加適當電壓至字元線358、356其中之一及耦合位元線360、362其中之一至一電壓源，如此電流可流過該選定的記憶元件。例如，通過一選定記憶胞(此範例中係選定記憶胞332與對應的記憶元件348)之電流路徑380係藉由以下方法建立，施加足夠的電壓至位元線360、字元線358及源極線354以開啟該記憶胞332之存取電晶體及路徑380之誘發電流自位元線360流至源極線354，或反之亦然。所施加電壓之大小與持續時間係視所進行之操作而定，例如一讀取或寫入操作。
在一包含有相變化材料之記憶胞332之重置(或抹除)操作，字元線解碼器210有助於提供字元線358適當的電壓脈衝，以開啟記憶胞332之存取電晶體。位元線解碼器220有助於供應一電壓脈衝至位元線360適當的大小及持續時間，以誘發流過記憶元件348之電流，該電流引起至少主動區域之溫度高於記憶元件348之相變化材料之轉換溫度，及也高於熔化溫度，以使至少主動區域為液態。接著終止電流，例如藉由終止位元線360及字元線358上之電壓脈衝，造成相當快速的冷卻時間，當主動區域快速冷卻以穩定化至一非晶相。重置操作也可包含超過一個脈衝，例如使用成對的脈衝。
在一包含有相變化材料之記憶胞332之設定(或程式化)操作，字元線解碼器210用來提供字元線358適當的電壓脈衝，以開啟記憶胞332之存取電晶體。位元線解碼器220用來供應一電壓脈衝至位元線360適當的大小及持續時間，以誘發一電流脈衝，足以引起相變化材料的一部份主動區域之溫度高於轉換溫度，及引起一部份主動區域自非晶相轉換成結晶相，此一轉換降低記憶元件348之電阻，以及將記憶胞332設定至所期望的狀態。
在一包含有相變化材料之記憶胞332之讀取(或感測)操作，字元線解碼器210用來提供字元線358適當的電壓脈衝，以開啟記憶胞332之存取電晶體。位元線解碼器220用來供應一電壓至位元線360適當的大小及持續時間，以誘發流過記憶元件348之電流。位元線360上以及流過記憶元件348之電流係取決於其之電阻，及因此資料狀態與記憶胞332之記憶元件348相關連。
然而，在材料、製程以及操作環境方面的差異，將會導致橫跨儲存有一給定資料值的記憶胞之陣列的數個記憶元件之電阻的差異。這些差異會造成一與給定的電阻狀態相關連的電流值分佈。因此，假如一選定的記憶胞中之電流係與該陣列中之另一記憶胞的參考電流或電壓比較，或是與一已知的電阻比較，電流值分佈會使得難以準確地感測記憶胞之電阻狀態，以及因此所選定的記憶胞之資料值。
本發明藉由此處所描述的感測方法有助於解決此一困難，該感測方法包含施加一第一電壓脈衝橫跨一選定的記憶胞，以誘發該記憶胞中之一第一電流，以及施加一第二電壓脈衝橫跨該選定的記憶胞，以誘發該記憶胞中之一第二電流，該第二電壓脈衝與第一電壓脈衝不同。接著，根據該第一與第二電流之差值決定儲存在該選定記憶胞中之資料值。
第4圖例示用於相變化記憶胞之範例電流-電壓(IV)曲線。第4圖中，曲線400表示記憶胞在高電阻重置(抹除)狀態之行為，以及曲線410表示記憶胞在低電阻設定(程式化)狀態之行為。
第4圖也包含表示自重置狀態400至程式化狀態410之轉換的曲線415。應了解的是，曲線415只是例示性的，及曲線415之真實形狀係視記憶胞之之性質、施加至記憶胞之電壓及電流的態樣，以及相變化化材料加熱與冷卻而定。
如第4圖所示，程式化臨界電壓Vth 表示自重置狀態400至程式化狀態410之轉換開始時的電壓。因為記憶胞由於記憶元件之相變化材料之加熱而進行一相變化，將了解的是程式化臨界電壓Vth 係與包含記憶胞結構、記憶胞材料之熱及電性質及施加電流與電壓的脈衝形狀之記憶胞實施相關。
由於重置狀態400與程式化狀態410之電阻的差值，所以記憶胞處於程式化狀態410時相較於該記憶胞處於重置狀態400時，一橫跨記憶胞之施加電壓的給定差值將會導致電流之更大的差值。
第5圖例示第4圖之IV曲線，其中第一及第二電壓係施加至該記憶胞。
橫跨一選定之記憶胞施加之第一電壓V1 誘發該記憶胞之一第一電流I1 。可由第5圖看出，假如該選定之記憶胞係在重置狀態400，第一電流將會是I1 ’，而假如該選定之記憶胞係在程式化狀態410，第一電流將會是I1 ”。與橫跨該選定之記憶胞施加之第一電壓V1 不同的第二電壓V2 誘發該記憶胞之一第二電流I2 。假如該選定之記憶胞係在重置狀態400，第二電流將會是I2 ’，而假如該選定之記憶胞係在程式化狀態410，第二電流將會是I2 ”。
因此，關於橫跨該選定之記憶胞所施加一給定電壓差值V=V2 -V1 ，假如該選定之記憶胞係在重置狀態400，對應電流差值將會是I’=I2 ’-I1 ’，而假如該選定之記憶胞係在程式化狀態410，對應電流差值將會是I”=I2 ”-I1 ”。因此，該選定之記憶胞的電阻狀態可根據電流之差值是I”或是I’而決定。
第6圖係用於實施此處所描述的感測方法之架構的簡示圖，其係根據由橫跨該選定的記憶胞332所施加之第一與第二電壓誘發的第一與第二電流之間的差值而決定儲存在一選定之記憶胞332的資料值。
在第6圖之簡要方塊示意圖，記憶胞332的模型係由存取電晶體600及一用於相變化元件348之可變電阻器所組成。位元線360的模型係由所示之電阻器/電容器網路構成。位元線解碼器220係可操作以回應位址信號，而將該選定之位元線360耦接至節點605。字元線解碼器210係可操作以回應位址信號，而將該選定之字元線358耦接至一偏壓電壓(未圖示)而足以開啟電晶體600。
電壓箝位電路610係耦接至節點605，以提供一電壓(以下將參考第7圖更詳細描述)至該選定記憶胞332，在記憶胞332狀態之感測(讀取)操作期間，藉由感測放大器電路620誘發記憶胞332中之電流IPEC 。將參考第7圖更詳細描述，感測放大器電路620係根據由於第一與第二電壓V1 與V2 的選定記憶胞332中之電流之間的差值，決定儲存在選定記憶胞332中之資料值。感測放大器電路620也產生一代表儲存在選定記憶胞332中之資料值的輸出信號Vout 。
第7圖係一用於操作第6圖的架構之時序圖。將了解的是，第7圖之時序圖係經簡化及未必成比例。
參考第6及7圖，決定該選定記憶胞332在時間T1 之第一電流-電壓操作點。一位元線位址信號係供應至位元線解碼器220以將該選定記憶胞332之位元線360耦接至節點605，一字元線位址信號係供應至字元線358，足以開啟存取電晶體600，及電壓箝位電路610係回應至一第一箝位電壓Vclamp 而供應一第一電壓V1 至節點605，該第一電壓V1 係根據記憶元件348之電阻，誘發通過記憶胞332之電流IPEC 。假如記憶元件348係在該高電阻重置狀態400，通過記憶胞332之電流IPEC 將會是I1 ’，而假如記憶元件348係在該低電阻設定狀態410，通過記憶胞332之電流IPEC 將會是I1 ”。
致能信號en2開啟傳輸閘640將節點660耦接至感測節點650，致能信號en1開啟傳輸閘641將串接排列之電壓Vb1 與電阻負載元件Rload 耦接至節點650，導致一電流ISIG 由電壓箝位電路610提供至感測放大器電路620。在該例示實施例，Rload 顯示如一電阻器，雖然在一些實施例，一主動負載諸如連接電晶體之二極體可替代使用。
由該電壓箝位電路610提供之電流ISIG 大小係與電流IPEC 大小相關，及因而與記憶元件348之電阻相關。在該例示實施例，電壓箝位電路610包含操作放大器611與電晶體612，如此ISIG 與IPEC 大小實質相等，雖然將了解的是本發明並非限制於如此。例如，替代性實施例中，該電壓箝位電路610可被實施，使得ISIG 大小為IPEC 大小之函數，例如成正比或成反比。
電流ISIG 設定感測節點650上之一電壓，信號S1被設定至 一高狀態以開啟電晶體642，及將電容器C1之一第一節點661耦合至感測節點650，以及致能信號en3開啟傳輸閘643以將電壓Vb2 耦接至電容器C1之第二節點662而提供等效路徑，藉此設定根據感測節點650之電壓的節點662與661之間的電容器C1之電壓。在該例示實施例，電壓Vb2 實質上與電壓Vb1 相等，雖然其他包含接地之偏壓電壓可替代使用。
由於感測節點650上之電壓係與記憶元件348之電阻有關，而橫跨節點662與661之間的電容器C1之電壓亦與記憶元件348之電阻有關。
其次，決定該選定記憶胞332在時間T2 之第二電流-電壓操作點。一位元線位址信號係供應至位元線解碼器220，以將該選定記憶胞332之位元線360耦接至節點605，一字元線位址信號係供應至字元線358，足以開啟存取電晶體600，及電壓箝位電路610係回應至一第二箝位電壓Vclamp 而供應一第二電壓V2 至節點605，該第二電壓V2 係根據記憶元件348之電阻，誘發通過記憶胞332之電流IPEC 。假如記憶元件348係在該高電阻重置狀態400，通過記憶胞332之電流IPEC 將會是I2 ’，而假如記憶元件348係在該低電阻設定狀態410，通過記憶胞332之電流IPEC 將會是I2 ”。
致能信號en2開啟傳輸閘640，以將節點660耦接至感測節點650，致能信號en1開啟傳輸閘641將串接排列之電壓Vb1 與電阻負載元件Rload 耦接至節點650，導致一第二電流ISIG 由電壓箝位電路610提供至感測放大器電路620。
電流ISIG 設定感測節點650上之一電壓，信號S1被設定至一高狀態以開啟電晶體644，及將電容器C2之一第一節點663耦合至感測節點650，以及致能信號en4開啟傳輸閘645，以將電壓Vb3 耦接至電容器C2之第二節點664而提供等效路徑，藉此設定根據感測節點650之電壓的節點664與663之間的電容器C2之電壓。在該例示實施例，電壓Vb3 實質上與電壓Vb1 相等，雖然其他包含接地之偏壓電壓可替代使用。
如上述，在決定記憶胞332之第一及第二操作點期間，感測節點650上之電壓係根據記憶胞332之電流IPEC 。由於在程式化410及重置狀態400之電阻的差值會導致電流IPEC 更大之差值，假如記憶胞332係在程式化狀態410(△I”)較假如記憶胞332在重置狀態400(△I’)，此△I”與△I’之間的差值將導致根據記憶胞332之電阻狀態的第一及第二操作點的感測節點650對應的電壓差值。因此，在節點662與661之間的電容器C1之電壓與在節點664與663之間的電容器C2之電壓的結果差值可被感測，以指示儲存在選定之記憶胞332中之資料值。
在時間T3 ，信號S1與信號S2係設定至一高狀態，以將電容器C1之節點661耦接至電容器C2之節點663，致能信號en5開啟傳輸閘646，以將電容器C2之節點664耦接至一參考電壓Vb4 ，及致能信號en5開啟傳輸閘647，以將節點662耦接至感測放大器680之一第一輸入681。Vb4 係一預定電壓，及在一些實施例可以是一接地。
如上述，在節點662與661之間的電容器C1之電壓與在節點664與663之間的電容器C2之電壓的差值係與記憶元件348之電阻相關。因此，第一輸入681與偏壓電壓Vb4 之間的電壓結果差值係第一及第二電容器C1、C2之電壓差額，及指示該選定之記憶胞332之電阻狀態。因此，第一輸入681上之電壓可被感測，以指示記憶元件348之電阻狀態。
感測放大器680係回應至該第一輸入681上之電壓與一在第二輸入上之預定參考電壓Vref 之差異，及產生一指示記憶元件348之電阻狀態的輸出信號VOUT 。第7圖中，假如記憶胞332係在程式化狀態，VOUT 係一沿著曲線770之第一電壓，以及假如記憶胞332係在重置狀態，則是一沿著曲線780之第二電壓。
雖然本發明係參考以上詳述之較佳實施例及範例而揭示，但應了解該等範例係意圖以例示性而非限制性方式。已知熟習本項技藝之人士可依據本發明所述之實例在不脫離本發明精神和範圍之所做之各種改變及組合，該等改變及組合將落入本發明之精神及以下申請專利範圍內。
100．．．低電阻設定狀態
101．．．讀取界限
102．．．高電阻重置狀態
103．．．臨界電壓
200．．．積體電路
205．．．記憶陣列
210．．．字元線解碼器
215．．．字元線
220．．．位元線解碼器
225．．．位元線
230．．．感測放大器及資料輸入結構
235．．．資料匯流排
240．．．資料輸入線
245．．．資料輸出線
250．．．控制器
255．．．偏壓調整供應電壓
260．．．匯流排
265．．．其他電路
330．．．記憶胞
332．．．記憶胞
334．．．記憶胞
336．．．記憶胞
346．．．記憶元件
348．．．記憶元件
350．．．記憶胞
352．．．記憶胞
354．．．源極線
355．．．源極線終端電路
356．．．字元線
358．．．字元線
360．．．位元線
362．．．位元線
400．．．重置狀態
410．．．程式化狀態
415．．．曲線
600．．．存取電晶體
605．．．節點
610．．．電壓箝位電路
611．．．操作放大器
612．．．電晶體
620．．．感測放大器電路
640．．．傳輸閘
641．．．傳輸閘
642．．．電晶體
643．．．傳輸閘
644．．．電晶體
645．．．傳輸閘
646．．．傳輸閘
647．．．傳輸閘
650．．．感測節點
660．．．節點
661．．．節點
662．．．節點
663．．．節點
664．．．節點
680．．．感測放大器
681．．．第一輸入
770．．．曲線
780．．．曲線
第1圖係具有低電阻設定狀態及高電阻重置狀態的兩個狀態之一的記憶胞之圖，其中兩者具有非重疊的電阻範圍。
第2圖係一積體電路200的簡化方塊圖，其中可實施本發明。
第3圖係例示記憶胞陣列之一部份，其中可實施本發明。
第4圖係例示用於相變化記憶胞之範例電流-電壓(IV)曲線。
第5圖係例示第4圖之IV曲線，其中第一及第二電壓係施加至該記憶胞。
第6圖係用於實施此處所描述決定儲存在一選定記憶胞中之資料值的感測方法之架構的簡示圖
第7圖係一用於操作第6圖的架構之時序圖。
200．．．積體電路
205．．．記憶陣列
210．．．字元線解碼器
215．．．字元線
220．．．位元線解碼器
225．．．位元線
230．．．感測放大器及資料輸入結構
235．．．資料匯流排
240．．．資料輸入線
245．．．資料輸出線
250．．．控制器
255．．．偏壓調整供應電壓
260．．．匯流排
265．．．其他電路

Claims (15)

  1. 一種記憶胞之感測方法，該方法包含：選擇一記憶胞；施加至記憶胞之一第一偏壓以誘發記憶胞中之一第一反應；施加至記憶胞之一第二偏壓以誘發記憶胞中之一第二反應，該第二偏壓係與第一偏壓不同；及根據該第一及第二反應之間的差值與一預定參考值，決定一儲存在記憶胞之資料值。
  2. 如申請專利範圍第1項之方法，其中，該施加一第一偏壓係包含施加一第一電壓至該記憶胞以誘發記憶胞中之一第一電流；該施加一第二偏壓係包含施加一第二電壓至該記憶胞以誘發記憶胞中之一第二電流，該第二電壓係與第一電壓不同；及該決定儲存在記憶胞之資料值係包含根據該第一及第二反應之間的一差值與一預定參考值來決定該資料值。
  3. 如申請專利範圍第2項之方法，其中該決定儲存在記憶胞中之資料值，更包含：根據該記憶胞中之該第一電流，設定一感測節點至一第一感測電壓；及根據該記憶胞中之該第二電流，設定該感測節點至一第二感測電壓。
  4. 如申請專利範圍第3項之方法，其中：該設定一感測節點至一第一感測電壓的步驟包含電性耦接一串聯安排之一第三電壓及一電阻負載元件至該感測節點，及根據該記憶胞中之該第一電流提供一第三電流通過該串聯安排；及該設定該感測節點至一第二感測電壓的步驟包含電性耦接串聯安排之一第三電壓及一電阻負載元件至該感測節點，及經由根據該記憶胞中之該第二電流提供一第四電流通過該串聯安排。
  5. 如申請專利範圍第4項之方法，其中：該第三電流與該第一電流成比例；及該第四電流與該第二電流成比例。
  6. 如申請專利範圍第3項之方法，其中該決定在記憶胞中之資料值，更包含：根據該第一感測電壓設定一電壓於一第一電容器；根據該第二感測電壓設定一電壓於一第二電容器；根據設定於該第一電容器的電壓與設定於該第二電容器的電壓之間的差值耦接一電壓至一感測放大器之一第一輸出；及根據該感測放大器之該第一輸出的該電壓與一施加至該感測放大器之一第二輸出的預定參考電壓之間的差值產生該感測放大器之一輸出信號，該輸出信號係指儲存在該記憶胞中之該資料值。
  7. 如申請專利範圍第6項之方法，其中假如該記憶胞係在一程式化狀態，則該感測放大器之該輸出信號包含一第一輸出電壓，及假如該記憶胞係在一重置狀態，則該感測放大器之該輸出信號包含一第二輸出電壓，該第一輸出電壓與該第二輸出電壓不同。
  8. 如申請專利範圍第6項之方法，其中：該設定一電壓於一第一電容器，包含電性耦接該第一電容器之一第一節點至該感測節點，當該感測節點上之電壓係該第一感測電壓，及電性耦接該第一電容器之一第二節點至一第四電壓；該設定一電壓於該第二電容器，包含電性耦接該第二電容器之一第一節點至該感測節點，當該感測節點上之電壓係該第二感測電壓，及電性耦接該第二電容器之一第二節點至一第五電壓；及該耦接一電壓至感測放大器之第一輸出，包含：電性耦接該第一電容器之該第一節點至該第二電容器之該第一節點；電性耦接該第二電容器之該第二節點至一第六電壓；及電性耦接該第一電容器之該第二節點至該感測放大器之該第一輸出。
  9. 如申請專利範圍第1項之方法，其中該記憶胞包含可程式化電阻式記憶材料。
  10. 一種記憶裝置，包含：一記憶胞；施加至該記憶胞之一第一偏壓以誘發記憶胞中之一第一反應及施加至記憶胞之一第二偏壓以誘發該記憶胞中之一第二反應之電路，其中該第二偏壓係與該第一偏壓不同；及一感測放大器電路，回應該第一及第二反應之間的差值與一預定參考值，以產生指示儲存在該記憶胞中之一資料值的一輸出信號。
  11. 如申請專利範圍第10項之記憶裝置，其中：該第一偏壓包含一第一電壓，其施加至該記憶胞以誘發記憶胞中之一第一電流；該第二偏壓包含一第二電壓，其施加至該記憶胞以誘發記憶胞中之一第二電流；及該感測放大器電路係回應該第一及第二電流之間的差值與該預定參考值，以產生指示儲存在該記憶胞中之該資料值的一輸出信號。
  12. 如申請專利範圍第11項之記憶裝置，其中該感測放大器電路包含一感測節點與串聯安排之一第三電壓及電阻負載元件選擇性地耦接至該感測節點，且更包含：一電路，根據該記憶胞中之該第一電流提供一第三電流通過該串聯安排，以及該電路也根據該記憶胞中之該第二電流提供一第四電流通過該串聯安排。
  13. 如申請專利範圍第12項之記憶裝置，其中該感測放大器電路更包含第一及第二電容器，該感測放大器電路用於根據第一感測電壓設定於第一電容器的電壓；根據第二感測電壓設定於第二電容器的電壓；以及回應至第一及第二電容器的電壓差，以產生儲存在該記憶胞中之該資料值的一信號輸出。
  14. 如申請專利範圍第13項之記憶裝置，其中假如該記憶胞係在程式化狀態，則該感測放大器之輸出信號包含一第一輸出電壓，及假如該記憶胞係在重置狀態，則該感測放大器之輸出信號包含一第二輸出電壓，該第一輸出電壓與該第二輸出電壓不同。
  15. 如申請專利範圍第10項之記憶裝置，其中該記憶胞包含可程式化電阻式記憶材料。
TW098116772A 2008-09-12 2009-05-20 應用於可程式化電阻式記憶材料之感測電路 TWI415132B (zh)

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