CN106205681A - 用于三维竖直堆叠阻变存储器抑制IR drop电压降和读写干扰的架构和操作算法 - Google Patents
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Abstract
本发明属于集成电路技术领域，具体为针对三维竖直堆叠阻变存储器(3D VRRAM)提出能够有效抑制IR drop电压降和读写干扰的单元结构、阵列架构和操作算法。针对3D VRRAM中存在的潜行通路(sneaking path)对读写操作的干扰问题，提出了一种采用双向二极管(bidirectional diode，2D)作为辅助选通的2D1R单元结构来减小这种干扰。针对3D VRRAM中的IR drop电压降过大的问题，本发明提出采用shunting技术来减小IR drop电压降。另外，本发明提出采用参考plane作为读参考来克服IR drop电压降对读操作的影响，并提出相应的读操作方法及读电路。而针对IR drop电压降对写操作的影响，本发明提出了Write-Verify(写验证)技术。
Description
技术领域
本发明属于微电子技术领域，具体为适用于三维竖直堆叠阻变存储器(3D VRRAM)能够有效抑制IR drop电压降和读写干扰的单元结构、阵列架构和操作算法。
背景技术
在目前的高密度存储领域，NAND Flash占据着不可撼动的主导地位。然而，随着工艺节点的推进，在未来terabyte(TB)级别的存储应用中，NAND Flash将由于其不可克服的物理极限而退出。当前产学界普遍认为，三维堆叠的阻变存储器(3D RRAM)将是未来NAND Flash最有希望的替代者，主要原因是RRAM单元结构简单、容易在工艺后端集成、且缩微性(scalability)好。3D RRAM有水平堆叠和竖直堆叠两种集成方法，相比而言，竖直堆叠方式(3D VRRAM)所需的掩膜版数量更少，因而获得了更多的关注[1,2]。
虽然RRAM比Flash有上述优点，但是RRAM的一些特点给3DVRRAM的阵列架构和读写操作带来了一些挑战。首先，RRAM的操作电流(微安级别)远大于Flash的操作电流，使得大阵列中长导线IR drop电压降过大，导致读写信号的衰减过大，甚至使读写操作失败。图1(a)给出了三星公司在2011年IEDM报道的3D VRRAM架构[1]。图1(b)给出了与该3D VRRAM对应的小阵列，一个小结构100包括一个选通管108和若干个RRAM阻变存储单元109-112，选通管108的栅极接字线102，源端接位线BL 101，漏端接竖直电极VL 103，RRAM阻变存储单元109-112的一端接竖直电极VL 103，另一端分别接水平电极HL1-HL3，即104-107。图2给出了现有的3D VRRAM阵列架构，其中201-204分别为位线BL0、BL1、BL2和BLy-1，205-208分别为字线WL0、WL1、WL2和WLz-1，209-212分别为水平电极HL0、HL1、HL2和HLx-1。针对高密度存储，HL0-HLx-1的长度一般要达到10mm量级，其截面积仅为1F2。按照三星的报道，HL的制作材料是钨，其电阻率为8μΩcm。粗略估算，HL的电阻值可达到几兆欧姆。相比HL，BL的电阻可以忽略不计，原因是BL虽然长度和HL相 当，但其截面积可以做得较大，而且其制作材料是铜，电阻率也较小，仅为1.7μΩcm。如上所述，RRAM的操作电流一般是微安级别，这样，HL上的IR drop电压降将达到几伏到十几伏，对读写电压造成很大的衰减。因此，本发明的一个目的就是计减小HL的电阻。
其次，在3D VRRAM中，RRAM阻变存储单元作为双端器件，由其构成的阵列存在大量的潜行通路(sneaking path)，这不仅带来大量的漏电而造成功耗浪费，而且容易发生误读或误写，从而给读写良率造成影响。因此，本发明的另一个目的是抑制潜行通路的漏电流。
与本发明有关的参考文献：
[1]I.G.Baek,et al.,"Realization of vertical resistive memory(VRRAM)using cost effective 3D process,"in IEEE International Electron Devices Meeting(IEDM),2011,pp.31.8.1-31.8.4.
[2]Y.Hong Sik,et al.,"Vertical cross-point resistance change memory for ultra-high density non-volatile memory applications,"in Symposium on VLSI Technology(VLSIT),2009,pp.26-27.。
发明内容
本发明提出适用于3D VRRAM的单元结构、阵列架构和操作算法，其优点在于能够有效抑制IR drop电压降和读写干扰。
本发明提出2D1R单元结构来减小潜行通路对读写操作的干扰。2D1R结构是在原来仅由一个RRAM阻变存储单元的基础上串联一个背靠背的双向二极管(bidirectional diode，2D)。
本发明提出了一种采用shunting技术的3D VRRAM阵列架构来减小水平电极的IR drop电压降，其具体做法是首先将整个存储阵列沿位线方向划分为n个分区，每个分区的局部水平电极通过选通电路连接到全局水平电极上。每条局部水平电极的制作材料、横截面积和现有技术相同，但长度仅为其1/n。全局水平电极引出线可以采用高层金属制作，其电阻率较低，且其厚度比较大，相应的截面积也比较大，因此，全局水平电极相比同等长度的局部水平电极，其电阻可以忽略不计。这样，采用本发明所提出的阵列结构，水平电极(包括局部水平电极和全局水平电极)的电阻将减小为现有架构的1/n，而且随着分区数目n的增加， 水平电极的电阻会更小。另外，分区的数目n取决于水平电极的电阻是否减小到对RRAM操作电压的影响可以忍受。
本发明提出了采用参考plane作为读参考来克服IR drop电压降对读操作的影响。参考plane也由与正常阵列相同的存储单元构成，但这些存储单元事先被操作到高低阻之间的中间阻值。参考plane位于shunting后的每个分区的中间，这样可以更好的跟踪整个RRAM阵列的波动。参考plane所有单元的位线与参考位线BLref连接。当读操作进行时，除了选择被读单元，参考plane中与被读单元处于同层且具有相同行列地址的单元也被选中，这样，被读单元和参考单元具有近似相同的读通路，读通路的IR drop电压降对读操作的影响会被克服掉。
本发明提出相应的读操作方法及读电路来克服IR drop电压降对读操作的影响。在读操作过程中，被选中的局部水平电极接电源电压，被选中的位线和参考位线分别通过选通管连接到灵敏放大器的正端和负端。电流源通过电流镜分别从被读通路和参考通路抽取读电流。若被读单元是高阻，灵敏放大器的正端电压会小于其负端电压，灵敏放大器的输出为0；若被读单元是低阻，灵敏放大器的正端电压会大于其负端电压，灵敏放大器的输出为1。
本发明提出采用write-verify(写验证)技术来抑制IR drop电压降对写操作的影响。每次进行set/reset操作时，先从一个较低的电压开始操作，每次进行完对阻变存储单元的一次set/reset操作后，紧接着对该阻变存储单元进行一次verify操作(即read操作)。若verify操作发现该RRAM阻变存储单元已经被成功set/reset到低阻/高阻，那么说明这次set/reset操作已经成功；如果verify发现set或reset不成功，则采用更高幅度的set或reset脉冲继续进行，重复这一过程，直到set或reset成功或者所施加的脉冲幅度达到设定的最大值。
附图说明
图1为现有3D VRRAM的小阵列。
图2为现有的3D VRRAM阵列架构。
图3为本发明提出的2D1R存储单元结构及其小阵列。
图4是本发明提出采用shunting技术的阵列架构。
图5是本发明提出的读操作方法的等效电路。
图6是本发明所提出的3D VRRAM set和reset操作算法。
图7是本发明所提出的3D VRRAM set和reset操作算法的实现流程。
图8(a)是本发明提出的3D VRRAM一个分区中与BL0关联的阵列。
图8(b)是本发明提出的3D VRRAM一个分区中与BL0关联的阵列在读写操作时的等效电路。
图9给出了read、set和reset的操作条件以及干扰情况分析
图10为2D的I-V曲线。
图11为RRAM高阻Roff不同时未选中水平电极上施加的电压Vd2与行/列半选中上的最大干扰电压Vsrdm的关系曲线。
图12为RRAM低阻Ron不同时未选中水平电极上施加的电压Vd2与行/列半选中上的最大干扰电压Vsrdm的关系曲线。
图13为在有无2D的情况下3D VRRAM中RRAM单元层数与行/列半选中上的最大干扰电压Vsrdm的关系曲线。
图14为行/列半选中上的最大干扰电压Vsrdm和set电压关系应满足的条件。
图15(a)是本发明提出的2D1R单元阵列结构的截面图。
图15(b)是本发明提出的2D1R单元阵列结构的三维结构图。
图中标号
100为现有3D VRRAM的小阵列；101为位线BL；102为字线WL；103为竖直电极VL；104-107分别为水平电极HL0-HL3；108为选通管；109-112均为RRAM阻变存储单元。
201-204分别是位线BL0-BLy-1；205-208分别是字线WL0-WLz-1；209-211分别是水平电极引出线HL0-HLx-1。
300为本发明所提出的2D1R存储单元的小阵列；301为位线BL；302为字线WL；303为竖直电极VL；304-307分别为水平电极HL0-HL3；308为选通管；309-312均为RRAM阻变存储单元；313-316均为2D；317-320为本发明提出的2D1R存储单元；
401-404分别是位线BL0-BLy-1；405-414分别是字线WL0-WLz-1；415-418分别是局部水平电极引出线LHL0-LHLx-1；419-422是全局水平电极引出线GHL0-GHLx-1；423-424分别是SEL0-SELn-1；450是一个分区；460是局部水平电极引出线和全局水平电极引出线之间的选通电路。
501是局部水平电极引出线LHL，读操作时接VDD；502被读单元的读通路Path1；503是参考单元的读通路Path2；504是被读单元的电阻Rcell；505是参考单元的电阻Rref；506和507分别是被读单元和参考单元的读通路的等效电阻，两个均为RPS；508和509是用于读操作时选通位线的开关管；510是用于放大位线和参考位线电压差的灵敏放大器；511为提供读电流Iread的电流源；晶体管512、513和514构成电流镜，分别给位线和参考位线提供读电流Iread；515和516分别是位线BL和参考位线BLref；517和518分别是灵敏放大器的正向和反向输入端；519是灵敏放大器的输出端；520是电源VDD；521是地。
601、602和603分别代表逐次提高的set或reset脉冲幅度；604代表每次set或reset脉冲作用后所进行的verify操作。
701代表存储器收到set/reset请求；702代表set/reset操作；703代表verify操作；704表示判断set/reset是否成功；705代表提高set/reset的脉冲幅度；706代表set/reset完成，等待下一次set/reset请求。
801是被选中(selected)的2D1R单元；802是行半选中(half-row selected)单元；803是列半选中(half-column selected)单元；804是无选中(none selected) 单元；806-808分别代表HL0、HL1、HL2和HLX-1；809-812分别代表VL0、VL1、VL2和VLY-1；813-816分别代表WL0、WL1、WL2和WLY-1；817是位线BL0；850是与BL0关联的阵列的等效电路。
1001是2D的I-V曲线；1002是2D的正向导通电压；1003是2D的负向导通电压。
1101-1103分别是高阻Roff为30M、60M和300M时未选中水平电极上施加的电压Vd2与行/列半选中单元上的最大干扰电压Vsrdm的关系曲线；1104为行/列半选中单元上的最大干扰电压Vsrdm取最小值时未选中水平电极上施加的电压Vd2o；1105为行/列半选中单元上的最大干扰电压Vsrdm的最小值Vsdmo。
1201-1202分别是低阻Ro为5M和25M时未选中水平电极上施加的电压Vd2与行/列半选中单元上的最大干扰电压Vsrdm的关系曲线；1203为行/列半选中单元上的最大干扰电压Vsrdm取最小值时未选中水平电极上施加的电压Vd2o。
1301-1303分别为在无2D的情况下当Roff分别为30M、60M和300M时3D VRRAM中RRAM单元层数与行/列半选中上的最大干扰电压Vsrdm的关系曲线；1304-1306分别为在有2D的情况下当Roff分别为30M、60M和300M时3D VRRAM中RRAM单元层数与行/列半选中上的最大干扰电压Vsrdm的关系曲线。
1401为set电压分布曲线；1402为set电压最小值；1403为行/列半选中单元上的最大干扰电压Vsrdm。
1501是字线WL；1502是位线BL；1503是阻变材料层；1504是双向二极管2D；1505是竖直电极VL；1506是水平电极HL；1507是2D1R单元；1508是水平电极HL的引出线。
具体实施方式
在下文中结合图示在参考实施例中更完全地描述本发明，本发明提供优选实施例，但不应该被认为仅限于在此阐述的实施例。相反，提供这些实施例以便此公开是彻底的和完全的，将本发明的范围完全传递给相关领域的技术人员。
在此参考图是本发明的理想化实施例的示意图，本发明所示的实施例不应该被认为仅限于图中所示的区域的特定形状。
图3给出了本发明提出的2D1R存储单元结构及其小阵列，其中，301为位线BL， 302为字线WL，303为竖直电极VL，304-307分别为水平电极HL0-HL3，308为选通管，309-312均为单个阻变存储单元，313-316为所引入的2D，317-320为本发明提出的2D1R存储单元，300为2D1R存储单元的小阵列。由于对潜行通路的分析需要阵列的背景，这里我们先介绍本发明所提出的阵列架构，之后再介绍引入2D对潜行通路的抑制作用。
图4给出了本发明所提出采用shunting技术的阵列架构。为了减小HL的电阻，整个阵列在位线方向被分割成n个分区，每一个分区450的局部水平电极LHL0-LHLx-1，415-418，经过选通电路460连接到全局水平电极GHL0-GHLx-1，419-422。选择信号SEL0-SELn-1，423-426，分别对应不同的选通电路460。当某一选择信号有效时，其对应分区450的局部水平电极LHL0-LHLx-1，415-418，连接到全局水平电极GHL0-GHLx-1，419-422。局部水平电极LHL0-LHLx-1的制作材料、横截面积和图2中的现有技术相同，但长度仅为其1/n。全局水平电极GHL0-GHLx-1，419-422，可以采用高层金属制作，其电阻率较低，而且其厚度比较大，相应的截面积也比较大，因此，全局水平电极的电阻相比同等长度的局部水平电极可以忽略不计。这样，采用本发明所提出的阵列结构，水平电极(包括局部水平电极和全局水平电极)的电阻将减小为现有架构的1/n，而且随着分区数目n的增加，水平电极的电阻更小。分区的数目n取决于水平电极的电阻是否减小到对RRAM操作电压的影响可以容忍。
为了给读操作提供参考，本发明在所提出的阵列架构中插入一个参考plane470。参考plane 470同样也由2D1R小阵列300构成，这些单元事先通过一定方式操作到高低阻中间的某个阻值。参考plane 470所有单元的位线与参考位线BLref 403连接。参考plane 470位于每个分区450的中间，这样可以更好的跟踪整个RRAM阵列的波动。当读操作进行时，除了选择被读单元，参考plane中与被读单元同层且具有相同行列地址的单元也被选中，这样，被读单元和参考单元具有近似相同的读通路，读通路的寄生电阻对读操作的影响进而也被克服掉。图5给出了本发明提出的读操作方法及读电路。Rcell 504和Rref 505分别代表被选中的RRAM单元和参考阵列中与其同层且具有相同行列地址的参考单元的电阻，Rps代表被选中单元所在的通路502和参考单元所在的参考通路503的电阻。在读操作过程中，被选中的局部水平电极LHL 501接电源电压VDD，被选 中的位线BL 515和参考位线BLref 516分别通过选通管508和509连接到灵敏放大器510的正端517和负端518。电流源511通过由晶体管512、513和514构成的电流镜分别从通路502和参考通路503抽取读电流Iread。若Rcell 504是高阻，灵敏放大器510的正端Vcell 517会小于其负端Vref 518，灵敏放大器510的输出DOi 519为0；若Rcell是低阻，灵敏放大器510的正端Vcell 517会大于其负端Vref 518，灵敏放大器510的输出DOi 519为1。
图6给出了本发明所提出的3D VRRAM set和reset操作算法。为了使RRAM单元set或者reset成功，本发明采用逐次提高的set或reset脉冲601-603，每次set或reset脉冲之后，都有一次verify操作604，如果verify发现set或reset成功，则停止当前单元的操作并等待下一个set或reset操作请求，如果verify发现set或reset不成功，则采用更高幅度的set或reset脉冲继续进行，重复这一过程，直到set或reset成功或者所施加的脉冲幅度达到设定的最大值。图7给出了与上诉操作算法相对应的操作流程。
图8(a)是本发明提出的3D VRRAM一个分区中与BL0关联的阵列，图8(b)是本发明提出的3D VRRAM一个分区中与BL0关联的阵列在读写操作时的等效电路。在图8中，被选中单元801是要进行读操作或写操作的单元，其他未被选中的单元分为三部分：行半选中(row half-selected)单元802、列半选中(column half-selected)单元803和无选中(none selected)单元。对图8(a)的单元重新排布，可得图8(b)，未被选中的单元803、804和802分为三个层次，先串联，然后与被选中的单元801并联。从图8(b)可以看出，在被选中单元801的通路中只有一个2D，而未被选中的单元803、804和802串联构成的任何一条潜行通路上至少有三个2D。
图9给出了read、set和reset的操作条件以及干扰情况分析。这里，本发明建议采用双向操作的RRAM器件，即reset操作施加反向电压，set操作施加正向电压，这样可以获取更大的操作窗口。读操作时被读单元上也获得正向电压，但其幅值要小于set时的电压幅值。对于reset，一个分区的所有局部水平电极LHL都接0V，位线接reset电压Vreset，这样整个分区的单元同时reset，因此不存在reset干扰问题。对于read，被读单元和其他未被选中的单元上获得的分压都小于set时的分压，因此，如果set干扰能够克服，read干扰也会相应地消失。 对于set操作，由于无选中单元804并联的支路数目远大于行半选中单元802和列半选中单元803并联的支路数目，因此，行半选中单元802和列半选中单元803的分压将远大于无选中单元804的分压，行半选中单元802和列半选中单元803的受到干扰的可能性最大，其上的分压分别为Vd2和(Vset-Vd2)。设置合理的Vd2，可以减小行半选中单元802和列半选中单元803受到的干扰。为了进一步抑制通过行半选中单元802和列半选中单元803的电流，本发明提出的2D1R结构将发挥作用。
图10给出了2D的IV曲线。2D的IV曲线1001左右对称。2D有两个导通电压，分别是正向导通电压1002和负向导通电压1003。当施加在2D上电压的绝对值大于其导通电压时，流过2D的电流随其两端电压按指数规律增加；当施加在2D上电压的绝对值小于其导通电压时，流过2D的电流随其两端电压按指数规律减小。根据RRAM的读写操作电压和阵列大小，设置合适的2D导通电压，使被选中单元801两端电压位于大于2D导通电压的区域，同时使行/列半选中单元802和803位于小于2D导通电压的区域，由于无选中单元804并联的支路数目远大于行/列半选中单元并联802和803的支路数目，无选中单元804两端的电压位于2D两端电压接近0V的区域，这样，既可以抑制未被选中的单元803、804和802的潜行电流，又可防止对未被选中的单元803、804和802的误操作。
图11给出了RRAM高阻Roff不同时未选中水平电极上施加的电压Vd2与行/列半选中上的最大干扰电压Vsrdm的关系曲线。在这个分析实例中，Ron为5MΩ，RRAM单元层数为16，即x＝32，2D的导通电压为1V，2D的导通关断比(on/off ratio)定义为为2D两端分别接2V和1V时通过的电流比值，为2.32x106。对比曲线1101-1103可以得到：Roff越大，行/列半选中上的最大干扰电压Vsrdm越大，即set干扰的风险就越大。在曲线1101-1103上，当Vd2最佳取值为Vd2o时,行/列半选中上的最大干扰电压Vsrdm最小，该Vsrdm定义为Vsrdmo。当Roff分别为60MΩ和300MΩ时，Vsrdm/Vsr分别是32％和38％，足以保证避免set干扰。
图12给出了RRAM高阻Ron不同时未选中水平电极上施加的电压Vd2与行/列半选中上的最大干扰电压Vsrdm的关系曲线。在这个分析实例中，Roff为 60MΩ，RRAM单元层数为16，即x＝32，2D的导通电压为1V，2D的Ion/Ioff为2.32x106。对比曲线1201和1202可以得到：Ron取值对行/列半选中上的最大干扰电压Vsrdm影响不大。
图13为在有无2D的情况下3D VRRAM中RRAM单元层数与行/列半选中上的最大干扰电压Vsrdm的关系曲线。在这个分析实例中，Ron为5MΩ，RRAM单元层数为16，即x＝32，2D的导通电压为1V，2D的Ion/Ioff为2.32x106。从1301-1306的趋势可以得到：行/列半选中上的最大干扰电压Vsrdm随着RRAM单元的层数而变大。分别对比曲线1301-1303和曲线1304-1306,可以得到：引入2D可以显著减小行/列半选中上的最大干扰电压Vsrdm。
图14给出了行/列半选中上的最大干扰电压Vsrdm和set电压关系应满足的条件。只有当Vsrdm 1403小于set电压分布1401的最小值1402，才能够避免带来set干扰。
图15(a)和(b)分别给出了本发明提出的2D1R单元阵列的截面图和三维结构图。每一根水平电极HL 1506与竖直电极VL 1505交叉形成一个的2D1R单元1507。不同HL层上的2D1R单元中的阻变存储介质是单独形成的，即不同HL层间的阻变存储单元1503相互分离。每一根字线(WL)和位线(BL)交叉选中一根竖直电极VL，再加上水平电极HL的选择，即可选定一个2D1R单元。操作电压是通过水平电极1506施加到存储单元上。
Claims (12)
1.一种用于竖直堆叠的三维阻变存储器(3D VRRAM)的单元结构，其特征在于：该单元结构包含一个阻变存储单元和一个背对背的双向二极管(bidirectional diode，2D)，其中阻变存储单元的一端接竖直电极，另一端接双向二极管的一端，双向二极管的一端接阻变存储单元的一端，另一端接水平电极。
2.根据权利要求1所述的双向二极管，其特征在于：电流电压关系曲线关于电压为0的竖直线左右对称；具有绝对值相等的正负两个导通电压，当双向二极管两端的电压等于其导通电压时，通过双向二极管电流为1微安；通过双向二极管电流与其两端的电压绝对值成指数关系变化。
3.根据权利要求1所述的阻变存储单元，其特征在于：双极性操作，即当施加在该阻变存储单元上的正向电压等于或大于其置位(set)电压时，该阻变存储单元从高阻状态转变到低阻状态，当施加在该阻变存储单元上的负向电压的绝对值等于或大于其复位(reset)电压时，该阻变存储单元从低阻状态转变到高阻状态。
4.一种存储阵列架构，其特征在于：
包含若干个分区；
每个分区包括若干条平行的位线；
每个分区包括若干条平行的字线，方向与若干条位线的方向在水平方向垂直；
每个分区的一条位线和一条字线的交叉处有一个晶体管，晶体管的栅端接该位线和字线交叉处的字线，源端接该位线和字线交叉处的位线，漏端接一个竖直电极，竖直电极与字线和位线所在的平面垂直；
每个分区有若干层存储单元，每层有两个互相交错的插指状水平电极，水平电极的插指与位线方向平行，水平电极的每个插指与相邻的竖直电极交叉处为一个存储单元。
包含若干条全局水平电极，全局水平电极的数目与存储单元层数的两倍，全局水平电极位于顶层金属，全局水平电极的厚度大于局部水平电极；
每个分区的局部水平电极通过选择选择电路连接到全局水平电极，每个分区对应一个选择信号来控制选择电路是否导通，在实际操作过程中，每个时刻只有一个选择信号有效，即只有一个分区的局部水平电极连接到全局水平电极上；
每个分区中间一条位线用作参考位线，该参考位线通过晶体管连接的所有竖直电极上的单元构成参考plane，参考plane的单元事先被操作到存储单元高低阻之间的中间阻值；
读操作：需要选择一个分区，并选择该分区的一条位线和参考位线、一条字线，同时选择一个全局水平电极，与其对应的局部水平电极也会被选则，这样，位于该被选中的竖直电极和局部水平电极交叉处的存储单元以及参考plane中与其同层且具有相同行列地址的单元就可以通过读电路实现读出，实现读操作，读操作也可以起验证(verify)的作用；
Set/reset操作：采用写验证方法；
Reset干扰预防：每个分区中的所有单元同时reset，可以防止reset干扰；
Set干扰预防：非选中单元上的最大干扰电压随存储单元高阻增加，与低阻大小关系不大；
Read干扰预防：如果满足预防set干扰的条件，read干扰将不是问题。
5.根据权利要求4所述的晶体管，可以是N型金属氧化物场效应晶体管，也可以是P型金属氧化物场效应晶体管。
6.根据权利要求4所述的存储单元，其特征在于：其特征在于：该单元结构包含一个阻变存储单元和一个背对背的双向二极管(bidirectional diode，2D)，其中阻变存储单元的一端接竖直电极，另一端接双向二极管的一端，双向二极管的一端接阻变存储单元的一端，另一端接水平电极。
7.根据权利要求5所述的双向二极管，其特征在于：电流电压关系曲线关于电压为0的竖直线左右对称；具有绝对值相等的正负两个导通电压，当双向二极管两端的电压等于其导通电压时，通过双向二极管电流为1微安；通过双向二极管电流与其两端的电压绝对值成指数关系变化。
8.根据权利要求5所述的阻变存储单元，其特征在于：双极性操作，即当施加在该阻变存储单元上的正向电压等于或大于其置位电压时，该阻变存储单元从高阻状态转变到低阻状态，当施加在该阻变存储单元上的负向电压的绝对值等于或大于其复位电压时，该阻变存储单元从低阻状态转变到高阻状态。
9.根据权利要求4所述的读操作，其特征在于：被选中的局部水平电极接电源电压，被选中的位线和参考位线分别通过选通管连接到灵敏放大器的正端和负端。电流源通过电流镜分别从被读通路和参考通路抽取读电流。若被读单元是高阻，灵敏放大器的正端电压会小于其负端电压，灵敏放大器的输出为0；若被读单元是低阻，灵敏放大器的正端电压会大于其负端电压，灵敏放大器的输出为1。
10.根据权利要求4所述的读电路，其特征在于：在读操作过程中，被选中的局部水平电极接电源电压，被选中的位线和参考位线分别通过选通管连接到灵敏放大器的正端和负端。电流源通过电流镜分别从被读通路和参考通路抽取读电流。若被读单元是高阻，灵敏放大器的正端电压会小于其负端电压，灵敏放大器的输出为0；若被读单元是低阻，灵敏放大器的正端电压会大于其负端电压，灵敏放大器的输出为1。
11.根据权利要求10所述的灵敏放大器，可以是latch型放大器或任何差分比较放大器。
12.根据权利要求4所述的写验证方法，其特征在于：每次进行set/reset操作时，先从一个较低的电压开始操作，每次进行完对阻变存储单元的一次set/reset操作后，紧接着对该阻变存储单元进行一次验证操作(即读操作)。若验证操作发现该存储单元已经被成功set/reset到低阻/高阻，那么说明这次set/reset操作已经成功；如果验证操作发现该存储单元set或reset不成功，则采用更高幅度的set或reset脉冲继续进行，重复这一过程，直到set或reset成功或者所施加的脉冲幅度达到设定的最大值。
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| Application Number | Priority Date | Filing Date | Title |
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| CN (1) | CN106205681A (zh) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| TWI708254B (zh) * | 2019-12-11 | 2020-10-21 | 華邦電子股份有限公司 | 驗證執行於電阻式隨機存取記憶體的記憶胞上的操作的方法和電子電路 |
| US11222923B2 (en) | 2019-01-16 | 2022-01-11 | Winbond Electronics Corp. | Resistance variable memory |
| WO2023124096A1 (zh) * | 2021-12-31 | 2023-07-06 | 浙江驰拓科技有限公司 | 一种存储器及其读电路 |
Citations (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US20120061637A1 (en) * | 2010-09-13 | 2012-03-15 | Yimao Cai | 3-d structured nonvolatile memory array and method for fabricating the same |
| CN103390629A (zh) * | 2013-07-15 | 2013-11-13 | 北京大学 | 阻变存储器及其操作方法和制造方法 |
| CN103490008A (zh) * | 2012-06-07 | 2014-01-01 | 三星电子株式会社 | 三维电阻性随机存取存储器器件、其操作方法及其制造方法 |
| CN103681727A (zh) * | 2012-09-17 | 2014-03-26 | 复旦大学 | 双层结构电阻型存储器及其制备方法 |
-
2015
- 2015-04-29 CN CN201510215796.7A patent/CN106205681A/zh active Pending
Patent Citations (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US20120061637A1 (en) * | 2010-09-13 | 2012-03-15 | Yimao Cai | 3-d structured nonvolatile memory array and method for fabricating the same |
| CN103490008A (zh) * | 2012-06-07 | 2014-01-01 | 三星电子株式会社 | 三维电阻性随机存取存储器器件、其操作方法及其制造方法 |
| CN103681727A (zh) * | 2012-09-17 | 2014-03-26 | 复旦大学 | 双层结构电阻型存储器及其制备方法 |
| CN103390629A (zh) * | 2013-07-15 | 2013-11-13 | 北京大学 | 阻变存储器及其操作方法和制造方法 |
Non-Patent Citations (1)
| Title |
|---|
| 袁瑞: "三维垂直结构阻变存储器架构和电路关键问题研究", 《中国优秀硕士学位论文全文数据库 信息科技辑》 * |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US11222923B2 (en) | 2019-01-16 | 2022-01-11 | Winbond Electronics Corp. | Resistance variable memory |
| TWI708254B (zh) * | 2019-12-11 | 2020-10-21 | 華邦電子股份有限公司 | 驗證執行於電阻式隨機存取記憶體的記憶胞上的操作的方法和電子電路 |
| WO2023124096A1 (zh) * | 2021-12-31 | 2023-07-06 | 浙江驰拓科技有限公司 | 一种存储器及其读电路 |
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