CN111445937A - 电阻式存储器 - Google Patents

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Abstract

本发明提供一种可实现高集成化的电阻式存储器。本发明的电阻式存储器包括：形成在基板表面的多个晶体管、以及沿垂直方向层叠在基板表面上的多个可变电阻元件。多个可变电阻元件的各者的其中一个电极共同地电性连接于一个晶体管的其中一个电极，在多个可变电阻元件的各者的另一个电极分别电性连接位线，在多个晶体管的各者的另一个电极电性连接源极线，在列方向上的晶体管的各栅极共同地连接字线。

Description

电阻式存储器
技术领域
本发明涉及一种利用了可变电阻元件的电阻式存储器，尤其涉及一种存储器阵列的三维结构。
背景技术
电阻式随机存取存储器可依照行地址及列地址随机地选择存储器单元，并从选定存储器单元中读取数据，或者对选定存储器单元写入数据。一个存储器单元MC包括：一个可变电阻元件及与其串联连接的一个晶体管。晶体管的栅极电性连接于字线，漏极区域电性连接于可变电阻元件的其中一个电极，源极区域电性连接于源极线，可变电阻元件的另一个电极电性连接于位线。一般而言，将可变电阻元件写入成低电阻状态称为设置(SET)，写入成高电阻状态称为重置(RESET)。
电阻式存储器存在单极(unipolar)型及双极(bipolar)型。在单极型中，设置时与重置时施加至可变电阻元件的写入电压的极性相同，通过改变写入电压的大小来进行设置或重置。另一方面，在双极型中，使设置时与重置时施加至可变电阻元件的写入电压的极性反转。而且，在对可变电阻元件的材料使用了氧化铪等过渡金属氧化物的情况下，作为初始设定，必须对过渡金属氧化物进行形成(forming)操作。形成操作是通过将比对可变电阻元件进行写入时稍大的电压施加至薄膜而使过渡金属氧化膜从绝缘状态转换为可变电阻的状态(如日本专利第5748877号)。
在双极型的电阻式存储器中，需要像将位线与跟所述位线在同方向上延伸的专用的源极线以一对一的关系进行配置，能够调换位线与源极线的对称性。然而，此种布局可能成为存储器阵列(memory array)的高集成化的阻碍。
因此，对实现由多个存储器单元对源极线进行共用的存储器阵列的高集成化进行了研究。图1A对包括共用位线的存储器阵列的一部分进行例示，图1B为X1-X1线剖面的概略图。如图1A所示，共用位线S_BL1、S_BL2与字线WL1、WL2在同方向上延伸，源极线SL1、SL2在与其正交的方向上延伸。共用位线S_BL1共同地连接于存储器单元MC1、MC3，共用位线S_BL2共同地连接于存储器单元MC2、MC4。共用位线S_BL1、共用位线S_BL2的端部分别连接于未图示的位线BL1与位线BL2，位线BL1、位线BL2与源极线SL在同方向上延伸。
如图1B所示，在硅基板上的p型的阱W内，形成存储器单元MC3及MC4的两个晶体管。两个晶体管的栅极分别连接于字线WL1及WL2，源极区域则共用一个n型扩散区域，源极区域经由对基板的接点CT11、通孔V1、通孔V2、中继金属IM1及中继金属IM2而电性连接于源极线SL2。两个的晶体管的漏极区域则分别经由对基板的接点CT12及中继金属IM1而连接于对应的可变电阻元件RE3及RE4，可变电阻元件RE3经由通孔接点V1而连接于共用位线S_BL1。可变电阻元件RE4的漏极区域也同样地连接于共用位线S_BL2。
采用了共用源极线的存储器阵列虽可提供经改善的高集成化，但仍受到晶体管的间距(pitch)的限制。因此，为了实现进一步的高集成化，必须进一步对晶体管尺寸进行微细化，但晶体管的微细化正趋于界限。
发明内容
本发明是为了解决所述课题而成，目的在于提供一种与以往相比，更可实现高集成化的电阻式随机存取存储器。
本发明的电阻式存储器在可逆性且非易失性的可变电阻元件中存储数据，包括：多个晶体管，形成在基板表面；以及多个可变电阻元件，沿垂直方向层叠在基板表面上，并且各所述多个可变电阻元件的其中一个电极共同地电性连接于一个晶体管的其中一个电极，各所述多个可变电阻元件的另一个电极电性连接位线，在所述多个晶体管的各者的另一个电极电性连接源极线，在列方向上的晶体管的各栅极共同地连接字线。
根据本发明，将多个可变电阻元件沿垂直方向层叠在基板表面上，因此可实现存储器阵列的高集成化、高密度化。并且，由多个可变电阻元件共用一个晶体管，因此与以1T×1R来构成存储器单元相比，可实现存储器阵列的高集成化、高密度化。此外，通过将二极管与可变电阻元件同时集成化，可有效地抑制读取或写入的干扰以及潜行电流的问题。
附图说明
图1A是以往的电阻式存储器的包括共用位线的存储器阵列的一部分的电路图，图1B示出其X1-X1线的概略剖面图；
图2是表示本发明的实施例的电阻式随机存取存储器的概略构成的框图；
图3A是本发明的第1实施例的垂直堆叠的存储器阵列的一部分的电路图，图3B示出其X2-X2线的概略剖面图；
图4是本发明的第2实施例的垂直堆叠的存储器阵列的一部分的电路图；
图5是表示本发明的第1实施例的电阻式存储器的自位线侧的读取动作时的偏压的图；
图6是表示本发明的第1实施例的电阻式存储器的自源极线侧的读取动作时的偏压的图；
图7是表示本发明的第1实施例的电阻式存储器的SET写入动作时的偏压的图；
图8是表示本发明的第1实施例的电阻式存储器的RESET写入动作时的偏压的图；
图9A示出本发明的优选的实施例中的、对电阻式存储器的可变电阻元件集成二极管的示例，图9B是表示二极管的电流-电压(I-V)特性的图表；
图10是表示本发明的第2实施例的电阻式存储器的自位线侧的读取动作时的偏压的图；
图11是表示本发明的第2实施例的电阻式存储器的自源极线侧的读取动作时的偏压的图；
图12是表示本发明的第2实施例的电阻式存储器的SET写入动作时的偏压的图；
图13是表示本发明的第2实施例的电阻式存储器的RESET写入动作时的偏压的图；
图14A至图14J是对本发明的第1实施例的电阻式存储器的制造步骤进行说明的图；
图15A至图15G是对本发明的第2实施例的电阻式存储器的制造步骤进行说明的图。
附图标记说明
100：电阻式存储器
110：存储器阵列
110-1～100-m：子阵列
120：行解码器及驱动电路
130：列解码器及驱动电路
140：列选择电路
150：控制电路
160：感测放大器
170：写入驱动器与读取偏压电路
AA：源极/漏极扩散区域
BL、BL1～BL8：位线
CS：接触孔
CT：对基板的接点
DI、DO：内部数据总线
DQ：数据
F：浮动状态
VBLREAD：读取电压
IM1～IM4：中继金属
INHIBIT：禁止电压
Isel：电流
GBL：全域位线
GSL：全域源极线
M1～M5：金属配线
MC1～MC4：存储器单元
Q1～Q8：晶体管
RE、RE1～RE4：可变电阻元件
SBL、SSL：选择信号
SEL：二极管
SL、SL1～SL4：源极线
S_BL1、S_BL2：共用位线
V11、V12、V21、V22、V31、V32、V42、VC：通孔接点
VBLREAD、VSLREAD、VWLREAD：读取电压
VBLSET、VSLRESET、VWLRESET、VWLSET：写入电压：
W：阱
WL、WL1～WL4：字线
X-Add：行地址
X1-X1、X2-X2：线W：阱
X1-X1、X2-X2：线
Y-Add：列地址
具体实施方式
接着，参照附图对本发明的实施方式进行详细说明。在本发明的优选的实施方式中，电阻式存储器具有沿垂直方向层叠可变电阻元件而成的三维结构的存储器阵列。
图2是表示本发明的实施例的电阻式随机存取存储器的概略构成的框图。本实施例的电阻式存储器100包括：将包括可变电阻元件及晶体管的多个存储器单元呈矩阵状地排列而成的存储器阵列110；行解码器及驱动电路120，基于行地址X-Add进行字线WL的选择及驱动；列解码器及驱动电路130，生成用以基于列地址Y-Add来选择全域位线GBL及全域源极线GSL的选择信号SSL/SBL；列选择电路140，基于选择信号SSL/SBL，对全域位线GBL与位线BL间的连接、及全域源极线GSL与源极线SL间的连接分别进行选择；控制电路150，基于从外部接收到的指令CMD及数据DQ等对各部进行控制；感测放大器160，经由GBL/BL而读出存储器单元的被读取的数据；以及写入驱动器与读取偏压电路170，经由GBL/BL而施加读取动作时的偏压电压或施加与写入动作时的设置、重置相应的电压。
存储器阵列110包括被分割为m个的子阵列110-1～110-m，各自相对应地与列选择电路140的m个列选择器YMUX连接。m个列选择器YMUX分别连接感测放大器160及写入驱动器与读取偏压电路170。各感测放大器160经由内部数据总线DO而连接于控制电路150，感测放大器160所读出的结果被经由内部数据总线DO而输出至控制电路150。而且，各写入驱动器与读取偏压电路170经由内部数据总线DI而连接于控制电路150，各写入驱动器与读取偏压电路170经由内部数据总线DI而接收写入数据。
接着，对本发明的第1实施例的电阻式存储器的三维阵列结构进行说明。图3A示出本实施例的三维结构的存储器阵列的一部分的电路图，图3B示出其X2-X2线的概略剖面图。
如图3A所示，字线WL1～WL2与位线BL1～BL8彼此平行地延伸，源极线SL1～SL2在与其正交的方向上延伸。字线WL1连接于晶体管Q1及Q3的栅极，字线WL2连接于晶体管Q2及Q4的栅极。本实施例中，四个可变电阻元件系共同连接于一个晶体管。连接于晶体管Q1的可变电阻元件RE1～RE4的其中一个电极共同连接于晶体管Q1的其中一个电极，可变电阻元件RE1～RE4的另一个电极分别连接于位线BL1～BL4。连接于晶体管Q3的四个可变电阻元件也同样地构成。
相似于晶体管Q1与连接于晶体管Q1的可变电阻组件RE1～RE4配置，连接于晶体管Q2的四个可变电阻元件的其中一个电极共同连接于晶体管Q2的其中一个电极，连接于晶体管Q2的四个可变电阻元件的另一个电极分别连接于位线BL5～BL8。连接于晶体管Q4的四个可变电阻元件也同样地构成。而且，晶体管Q1与晶体管Q2的另一个电极共同地连接，其连接节点连接于源极线SL1，晶体管Q3与晶体管Q4的另一个电极共同地连接，其连接节点连接于源极线SL2。
本发明的存储器阵列结构例如是在硅基板上利用多层配线结构而构成。如图3B所示，在硅基板上的P型的阱W内，形成用以作为晶体管的源极/漏极电极的n型扩散区域。连接于晶体管的栅极的字线WL1～WL2例如是由多晶硅层形成。共同连接于一个晶体管的四个可变电阻元件是利用五层的金属配线沿垂直方向层叠于硅基板上。
在形成字线WL1～WL2的多晶硅层上形成层间绝缘膜，在其上形成第一层的金属配线。第一层的金属配线构成源极线SL2及中继金属IM1，晶体管Q3及Q4的共用的n型扩散区域经由形成于层间绝缘膜的对基板的接点CT11而电性连接于源极线SL2。另一方面，晶体管Q3及Q4个别的另一n型扩散区域则经由形成于层间绝缘膜的对基板的接点CT12而电性连接于对应的中继金属IM1。
在第一层的金属配线上形成层间绝缘膜，在层间绝缘膜上形成第二层的金属配线。第二层的金属配线构成位线BL1及中继金属IM2。此处应注意的是，中继金属IM2与中继金属IM1具有相同形状，并形成于中继金属IM1上方与其部分错开的位置，位线BL1形成在中继金属IM1上。在中继金属IM1与中继金属IM2之间的层间绝缘膜内，形成有接点V11。在中继金属IM1与位线BL1之间的层间绝缘膜内，形成有可变电阻元件RE1及接点V12。可变电阻元件例如包括氧化铪等过渡金属氧化物(TMO：transition metal oxide)。
在第二层的金属配线上形成层间绝缘膜，在层间绝缘膜上形成第三层的金属配线。第三层的金属配线构成位线BL2及中继金属IM3，中继金属IM3与中继金属IM1具有相同形状，并形成于对应中继金属IM1上方的位置，位线BL2形成在中继金属IM2上。在中继金属IM2与中继金属IM3之间的层间绝缘膜内，形成有接点V21。在中继金属IM2与位线BL2之间的层间绝缘膜内，形成有可变电阻元件RE2及接点V22。
之后，类似地，第四层的金属配线构成位线BL3及中继金属IM4，第五层的金属配线构成位线BL4。如此，对一个晶体管来说，形成从半导体基板的表面沿垂直方向堆叠的四个可变电阻元件RE1～RE4。例如，在进行可变电阻元件RE3的读取的情况下，经由字线WL1使晶体管Q3接通，对位线BL3施加读取电压，对源极线SL2施加GND。若可变电阻元件RE3为高电阻状态，则少许的电流从位线BL3流动至源极线SL2，若可变电阻元件RE3为低电阻状态，则大的电流从位线BL3流动至源极线SL2。后续将说明读取或写入的详细动作。
根据本实施例，可将多个可变电阻元件沿垂直方向层叠在半导体基板表面，且使经层叠的多个可变电阻元件共用一个晶体管，所以可实现存储器阵列的高集成化、高密度化。
另外，在上述实施例中，示出了将四个可变电阻元件共同地连接于一个晶体管的示例，但本发明不限于此，例如，可将两个或三个可变电阻元件共同地连接于一个晶体管，也可共同地连接五个以上可变电阻元件。此时，根据所层叠的可变电阻元件的数量，所层叠的金属配线的数量也变化。
接着，对本发明的第2实施例的存储器阵列的构成进行说明。图4示出第2实施例的存储器阵列的构成，此处，示出了八个晶体管及与其连接的32个可变电阻元件。本实施例与第1实施例的不同点在于：位线与源极线平行，字线在与其正交的方向上延伸。此种构成中，因位线与源极线平行，所以与第1实施例相比，布局更容易。在第2实施例中，也对一个晶体管连接四个可变电阻元件，并且四个可变电阻元件利用五层的金属配线从半导体基板的表面起沿垂直方向层叠。
接着，对第1实施例的存储器阵列构成的动作进行说明。图5表示在第1实施例的存储器阵列中，从位线侧进行读取时的偏压。对选择字线WL1施加读取电压VWLREAD，使得连接于选择字线WL1的晶体管成为导通状态。对非选择字线WL2施加0V，使得连接于非选择字线WL2的晶体管成为非导通状态。对连接于选定的晶体管的选定的可变电阻元件的位线BL1施加读取电压VBLREAD，对共同连接于选定的晶体管的其它非选定的可变电阻元件的位线BL2～BL4施加禁止电压INHIBIT。在对二极管进行集成的情况下，经由二极管而施加禁止电压INHIBIT以抑制潜行电流。对选择源极线SL3施加0V。连接于非选定的晶体管的非选定的可变电阻元件的位线BL5～BL8被施加0V或被设为浮动(floating)状态F，非选择源极线SL1～SL2及SL4被设为浮动状态F或被施加电压VBLREAD。
此处，施加至连接于选定的晶体管的其余三个非选定的可变电阻元件的位线BL2～BL4的禁止电压INHIBIT为低于读取电压VBLREAD且高于施加至源极线的0V大的中间电压。由此，不会从非选择位线BL2～BL4对非选定的三个可变电阻元件施加读取所需的偏压。此外，当选定的可变电阻元件为低电阻状态时，从选定的可变电阻元件向非选定的可变电阻元件施加大的偏压或在非选定的可变电阻元件为低电阻状态时，确保电流不流向其中。
如此，从位线侧对选定的可变电阻元件施加读取电压VBLREAD，感测放大器160读出与选定的可变电阻元件的高电阻状态或低电阻状态相应的电压或电流。
图6表示在第1实施例的存储器阵列中自源极线侧进行读取时的偏压。对选择字线WL1施加读取电压VWLREAD，对非选择字线WL2施加0V。对连接于选定的晶体管的选定的可变电阻元件的位线BL1施加0V，对共同连接于选定的晶体管的其它非选定的可变电阻元件的位线BL2～BL4施加禁止电压INHIBIT。在对二极管进行集成的情况下，经由二极管而施加禁止电压INHIBIT以抑制潜行电流。对选择源极线SL3施加读取电压VSLREAD。连接于非选定的晶体管的非选定的可变电阻元件的位线BL5～BL8被施加0V或被设为浮动状态F，对非选择源极线SL1～SL2及SL4施加0V。
如此，感测放大器160读出与选定的可变电阻元件的高电阻状态或低电阻状态相应的电压或电流。
接着，将在第1实施例的存储器阵列中进行SET写入时的偏压示于图7。对选择字线WL1施加写入电压VWLSET，使得连接于选择字线WL1的晶体管成为导通状态。对非选择字线WL2施加0V，使得连接于非选择字线WL2的晶体管成为非导通状态。对连接于选定的晶体管的选定的可变电阻元件的位线BL1施加写入电压VBLSET，共同连接于选定的晶体管的其它非选定的可变电阻元件的位线BL2～BL4被设为浮动状态F或被施加写入禁止电压INHIBIT。对选择源极线SL3施加0V。连接于非选定的晶体管的非选定的可变电阻元件的位线BL5～BL8被设为浮动状态F或被施加0V，非选择源极线SL1～SL2及SL4被施加电压VBLSET或被设为浮动状态F。
在本实施例中，共同地连接于选定的晶体管的非选定的可变电阻元件的位线BL2～BL4被设为浮动状态F或被施加禁止电压INHIBIT，藉此，不对非选定的可变电阻元件施加SET写入偏压，仅对选定的可变电阻元件施加SET写入偏压，选定的可变电阻元件成为低电阻状态。同时，由于禁止电压INHIBIT为低于写入电压VBLSET且高于0V的中间电压。因此，可抑制非选定的可变电阻元件受到施加SET写入偏压影响。
接着，将在第1实施例的存储器阵列中进行RESET写入时的偏压示于图8。对选择字线WL1施加写入电压VWLRESET，使得连接于选择字线WL1的晶体管成为导通状态。对非选择字线WL2施加0V，使得连接于非选择字线WL2的晶体管成为非导通状态。对连接于选定的晶体管的选定的可变电阻元件的位线BL1施加0V，共同连接于选定的晶体管的其它非选定的可变电阻元件的位线BL2～BL4被设为浮动状态F或被施加禁止电压INHIBIT。对选定的源极线SL3施加写入电压VSLRESET。连接于非选定的晶体管的非选定的可变电阻元件的位线BL5～BL8被设为浮动状态F或被施加0V，对非选定的源极线SL1～SL2及SL4被施加0V。
在本实施例中，共同地连接于选定的晶体管的非选定的可变电阻元件的位线BL2～BL4被设为浮动状态F或被施加禁止电压INHIBIT，藉此，不对非选定的可变电阻元件施加RESET写入偏压，仅对选定的可变电阻元件施加RESET写入偏压，选定的可变电阻元件成为高电阻状态。同时，由于禁止电压INHIBIT为低于写入电压VSLRESET且高于0V的中间电压。因此，可抑制非选定的可变电阻元件受到施加RESET写入偏压影响。
在第1实施例中，为了防止对共同连接于选定的晶体管的其它非选定的可变电阻元件的干扰，对非选定的位线施加了禁止电压INHIBIT，但随着存储器阵列的高集成化发展，偏置电压的控制可能不足以防止干扰。因此，在另一实施例中，可通过对所有的可变电阻元件集成二极管SEL，以防止不期望的电流流向非选定的可变电阻元件。
如图9A所示，二极管SEL例如是在形成于层间绝缘膜的下部电极的通孔(viahole)内形成可变电阻元件RE时同时形成。详细而言，可在通孔内，依序形成可变电阻元件RE的第一电极、可变电阻元件RE的过渡金属氧化物、可变电阻元件RE的第二电极、二极管SEL、以及金属插塞(plug)。其中，二极管SEL例如包括p型半导体层及n型半导体层的层叠。如此，位线与中继金属经由通孔内的可变电阻元件RE、二极管SEL及金属插塞而电性连接。在一实施例中，也可在可变电阻元件的第二电极两侧或同时在第一电极及第二电极两侧形成二极管SEL。
图9B是表示二极管SEL的I-V特性的图。如图所示，二极管SEL具有在正向偏压大于一阈值时正向流动电流，而且，在反向偏压大于一阈值时反向流动电流的特性。因此，通过对非选定的可变电阻元件的位线施加使二极管SEL流动正向/反向电流的阈值电压以下的禁止电压，可更有效地抑制读取或写入时的干扰或潜行电流。
接着，对本发明的第2实施例的电阻式存储器的动作进行说明。图10示出自位线侧的读取动作时的偏压，图11示出自源极侧的读取动作时的偏压，图12示出SET写入动作时的偏压，图13示出RESET写入动作时的偏压。此外，在第2实施例中，以可将二极管与可变电阻元件同时集成，以更有效地抑制读取及写入时对非选定的可变电阻元件的干扰。
接着，参照图14A～图14J对本发明的第1实施例的电阻式存储器的制造步骤进行说明。图14A是在基板上形成了八个晶体管时的平面图。在半导体基板的P阱内形成n型扩散区域AA，并以与其对准的方式，经由栅极氧化膜在列方向上形成包括导电性多晶硅的字线WL。在基板上全面性地形成层间绝缘膜，并在层间绝缘膜中形成用以露出n型扩散区域AA的接触孔CS。
接着，如图14B所示，在层间绝缘膜上形成第一层的金属配线M1(图中以实线表示)。第一层的金属配线M1包括：在行方向上延伸且经由接触孔CS而电性连接于两字线间的n型扩散区域(源极)的源极线SL、以及在列方向上与源极线SL间隔并在列方向上延伸一定长度且经由接触孔CS而电性连接于两字线外侧的n型扩散区域(漏极)的矩形中继金属IM1。源极线SL及中继金属IM1可直接电性连接于n型扩散区域，也可在接触孔内经由阻障金属(barrier metal)等而电性连接于n型扩散区域。
接着，如图14C所示，在基板上全面性地形成层间绝缘膜，并在层间绝缘膜中形成露出中继金属IM1的两个通孔。在其中一个通孔内埋入用以与第二层的金属配线M2电性连接的金属插塞进而形成通孔V11。在一实施例中，在另一个通孔内埋入可变电阻元件RE1及通孔V12。在将二极管与可变电阻元件RE1同时集成的实施例中，在另一个通孔内的依序埋入可变电阻元件RE1、二极管及通孔V12。其中，二极管例如可通过在可变电阻元件RE1上层叠p型多晶硅层与n型多晶硅层而形成。
接着，如图14D所示，形成第二层的金属配线M2(图中以实线表示)。第二层的金属配线M2包括：在中继金属IM1上沿行方向延伸的位线BL1、以及在列方向上与位线BL1间隔并在列方向上延伸一定长度的中继金属IM2。位线BL1经由通孔V12而电性连接于可变电阻元件RE1。中继金属IM2经由通孔V11而电性连接于中继金属IM1，其与中继金属IM1为同形状，但在列方向上自中继金属IM1错开少许。
接着，如图14E所示，在基板上全面性地形成层间绝缘膜，并在层间绝缘膜中形成露出中继金属IM2的两个通孔。在其中一个通孔内埋入用以与第三层的金属配线M3电性连接的金属插塞进而形成通孔V21。在一实施例中，在另一个通孔内埋入可变电阻元件RE2及通孔V22。在将二极管与可变电阻元件RE2同时集成的实施例中，在另一个通孔内依序埋入可变电阻元件RE2、二极管及通孔V22。特别说明的是，可变电阻元件RE2例如是配置在列方向上将可变电阻元件RE1以通孔V21为中心反转的180度的位置(在行方向上线对称的位置)。
接着，如图14F所示，形成具有与第一层的金属配线M1同样配线图案的第三层的金属配线M3(图中以实线表示)，由金属配线M3构成中继金属IM3及位线BL2。位线BL2经由通孔V22而电性连接于可变电阻元件RE2，中继金属IM3经由通孔V21而电性连接于中继金属IM2。并且，如图14G所示，在中继金属IM3上形成可变电阻元件RE3及通孔V32，并形成通孔V31。
接着，如图14H所示，形成具有与第二层的金属配线M2同样配线图案的第四层的金属配线M4(图中以实线表示)，由金属配线M4构成中继金属IM4及位线BL3。位线BL3经由通孔V32而电性连接于可变电阻元件RE3，中继金属IM4经由通孔V31而电性连接于中继金属IM3。并且，如图14I所示，在中继金属IM4上形成可变电阻元件RE4及通孔V42。
接着，如图14J所示，形成第五层的金属配线M5(图中以实线表示)。由金属配线M5形成位线BL4。位线BL4经由通孔V42而电性连接于可变电阻元件RE4。如此，通过五层的多层金属配线而形成包含八个晶体管及32个可变电阻元件的第1实施例的电阻式存储器。
上述实施例中示出了在中继金属上的通孔内形成可变电阻元件的示例，但不限于此。在其他实施例中，也可在中继金属上先通过图案化的方式形成可变电阻元件，之后，再于可变电阻元件上形成与其电性连接的通孔。此时，可变电阻元件的大小不受通孔的大小的限制。同样地，针对二极管，也可通过图案化的方式形成二极管，之后，再于二极管上形成与其电性连接的通孔。
图15A～图15G示出本发明第2实施例的电阻式存储器的制造步骤。图15A是形成了两个晶体管时的平面图。在半导体基板的P型阱W内形成n型扩散区域AA，并以与其对准的方式经由栅极氧化膜沿行方向形成包含导电性多晶硅的字线WL。接者在基板上全面性地形成层间绝缘膜，并在层间绝缘膜中形成用以露出n型扩散区域AA的接触孔CS。
图15B是第一层的金属配线M1的平面图。第一层的金属配线M1包括：在列方向上延伸并具有一突出于行方向的突出部的源极线SL、以及在行方向上与源极线SL间隔并在列方向延伸一定长度的矩形中继金属IM1。源极线SL的突出部经由接触孔CS而电性连接于相邻二字线间的两个n型扩散区域(源极)，中继金属IM1经由接触孔CS而电性连接于相邻二字线外侧的n型扩散区域(漏极)。而且，在中继金属IM1上形成可变电阻元件RE1、通孔V12及通孔V11。
图15C是第二层的金属配线M2的平面图。第二层的金属配线M2包括：在行方向上延伸的位线BL1、以及在列方向上与位线BL1间隔并在列方向上延伸一定长度的中继金属IM2。位线BL1经由通孔V12而电性连接于可变电阻元件RE1。中继金属IM2经由通孔V11而电性连接于中继金属IM1，其与中继金属IM1为同形状，但在列方向上与中继金属IM1错开少许。并且，在中继金属IM2上形成可变电阻元件RE2、通孔V22及通孔V21。
图15D是第三层的金属配线M3的平面图。第三层的金属配线M3包括：在行方向上延伸的位线BL2、以及在列方向上与位线BL2间隔并在列方向上延伸一定长度的中继金属IM3。位线BL2经由通孔V22而电性连接于可变电阻元件RE2。中继金属IM3经由通孔V21而电性连接于中继金属IM2。并且，在中继金属IM3上形成可变电阻元件RE3、通孔V32及通孔V31。中继金属IM3、可变电阻元件RE3、通孔V32及通孔V31大致与中继金属IM1、可变电阻元件RE1及通孔V12及通孔V11配置的位置相符。
图15E是第四层的金属配线M4的平面图。第四层的金属配线M4与第二层的金属配线M2具有相同图案，其包括：位线BL3以及中继金属IM4。位线BL3经由通孔V32而电性连接于可变电阻元件RE3。并且，在中继金属IM4上形成可变电阻元件RE4及通孔V42。
图15F是第五层的金属配线M5的平面图。第五层金属配线M5形成位线BL4，并通过通孔V42而电性连接于可变电阻元件RE4。如此，通过五层的多层金属配线而形成包括两个晶体管及八个可变电阻元件的第2实施例的电阻式存储器。
在一些实施例中，理想的是在实现存储器阵列的高集成化的基础上，尽可能减小晶体管的栅极宽度，但另一方面，为了进行向可变电阻元件的写入，需要对可变电阻元件施加一定以上的电流。因此，也可如图15G的示例，与利用设计规则可制造的最小的栅极宽度相比，将晶体管的栅极宽度加大。换言之，因存储器单元的大小受到配线的限制，所以将更合适的值设定为存取晶体管的栅极宽度。
以上对本发明的优选的实施方式进行了详述，但本发明并不限于此，本领域人员可在权利要求所记载的本发明的范围内进行各种变形或变更。

Claims (9)

1.一种电阻式存储器，用于在可逆性且非易失性的可变电阻元件中存储数据，其中所述电阻式存储器包括：
多个晶体管，形成在基板表面；以及
多个可变电阻元件，沿垂直方向层叠在所述基板表面上，各所述多个可变电阻元件的其中一个电极共同地电性连接于一个晶体管的其中一个电极，
其中各所述多个可变电阻元件的另一个电极电性连接位线，各所述多个晶体管的另一个电极电性连接源极线，在列方向上的晶体管的各栅极共同地连接字线。
2.根据权利要求1所述的电阻式存储器，其中各所述多个可变电阻元件与分别连接一对应的二极管。
3.根据权利要求2所述的电阻式存储器，其中所述二极管在被施加正向偏压时流动正向的电流，在被施加反向偏压时流动反向的电流。
4.根据权利要求1至3中任一项所述的电阻式存储器，其中所述多个可变电阻元件分别被形成在多层配线结构的各层的配线上。
5.根据权利要求1所述的电阻式存储器，其中所述多个可变电阻元件被形成在各层中互不相同的位置。
6.根据权利要求2或3所述的电阻式存储器，其中可变电阻元件以及二极管被层叠在通孔接点内。
7.根据权利要求1至3中任一项所述的电阻式存储器，其中可变电阻元件包括过渡金属氧化物。
8.根据权利要求1所述的电阻式存储器，其中所述多个位线与所述多个源极线在存储器阵列上平行。
9.根据权利要求1所述的电阻式存储器，其中所述多个位线与所述多个源极线在存储器阵列上正交。
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