KR101748884B1 - 3차원 구조의 비휘발성 메모리 소자 및 그 동작 방법 - Google Patents

3차원 구조의 비휘발성 메모리 소자 및 그 동작 방법 Download PDF

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Abstract

3차원 구조의 비휘발성 메모리 소자 및 그 동작 방법이 개시된다. 상기 3차원 구조의 비휘발성 메모리 소자의 동작 방법은 채널 및 절연막이 순차적으로 적층되어 형성된 3차원 구조의 비휘발성 메모리 소자에 있어서, 하나의 메모리 블록을 다수의 논리적인 서브 메모리 블록으로 나누는 단계; 및 상기 다수의 논리적인 서브 메모리 블록을 단위로 프로그램 혹은 소거동작을 수행하는 단계를 포함하고, 논리적 서브 메모리 블록은, 메모리 블록에 접속된 다수의 워드라인을 적어도 하나 이상의 그룹으로 나누고, 각각의 워드라인 그룹에 접속된 각 층의 메모리 페이지들 중 어느 하나 또는 모두를 하나의 서브 메모리 블록 단위로 하며, 논리적 서브 메모리 블록의 소거 동작은, 소거할 서브 메모리 블록에 접속된 드레인 선택라인들에 컨트롤 바이어스를 인가하는 단계; 소거할 서브 메모리 블록에 접속된 비트라인 또는 공통 소스라인에 소거 바이어스를 인가하는 단계; 및 소거할 서브 메모리 블록에 접속된 워드라인에 그라운드 바이어스를 인가하고, 나머지 워드 라인은 플로팅 시키는 단계를 포함한다.

Description

3차원 구조의 비휘발성 메모리 소자 및 그 동작 방법{Three dimensional non-volatile memory device and the operating method thereof}
본 발명은 3차원 구조의 비휘발성 메모리 소자 및 그 동작 방법에 관한 것으로, 보다 상세하게는 블록 단위의 소거동작을 수행하는 낸드형 비휘발성 메모리 소자에서 소거 동작에 참여하는 메모리 셀의 개수를 줄임으로써 소거효율을 향상시킬 수 있고, 소비전력을 절감할 수 있는 3차원 구조의 비휘발성 메모리 소자 및 그 동작 방법에 관한 것이다.
종래의 단층으로 제작되는 비휘발성 메모리 소자의 저장 능력은 공정능력의 개선으로 매년 크게 증가하고 있다. 그러나, 이러한 공정능력이 한계에 부딪히면서 메모리 소자의 저장 능력, 즉 저장 밀도를 향상시키기 위한 새로운 방법들이 연구되고 있다. 그 중에서, 3차원 구조를 가지는 메모리 소자에 대한 연구가 활발히 진행되고 있다. 이러한, 3차원 구조의 메모리 소자는 비트 성장(bit growth)을 적층 수로 키우기 때문에 노광 장치의 성능에 크게 영향을 받지 않는다. 결국, 메모리 셀의 밀도를 크게 증가시킴으로서 메모리 소자의 저장 능력을 키울 수 있다.
그러나, 메모리 소자의 메모리 셀의 밀도가 증가하면 할수록 하나의 물리적 블록 단위로 소거동작을 수행하는 비휘발성 메모리 소자에 있어서는, 제어해야 하는 하나의 물리적 블록단위가 커지는 문제점이 발생하게 된다.
즉, 3차원 비휘발성 메모리의 1개 층이 N개의 페이지로 구성되고 L층으로 적층을 할 경우, 제어해야 할 페이지 수는 (N x L)개가 되고, 적층수가 증가하거나 하나의 메모리 셀을 MLC(Multi Level Cell)로 구현할 경우 그 수는 더욱 증가하게 된다.
결국, 하나의 물리적 메모리 블록에 포함되는 페이지 수가 증가할수록 한꺼번에 많은 셀들을 동작시켜야 하므로 소비전력이 크게 증가하는 문제점이 발생한다. 또한, 일반적으로 메모리 컨트롤러가 제어할 수 있는 메모리 페이지의 개수가 제한되어 있으므로 새로운 적층수를 가지는 3차원 비휘발성 메모리가 제작될 경우 메모리 컨트롤러도 동시에 수정되어야 한다.
특히, 물리적인 메모리 블록 단위로 소거 동작을 하는 낸드형 비휘발성 메모리의 특성상, 하나의 물리적 메모리 블록의 크기가 큰 3차원 비휘발성 메모리에서는 저장되는 파일의 용량이 작을 경우에도 하나의 블록 전체에 대하여 소거동작을 수행하기 때문에 소거 동작의 효율이 저하되는 문제가 있었다.
따라서, 본 발명이 해결하고자 하는 과제는 적층수가 증가함에 따라 물리적인 메모리 블록의 크기가 증가하게 되어도 컨트롤러의 수정이 필요 없는 3차원 구조의 비휘발성 메모리 소자 및 그 동작 방법을 제공하는 데에 있다.
또한, 본 발명이 해결하고자 하는 과제는 물리적 블록의 크기가 증가하게 되어도 한번의 소거 동작시 구동해야 하는 페이지 개수는 증가하지 않아, 물리적인 메모리 블록을 동작시키는 데에 있어서 소비되는 전력을 감소시킬 수 있는 3차원 구조의 비휘발성 메모리 소자 및 동작 방법을 제공하는 데에 있다.
또한, 본 발명이 해결하고자 하는 과제는 소거동작의 비효율성을 개선할 수 있는 3차원 구조의 비휘발성 메모리 소자 및 그 동작 방법을 제공하는 데에 있다.
본 발명의 실시예에 따른 3차원 비휘발성 메모리 동작 방법은 채널 및 절연막이 순차적으로 적층되어 형성된 3차원 구조의 비휘발성 메모리 소자에 있어서 비휘발성 메모리 소자의 동작 방법으로서, 상기 방법은, 하나의 메모리 블록을 다수의 논리적 서브 메모리 블록으로 나누는 단계; 및 상기 다수의 논리적 서브 메모리 블록을 단위로 프로그램 혹은 소거동작을 수행하는 단계를 포함하고, 상기 논리적 서브 메모리 블록은, 상기 메모리 블록에 접속된 다수의 워드라인을 적어도 하나 이상의 그룹으로 나누고, 각각의 워드라인 그룹에 접속된 각 층의 메모리 페이지들 중 어느 하나 또는 모두를 하나의 서브 메모리 블록 단위로 하며, 상기 논리적 서브 메모리 블록의 소거 동작은, 소거할 서브 메모리 블록에 접속된 드레인 선택라인들에 컨트롤 바이어스를 인가하는 단계; 소거할 서브 메모리 블록에 접속된 비트라인 또는 공통 소스라인에 소거 바이어스를 인가하는 단계; 및 소거할 서브 메모리 블록에 접속된 워드라인에 그라운드 바이어스를 인가하고, 나머지 워드 라인은 플로팅 시키는 단계;를 적어도 포함한다.
발명의 실시예에 따른 3차원 구조의 비휘발성 메모리 소자는 채널 및 절연막이 순차적으로 적층된 적어도 하나의 메모리 블록을 포함하고, 각각의 메모리 블록이 적어도 하나의 논리적 서브 메모리 블록을 포함하는 메모리 셀 어레이; 상기 메모리 블록에 컨트롤 바이어스를 인가하기 위한 다수의 제어 라인들; 어드레스 신호에 기초하여 프로그램 또는 소거 동작을 수행할 논리적 서브 메모리 블록을 선택하는 디코더 블록; 상기 논리적 서브 메모리 블록을 단위로 프로그램 동작 또는 소거 동작을 수행하기 위한 제어신호를 출력하는 컨트롤 블록; 및 상기 제어신호를 수신하여 다수의 컨트롤 바이어스를 생성하여 상기 다수의 제어라인을 통하여 공급하는 전압생성 블록을 포함하고, 상기 논리적 서브 메모리 블록은, 상기 메모리 블록에 접속된 다수의 워드라인을 적어도 하나 이상의 그룹으로 나누고, 각각의 워드라인 그룹에 접속된 각층의 메모리 페이지들 중 어느 하나 또는 모두를 하나의 서브 메모리 블록 단위로 하며, 상기 제어 라인들은 다수의 비트라인, 다수의 드레인 선택라인, 다수의 워드라인, 소스 선택라인, 및 공통 소스라인을 포함하고, 상기 논리적 서브 메모리 블록의 소거 동작을 수행할 때, 상기 컨트롤 블록은, 소거할 서브 메모리 블록에 접속된 드레인 선택라인들에 컨트롤 바이어스를 인가하고, 소거할 서브 메모리 블록에 접속된 비트라인 또는 공통 소스라인에 소거 바이어스를 인가하고, 소거할 서브 메모리 블록에 접속된 워드라인에 그라운드 바이어스를 인가하고, 나머지 워드 라인은 플로팅 시키고, 상기 비트라인에 소거 바이어스를 인가할 경우 소스 선택라인 및 공통 소스 라인을 플로팅시키고, 상기 공통 소스라인에 소거 바이어스를 인가할 경우 드레인 선택라인 및 비트라인을 플로팅시킨다.
본 발명에 따른 3차원 구조의 비휘발성 메모리 소자 및 그 동작 방법은 적층수가 증가함에 따라 물리적인 메모리 블록의 크기가 증가하게 되어도 컨트롤러의 수정이 필요 없는 효과가 있다.
또한, 본 발명에 따른 3차원 구조의 비휘발성 메모리 소자 및 그 동작 방법은 적층수에 비례하여 증가하게 되는 물리적인 메모리 블록을 동작시키는 데에 있어서의 소비 전력을 감소시킬 수 있는 효과가 있다.
또한, 본 발명에 따른 3차원 구조의 비휘발성 메모리 소자 및 그 동작 방법은 적층수에 비례하여 증가하게 되는 물리적인 메모리 블록의 소거 동작의 비효율성을 개선할 수 있는 효과가 있다.
본 발명의 상세한 설명에서 인용되는 도면을 보다 충분히 이해하기 위하여 각 도면의 간단한 설명이 제공된다.
도 1은 본 발명에 따른 3차원 구조의 비휘발성 메모리 소자를 나타내는 블록도이다.
도 2는 도 1에 도시된 수평채널을 갖는 3차원 구조의 메모리 블록을 나타내는 도면이다.
도 3은 도 2에 도시된 수평채널을 갖는 하나의 3차원 구조의 메모리 블록의 등가 회로를 나타내는 도면이다.
도 4는 도 3에 도시된 수평채널을 갖는 메모리 블록을 본 발명의 실시예에 따른 논리적 수평 서브 메모리 블록으로 나눈 도면이다.
도 5 내지 도 7은 도 4에 도시된 논리적 수평 서브 메모리 블록을 기초로 한 프로그램 동작을 설명하기 위한 도면이다.
도 8 내지 도 10은 도 4에 도시된 논리적 수평 서브 메모리 블록을 기초로 한 소거 동작을 설명하기 위한 도면이다.
도 11은 도 3에 도시된 수평채널을 갖는 하나의 메모리 블록을 본 발명의 실시예에 따른 논리적 수직 서브 메모리 블록으로 나눈 도면이다.
도 12와 도 13은 도 11에 도시된 논리적 수직 서브 메모리 블록을 기초로 한 프로그램 동작을 설명하기 위한 도면이다.
도 14는 도 11에 도시된 논리적 수직 서브 메모리 블록 내에서의 프로그램 동작 순서의 다양한 실시예를 나타내는 도면이다.
도 15는 도 11에 도시된 논리적 수직 서브 메모리 블록을 기초로 한 소거 동작을 설명하기 위한 도면이다.
도 16은 도 11에 도시된 논리적 수직 서브 메모리 블록을 기초로 한 소거 동작의 다른 실시예를 설명하기 위한 도면이다.
본 발명과 본 발명의 동작상의 이점 및 본 발명의 실시에 의하여 달성되는 목적을 충분히 이해하기 위해서는 본 발명의 바람직한 실시예를 예시하는 첨부 도면 및 첨부 도면에 기재된 내용을 참조하여야만 한다.
이하, 첨부한 도면을 참조하여 본 발명의 바람직한 실시예를 설명함으로써, 본 발명을 상세히 설명한다. 각 도면에 제시된 동일한 참조부호는 동일한 부재를 나타낸다.
도 1은 본 발명의 실시예에 따른 3차원 구조의 비휘발성 메모리 소자를 나타내는 블록도이다. 도 1을 참조하면, 본 발명에 따른 3차원 구조의 비휘발성 메모리 소자는 메모리 셀 어레이(10), 디코더 블록(20), 전압생성 블록(30), 제어블록(40), 페이지 버퍼(50), 및 입출력 버퍼(60)를 포함한다.
상기 메모리 셀 어레이(10)는 다수의 메모리 블록(100, 200, 및 300)을 포함한다. 상기 다수의 메모리 블록(100, 200, 및 300)은 채널이 기판에 수평 방향으로 형성되어 다수의 메모리 셀을 형성하는 수평채널을 갖는 메모리 블록이다.
상기 다수의 메모리 블록(100, 200, 및 300) 각각은 다수의 논리적으로 설정된 서브 메모리 블록을 포함한다.
상기 서브 메모리 블록은 논리적 수평 서브 메모리 블록 또는 논리적 수직 서브 메모리 블록일 수 있다.
상기 디코더 블록(20)은 외부에 접속된 메모리 컨트롤러(미도시)로부터 입력되는 어드레스 신호(ADDR)에 기초하여 상기 메모리 셀 어레이(10)의 어느 하나의 메모리 블록(100, 200, 또는 300)을 선택하고, 선택된 메모리 블록(100, 200, 또는 300)의 논리적인 서브 메모리 블록을 선택한다. 상기 어드레스 신호(ADDR)는 블록 어드레스 및 서브블록 어드레스를 포함한다.
상기 디코더 블록(20)는 블록 디코더(21) 및 서브블록 디코더(22)를 포함한다.
상기 블록 디코더(21)는 블록 어드레스에 기초하여 다수의 메모리 블록(100, 200, 및 300) 중에서 어느 하나를 선택한다.
상기 서브블록 디코더(22)는 서브블록 어드레스에 기초하여 상기 선택된 메모리 블록(100, 200, 또는 300)에 포함된 논리적 서브 메모리 블록 중에서 어느 하나를 선택한다.
상기 블록 디코더(21)는 드레인 선택라인(DSL) 및 소스 선택라인(SSL)을 블록 단위로 디코딩하는 제1 디코더(21-1) 및 워드라인을 블록 단위로 디코딩하는 제2 디코더(21-2)를 포함한다.
상기 서브블록 디코더(22)는 상기 드레인 선택라인(DSL) 및 소스 선택라인(SSL)을 논리적 서브블록 단위로 디코딩하는 제3디코더(22-1) 및 워드라인을 논리적 서브블록 단위로 디코딩하는 제4디코더(22-2)를 포함한다.
상기 전압 생성부(30)는 상기 컨트롤 블록(40)으로부터 수신된 제어신호에 기초하여 다수의 컨트롤 바이어스를 생성하여 디코더 블록(20)에 의하여 선택된 서브 메모리 블록으로 다수의 제어라인(W/L, B/L, DSL, SSL, 및 CSL)을 통하여 인가한다.
상기 컨트롤 블록(40)은 상기 입출력버퍼(60)를 통하여 수신된 어드레스(ADDR) 및 커맨드(CMD)를 수신하여 상기 디코더 블록(20) 및 전압 생성부(30)를 제어하기 위한 제어신호를 발생하여 출력한다.
상기 페이지 버퍼(50)는 상기 메모리 셀 어레이(10)에 접속된 비트라인(B/L)을 통하여 선택된 서브 메모리 블록으로 데이터를 프로그램하거나 프로그램된 데이터를 소거하기 위한 컨트롤 바이어스를 상기 논리적 서브 메모리 블록으로 출력한다.
또한, 상기 페이지 버퍼(50)는 리드 동작 시 상기 논리적 서브 메모리 블록으로부터 리드된 데이터를 상기 비트라인(B/L)을 통하여 감지하여 입출력버퍼(60)로 출력한다.
상기 입출력 버퍼(60)는 상기 페이지 버퍼(50)로부터 출력된 리드데이터를 외부로 출력하거나, 외부의 메모리 컨트롤러(미도시)로부터 입력되는 어드레스 신호(ADDR) 및 커맨드(CMD)를 상기 컨트롤 블록(40)으로 전달한다.
도 2는 수평 채널을 갖는 3차원 구조의 메모리 셀 어레이를 나타내는 도면이고, 도 3은 도 2에 도시된 하나의 메모리 블록에 대한 등가 회로를 나타내는 도면이다.
도 2를 참조하면, 상기 메모리 셀 어레이(10)는 기판의 수직방향으로 채널 및 절연막이 순차적으로 적층된 3차원 구조로 형성된다. 도 2에서는 설명의 용이함을 위하여 상기 메모리 셀 어레이(10)가 2개 층으로 적층된 구조를 개념적으로 도시한 도면이다.
상기 수평 채널을 갖는 3차원 구조의 메모리 셀 어레이(10)는 채널 및 절연막이 적층된 구조물에 기판이 드러나는 식각공정을 수행하여 트렌치를 형성한 후, 트렌치 내에 ONO/플로팅게이트/채널 옥사이드를 매립하고, 상부에 워드라인(또는 컨트롤 게이트(control gate))을 형성하여 다수의 메모리 셀을 형성하게 된다. 즉, 기판에 대하여 수평 수평방향으로 채널이 형성되는 수평채널 3차원 메모리 셀 어레이를 형성하게 된다.
상기 수평 채널을 갖는 3차원 구조의 메모리 셀 어레이는 통상적인 제작방법으로 형성가능하고, 도 2에 도시된 도면은 셀 어레이의 구조를 설명하기 위하여 개념적으로 도시한 도면이다.
도 3은 도 2에 도시된 수평채널을 갖는 하나의 3차원 구조의 메모리 블록의 등가 회로를 나타내는 도면이다.
도 2와 도 3을 참조하면, 상기 수평 채널을 갖는 하나의 3차원 구조의 메모리 블록은 하나의 층이 m x n(여기서 m, n은 자연수)개의 메모리 셀을 형성하고, 상기 메모리 블록의 하나의 층은 m개의 메모리 스트링(string), 또는 n개의 메모리 페이지(page)를 형성한다.
도 3에 도시된 하나의 메모리 스트링으로 표시된 도면은 한 층에 형성된 m개의 메모리 스트링을 나타내고, 또한 하나의 메모리 셀은 하나의 메모리 페이지를 나타낸다.
상기 메모리 블록(100)은 다수의 제어 라인을 통하여 메모리 셀에 데이터를 프로그램하거나 프로그램되어 있는 데이터를 소거하기 위한 컨트롤 바이어스들이 인가되는 다수의 제어라인이 접속된다.
상기 다수의 제어라인은 워드라인(W/L), 비트라인(B/L), 드레인 선택라인(DSL), 소스 선택라인(SSL), 공통 소스라인(CSL)을 포함한다.
상기 한 층의 메모리 스트링은 m개의 비트 라인에 각각 접속된다. 또한, 각 층의 m번째 메모리 스트링은 m번째 비트라인에 공통으로 접속된다.
한 층의 드레인 선택라인(DSL)은 한 층의 비트라인들과 채널 사이에 형성된 다수의 드레인 선택트랜지스터에 공통으로 접속되고, 층간에는 서로 분리되어 사용된다.
즉, 하나의 층에 형성된 드레인 선택 트랜지스터들은 하나의 드레인 선택라인(DSL)에 연결되고, 각각의 드레인 선택라인(DSL)은 각 층의 드레인 선택 트랜지스터들에 연결된다.
상기 워드라인(W/L)은 다수의 메모리 셀의 컨트롤 게이트에 각각 접속하여 메모리 페이지를 형성하고, 각 층의 동일한 위치에 형성된 메모리 페이지는 워드라인을 공유한다. 즉, n번째 워드라인은 각 층의 n번째 메모리 페이지와 공통으로 접속된다.
상기 소스 선택라인(SSL)은 상기 메모리 스트링의 소스라인에 형성된 다수의 소스 선택 트랜지스터의 게이트 단자에 공통으로 접속된다.
상기 공통 소스라인(CSL)은 상기 각 층의 메모리 스트링의 소스 공통 소스 단자에 공통으로 접속된다.
이하, 본 발명의 상세한 실시예는 도 3에 도시된 등가회로를 이용하여 설명하고자 한다.
도 4는 도 3에 도시된 수평채널을 갖는 메모리 블록을 본 발명의 실시예에 따른 논리적 수평 서브 메모리 블록으로 나눈 도면이다. 도 4를 참조하면, 3차원 구조의 비휘발성 메모리 소자는 사용자의 요구에 따라 메모리 셀 어레이의 정보(예컨대, 메모리 용량, 메모리 페이지 수, 적층수 등)에 기초하여 하나의 메모리 블록을 적어도 하나의 논리적인 서브 메모리 블록으로 설정한다. 도 4에 예시된 메모리 블록은 층별로 논리적 서브 메모리 블록을 설정하는 논리적 수평 서브 메모리 블록으로 나눈 예를 도시하였다.
상기 논리적 수평 서브 메모리 블록은 상기 메모리 블록에 접속된 다수의 워드라인을 적어도 하나 이상의 그룹으로 나누고, 각각의 워드라인 그룹에 접속된 한 층의 메모리 페이지들은 하나의 서브 메모리 블록 단위로 설정된다.
상기 논리적인 서브 메모리 블록의 설정이 완료되면, 본 발명에 따른 비휘발성 메모리 소자는 설정된 수평 서브 메모리 블록을 기초로 하여 메모리 셀에 대한 프로그램 동작, 및 소거 동작을 수행하게 된다.
도 5내지 도 7은 도 4에 도시된 논리적 수평 서브 메모리 블록을 기초로 한 프로그램 동작을 설명하기 위한 도면이다.
도 4와 도 5를 참조하면, 데이터 프로그램 동작이 시작되면 본 발명에 따른 비휘발성 메모리 소자는 도 1에 도시된 디코더 블록(20)에 의하여 프로그램할 수평 서브 메모리 블록(100)을 선택하고, 다수의 제어라인(W/L, B/L, DSL, SSL, 및 CSL)을 통하여 컨트롤 바이어스를 인가하여 선택된 수평 서브 메모리 블록에 대한 프로그램 동작을 시작한다.
좀더 상세히 설명하면, 프로그램 동작이 시작되면, 메모리 소자는 상기 소스 선택라인(SSL)에 오프 바이어스(VOFF)를, 공통 소스라인(CSL)에 그라운드 바이어스(VGND)를 인가한다.
그리고, 프로그램할 수평 서브 메모리 블록(111) 내의 프로그램할 셀이 포함된 메모리 페이지가 포함된 층(110)의 드레인 선택라인(DSL_0)은 턴온(VON) 시켜주고 나머지 층의 드레인 선택라인(DSL_1 ~ DSL_L-1)은 턴오프(VOFF)시킨다.
즉, 비트라인(B/L)과 채널 사이에 위치한 메모리 셀들 중에서 프로그램을 위해 선택된 메모리 셀에 접속된 드레인 선택트랜지스터만 턴온시키고, 프로그램되지 않을 셀과 페이지에 연결된 드레인 선택트랜지스터들은 턴오프시킨다.
또한, 상기 수평 서브 메모리 블록(111) 내의 프로그램을 위하여 선택된 워드라인(WL_0)에 프로그램 바이어스(VPGM)를 인가하고, 나머지 워드라인(WL_1 ~ WL_n-1)은 패스 바이어스(VPASS)를 인가한다.
이때, 상기 프로그램할 페이지에 접속된 다수의 비트라인(BL_0 ~ BL_m-1) 중에서 프로그램할 메모리 셀에 접속된 비트라인에는 그라운드 바이어스(VGND)를 인가하여 데이터를 프로그램하고, 나머지 비트라인들에는 전원 바이어스(VCC)를 인가함으로써 선택되지 않은 비트라인은 프로그램 신호가 인가되지 않도록 하는 인히빗(inhibit) 상태가 되도록 한다.
결국, 일련의 프로그램 동작을 통해서 한 페이지의 메모리 셀들을 순차적으로 프로그램한다. 이런 방식으로 하나의 메모리 페이지에 대한 프로그램 동작이 완료되면 수평 서브 메모리 블록(111) 내의 다른 메모리 페이지를 동일한 방법으로 프로그램한다.
그리고 하나의 수평 서브 메모리 블록(111)의 프로그램 동작이 완료되면, 도 6과 도 7에 도시된 바와 같이, 동일한 층의 다른 수평 서브 메모리 블록(112)에 대한 프로그램 동작을 수행하고, 한 개 층의 메모리 블록(110)의 프로그램이 완료되면 다른 층에 포함된 수평 서브 메모리 블록(113)의 프로그램 동작을 수행하게 된다. 도 6과 도 7에 대한 상세한 프로그램 동작 설명은 도 5를 참조하여 설명한 바와 동일하므로 생략하고자 한다.
도 8 내지 도 10은 도 4에 도시된 논리적 수평 서브 메모리 블록을 기초로 한 소거 동작을 설명하기 위한 도면이다.
도 4와 도 8을 참조하면, 소거 동작이 시작되면 본 발명에 따른 비휘발성 메모리 소자는 도 1에 도시된 디코더 블록(20)을 통하여 소거시킬 서브 메모리 블록(111)을 선택하고 다수의 컨트롤 바이어스를 인가하여 선택된 수평 서브 메모리 블록(111)에 대한 데이터 소거 동작을 수행한다.
좀더 상세히 설명하면, 도 1에 도시된 디코더 블록(20)에 의하여 소거할 수평 서브 메모리 블록(111)이 선택되면 본 발명에 따른 비휘발성 메모리 소자는 소스 선택라인(SSL), 공통 소스라인(CSL)은 플로팅(floating)시키고, 소거할 서브 메모리 블록(111)이 접속된 층(110)의 드레인 선택라인(DSL_0)에 컨트롤 바이어스(VCON)를 인가한다. 이때, 나머지 층의 드레인 선택라인들(DSL_0 ~ DSL_L-1)은 플로팅(floating)시킴으로써 데이터가 소거되는 것을 방지한다.
또한, 상기 본 발명에 따른 비휘발성 메모리 소자는 상기 소거할 수평 서브 메모리 블록(111)에 포함된 다수의 메모리 페이지에 접속된 워드라인들(WL_0 ~ WL_k)에 그라운드 바이어스(VGND)를 인가하고, 나머지 수평 서브 메모리 블록(112)의 워드라인들(WL_k+1 ~ WL_n-1)은 플로팅(floating)시킨다. 그리고, 소거할 수평 서브 메모리 블록(111)에 접속된 각각의 비트라인들(BL_0 ~BL_m-1)에 소거 바이어스(VERS)를 인가함으로 선택된 서브 메모리 블록(111)에 저장된 데이터를 소거하게 된다.
상기 드레인 선택라인(DSL_0)에 인가되는 컨트롤 바이어스(VCON)는 상기 비트라인(BL)을 통하여 인가되는 소거 바이어스(VERS)를 소거할 서브 메모리 블록(111)의 채널로 빠르게 전달하기 위한 바이어스이다.
그런데, 각각의 비트라인을 통하여 공급되는 소거 바이어스(VERS)는 각각의 비트라인이 다른 층의 비트라인과 서로 공유되어 있으므로 소거되지 않을 수평 서브 메모리 블록으로도 공급되게 된다.
그렇지만, 상기 소거할 수평 서브 메모리 블록(111)의 채널에 공급되는 소거 바이어스(VERS)는 드레인 선택라인(DSL_0)을 통하여 입력된 컨트롤 바이어스(VCON)에 의하여 생성된 GIDL(Gate-Induced Drain Leakage) 전류에 의하여 다른 층에 동시에 공급되는 소거 바이어스(VERS)의 이동 속도에 비해 매우 빠른 속도로 소거할 서브 메모리 블록(111)으로 공급되게 된다.
결국, 상기 본 발명에 따른 비휘발성 메모리 소자는 워드라인을 공유하는 다른 층의 소거되지 않을 서브 메모리 블록(123, 125)에 소거 바이어스가 공급되기 전에 소거할 서브 메모리 블록(111)에 저장된 데이터를 소거하는 동작을 마무리하게 된다.
하나의 수평 서브 메모리 블록(111)의 소거 동작이 완료되면, 도 9와 도 10에 도시된 바와 같이, 같은 층의 다른 서브 메모리 블록(112)의 소거 동작을 수행하고, 한 층의 소거동작이 완료되면 다음 층의 수평 서브 메모리 블록(123)의 소거 동작을 수행하게 된다. 도 9과 도 10에 도시된 소거 동작에 대한 상세한 설명은 도 8을 참조하여 설명한 바와 동일 하므로 생략하고자 한다.
도 11은 도 3에 도시된 수평채널을 갖는 하나의 메모리 블록을 본 발명의 실시예에 따른 논리적 수직 서브 메모리 블록으로 나눈 도면이다. 하나의 물리적 메모리 블록(100)은 다수의 수직 서브 메모리 블록들(141 ~ 144)로 나뉠 수 있다.
상기 수직 서브 메모리 블록(141 ~ 144)은 상기 메모리 블록(100)에 접속된 워드라인들을 적어도 하나 이상의 그룹으로 나누고, 상기 각각의 워드라인 그룹에 접속된 각 층의 메모리 페이지들을 하나의 서브 메모리 블록 단위로 설정한다.
예컨대, 일군의 워드라인이 3개로 구성되고 L(여기서 L은 자연수)층으로 구성되었다고 가정하면, 도시된 바와 같이 하나의 수직 서브 메모리 블록은 L x 3 개의 메모리 페이지로 구성된다.
도 12와 도 13은 도 11에 도시된 논리적 수직 서브 메모리 블록을 기초로 한 프로그램 동작을 설명하기 위한 도면이다. 도 11과 도 12를 참조하면, 프로그램 동작이 시작되면, 본 발명에 따른 메모리 소자는 도 1에 도시된 디코더 블록(20)에 의하여 수직 서브 메모리 블록(141)을 선택하고 다수의 컨트롤 바이어스를 인가하여 선택된 서브 메모리 블록에 프로그램 동작을 수행한다.
좀더 상세히 설명하면, 프로그램 동작이 시작되면, 메모리 소자는 상기 소스 선택라인(SSL)에 오프 바이어스(VOFF)를, 공통 소스라인(CSL)에 그라운드 바이어스(VGND)를 인가한다.
그리고, 프로그램할 서브 메모리 블록(141)에서의 프로그램할 메모리 페이지가 포함된 층의 드레인 선택라인(DSL_0)은 턴온(VON)시키고 나머지 층의 드레인 선택라인(DSL_1 ~ DSL_L-1)은 턴오프(VOFF) 시킨다.
즉, 비트라인(B/L)과 채널 사이에 위치한 드레인 선택 트랜지스터들 중에서 프로그램할 메모리 페이지에 접속된 드레인 선택 트랜지스터만 턴온시키고, 채널과 공통 소스라인(CSL)에 접속된 소스 선택트랜지스터들은 턴오프시킨다.
또한, 상기 프로그램할 서브 메모리 블록(141) 내의 프로그램할 페이지가 접속된 워드라인에 프로그램 바이어스(VPGM)를 인가하고, 나머지 워드라인(WL_1 ~ WL_n-1)은 패스 바이어스(VPASS)를 인가한다.
이때, 상기 프로그램할 페이지에 접속된 각각의 비트라인(BL_0 ~ BL_m-1)들 중에서 프로그램할 메모리 셀에 접속된 비트라인에만 그라운드 바이어스(VGND)를 공급하여 데이터를 프로그램하고, 나머지 비트라인에는 전원 바이어스(VCC)를 인가함으로써 메모리 셀들이 동시에 프로그램되는 것을 방지한다.
이런 일련의 프로그램 동작을 순차적으로 수행하여 하나의 메모리 페이지 내의 메모리셀들에 데이터를 프로그램하게 된다. 이런 방식으로 한 페이지의 프로그램 동작이 완료되면 수직 서브 메모리 블록내의 다른 페이지를 동일한 방법으로 프로그램한다.
즉, 도 13에 도시된 바와 같이 하나의 수직 서브 메모리 블록(141)의 프로그램 동작이 완료되면, 다른 수직 서브 메모리 블록(142)의 프로그램 동작을 수행하게 된다. 도 13에 대한 상세한 프로그램 동작 설명은 도 12를 참조하여 설명한 바와 동일하므로 생략하고자 한다.
도 14는 도 11에 도시된 논리적 수직 서브 메모리 블록 내에서의 프로그램 동작 순서의 다양한 실시예를 나타내는 도면이다. 도 11과 도 14을 참조하면, 수직 서브 메모리 블록으로 프로그램 동작시에는 하나의 수직 서브 메모리 블록이 다수의 워드라인과 각층의 메모리 페이지를 포함하므로 도 14에 도시된 바와 같이 프로그램하는 메모리 페이지의 순서를 자유롭게 선택하여 프로그램 동작을 수행할 수 있다. 즉, 사용자의 선택에 따라 다양한 순서로 프로그램 순서를 정할 수 있다.
도 15는 도 11에 도시된 논리적 수직 서브 메모리 블록을 기초로 한 소거 동작을 설명하기 위한 도면이다. 도 11과 도 15를 참조하면, 소거 동작이 수행되게 되면, 상기 본 발명에 따른 비휘발성 메모리 소자는 도 1에 도시된 디코더 블록(20)에 의하여 소거시킬 수직 서브 메모리 블록(141)을 선택하고 다수의 컨트롤 바이어스를 인가하여 선택된 수직 서브 메모리 블록(141)에 대한 데이터 소거 동작을 수행한다.
좀더 상세히 설명하면, 소거 동작이 시작되면, 상기 비휘발성 메모리 소자는 소스 선택라인(SSL), 공통 소스라인(CSL)은 플로팅(floating)시키고, 각층의 드레인 선택라인(DSL_0 ~ DSL_L-1)에 컨트롤 바이어스를(VCON) 인가한다.
그리고, 상기 소거할 서브 메모리 블록(141)에 포함된 다수의 메모리 페이지들의 워드라인(WL_0 ~ WL_2)에 그라운드 바이어스(VGND)를 인가하고, 소거하지 않을 수직 서브 메모리 블록에 포함된 다수의 메모리 페이지에 접속된 워드라인들(WL_3 ~ WL_n-1)은 플로팅(floating) 시킨다.
그리고, 상기 소거할 수직 서브 메모리 블록(141)에 접속된 각각의 비트라인들(BL_0 ~ BL_m-1)에 소거 바이어스(VERS)를 인가하여 선택된 수직 서브 메모리 블록(141)의 데이터를 소거하게 된다.
이때, 상기 컨트롤 바이어스(VCON)는 상기 비트라인으로부터 공급되는 소거 바이어스(VERS)를 소거할 수직 서브 메모리 블록(141)의 메모리 셀들의 채널로 빠르게 전달하기 위한 바이어스이다.
상기 수직 서브 메모리 블록에 대한 소거 동작의 다른 실시예로 상기 비트라인(BL)과 드레인 선택라인(DSL)은 플로팅 시키고, 상기 소스 선택라인(SSL)을 통하여 컨트롤 바이어스(VCON )를 인가하고, 공통 소스라인(CSL)을 통하여 소거 바이어스를 인가하도록 구성할 수 있다.
도 16은 도 11에 도시된 논리적 수직 서브 메모리 블록을 기초로 한 소거 동작의 다른 실시예를 설명하기 위한 도면이다. 도 11과 도 16을 참조하면, 소거 동작이 수행되게 되면 본 발명에 따른 비휘발성 메모리 소자는 도 1에 도시된 디코더 블록(20)에 의하여 소거시킬 수직 서브 메모리 블록(141)을 선택하고 다수의 컨트롤 바이어스를 인가하여 선택된 수직 서브 메모리 블록(141)에 대한 데이터 소거 동작을 수행한다.
좀더 상세히 설명하면,　상기 메모리 소자는 소거할 수직 서브 메모리 블록(141)에 접속된 다수의 비트라인들(BL_0 ~ BL_m-1)과 각층의 드레인 선택라인(DSL_0 ~ DSL_L-1)을 플로팅(floating) 시키고, 소스 선택라인(SSL)에 컨트롤 바이어스(VCON)를 인가한다.
그리고, 상기 소거할 수직 서브 메모리 블록(141)에 포함된 다수의 페이지들에 접속된 워드라인들(WL_0 ~ WL_2)에 그라운드 바이어스(VGND)를 인가하고, 소거하지 않을 수직 서브 메모리 블록(142 ~ 134)에 포함된 메모리 페이지에 접속된 다수의 워드라인들(WL_3 ~ WL_m-1)은 플로팅(floating)시킨다.
그리고, 공통 소스 라인(CSL)에 소거 바이어스(VERS)를 인가함으로써 소거할 서브 메모리 블록(141)의 데이터를 소거하게 된다.
상기 컨트롤 바이어스(VCON)는 채널에 GIDL(Gate-Induced Drain Leakage) 전류를 발생시켜, 공통 소스라인(CSL)에 공급되는 소거 바이어스(VERS)가 빠르게 채널로 전달되도록 하기 위한 바이어스이다.
즉, 상기 컨트롤 바이어스(VCON)에 의해 소스 선택라인(SSL)에 접속된 소스 선택트랜지스터들이 턴온 됨과 동시에 채널의 동작에 필요한 홀(hole)들이 공급됨으로써 공통 소스 라인(CSL)을 통하여 공급되는 소거 바이어스(VERS)가 채널로 빠르게 전달되고, 선택된 수직 서브 메모리 블록(141)의 데이터 소거 동작을 수행하게 된다.
도 4 내지 도 16을 참조하여 설명한 바와 같이 하나의 물리적 메모리 블록을 다수의 논리적 서브 메모리 블록 단위(예컨대, 수평 서브 메모리 블록 또는 수직 서브 메모리 블록)로 나누어 소거 동작을 수행함으로써 하나의 전체적인 물리적 블록 단위로 소거 동작을 수행하는 방법에 비교하여 기본단위가 작은 파일의 소거 동작시에도 필요한 파일만 소거 되게 함으로써 효율성을 확보할 수 있다.
또한, 프로그램 또는 소거할 논리적 서브 메모리 블록의 셀들만을 동작시켜 메모리 동작 시 소비되는 전력을 크게 줄일 수 있다. 또한, 한번에 컨트롤러가 제어할 수 있는 페이지의 수를 변경할 수 있으므로 컨트롤러를 수정할 필요가 없어진다.
본 발명은 도면에 도시된 일 실시 예를 참고로 설명되었으나 이는 예시적인 것에 불과하며, 본 기술 분야의 통상의 지식을 가진 자라면 이로부터 다양한 변형 및 균등한 타 실시 예가 가능하다는 점을 이해할 것이다. 따라서, 본 발명의 진정한 기술적 보호 범위는 첨부된 등록청구범위의 기술적 사상에 의해 정해져야 할 것이다.
10: 메모리 셀 어레이　　　　　　　　　　　　
100, 200: 메모리 블록
110, 120: 1개 층(layer) 메모리 블록　　
111 ~ 117: 수평 서브 메모리 블록
141 ~ 144: 수직 서브 메모리 블록

Claims (13)

  1. 채널 및 절연막이 순차적으로 적층되어 형성된 3차원 구조의 비휘발성 메모리 소자에 있어서 비휘발성 메모리 소자의 동작 방법으로서, 상기 방법은,
    하나의 메모리 블록을 다수의 논리적 서브 메모리 블록으로 나누는 단계; 및
    상기 다수의 논리적 서브 메모리 블록을 단위로 프로그램 혹은 소거동작을 수행하는 단계를 포함하고,
    상기 논리적 서브 메모리 블록은,
    상기 메모리 블록에 접속된 다수의 워드라인을 적어도 하나 이상의 그룹으로 나누고, 각각의 워드라인 그룹에 접속된 각 층의 메모리 페이지들 중 어느 하나 또는 모두를 하나의 서브 메모리 블록 단위로 하며,
    상기 논리적 서브 메모리 블록의 소거 동작은,
    소거할 서브 메모리 블록에 접속된 드레인 선택라인들에 컨트롤 바이어스를 인가하는 단계;
    소거할 서브 메모리 블록에 접속된 비트라인 또는 공통 소스라인에 소거 바이어스를 인가하는 단계; 및
    소거할 서브 메모리 블록에 접속된 워드라인에 그라운드 바이어스를 인가하고, 나머지 워드 라인은 플로팅 시키는 단계;
    를 적어도 포함하는 3차원 구조의 비휘발성 메모리 소자의 동작 방법.
  2. 삭제
  3. 삭제
  4. 삭제
  5. 삭제
  6. 제1항에 있어서,
    상기 논리적 서브 메모리 블록의 프로그램 동작은,
    소스 선택라인(SSL)에 오프 바이어스, 공통 소스라인(CSL)에 그라운드 바이어스를 인가하는 단계;
    프로그램할 메모리 셀이 접속된 드레인 선택라인은 턴온시키고, 나머지 드레인 선택라인은 턴오프시키는 단계;
    상기 프로그램할 메모리 셀에 접속된 워드라인에 프로그램 바이어스를 인가하고, 나머지 워드라인은 패스 바이어스를 인가하는 단계; 및
    상기 프로그램할 메모리 셀에 접속된 비트라인에는 그라운드 바이어스를 인가하고, 나머지 비트라인에는 전원 바이어스를 인가하는 단계를 포함하는 3차원 구조의 비휘발성 메모리 소자의 동작 방법.
  7. 제6항에 있어서,
    상기 논리적 서브 메모리 블록의 프로그램 동작은,
    상기 서브 메모리 블록 내의 메모리 페이지에 대한 프로그램 순서를 선택적으로 설정할 수 있는 3차원 구조의 비휘발성 메모리 소자의 동작 방법.
  8. 제1항에 있어서,
    상기 논리적 서브 메모리 블록의 소거 동작은,
    상기 비트라인에 소거 바이어스를 인가할 경우, 상기 소거할 서브 메모리 블록에 접속된 워드라인에 그라운드 바이어스를 인가하고, 나머지 워드 라인은 플로팅 시키는 단계 이후에,
    소스 선택라인, 및 공통 소스 라인을 플로팅시키는 단계를 더 포함하는 3차원 구조의 비휘발성 메모리 소자의 동작 방법.
  9. 제1항에 있어서,
    상기 논리적 서브 메모리 블록의 소거 동작은,
    상기 공통 소스라인에 소거 바이어스를 인가할 경우, 상기 소거할 서브 메모리 블록에 접속된 워드라인에 그라운드 바이어스를 인가하고, 나머지 워드 라인은 플로팅 시키는 단계 이후에,
    드레인 선택라인, 및 비트라인을 플로팅시키는 단계를 더 포함하는 3차원 구조의 비휘발성 메모리 소자의 동작 방법.
  10. 채널 및 절연막이 순차적으로 적층된 적어도 하나의 메모리 블록을 포함하고, 각각의 메모리 블록이 적어도 하나의 논리적 서브 메모리 블록을 포함하는 메모리 셀 어레이;
    상기 메모리 블록에 컨트롤 바이어스를 인가하기 위한 다수의 제어 라인들;
    어드레스 신호에 기초하여 프로그램 또는 소거 동작을 수행할 논리적 서브 메모리 블록을 선택하는 디코더 블록;
    상기 논리적 서브 메모리 블록을 단위로 프로그램 동작 또는 소거 동작을 수행하기 위한 제어신호를 출력하는 컨트롤 블록; 및
    상기 제어신호를 수신하여 다수의 컨트롤 바이어스를 생성하여 상기 다수의 제어라인을 통하여 공급하는 전압생성 블록을 포함하고,
    상기 논리적 서브 메모리 블록은,
    상기 메모리 블록에 접속된 다수의 워드라인을 적어도 하나 이상의 그룹으로 나누고, 각각의 워드라인 그룹에 접속된 각층의 메모리 페이지들 중 어느 하나 또는 모두를 하나의 서브 메모리 블록 단위로 하며,
    상기 제어 라인들은 다수의 비트라인, 다수의 드레인 선택라인, 다수의 워드라인, 소스 선택라인, 및 공통 소스라인을 포함하고,
    상기 논리적 서브 메모리 블록의 소거 동작을 수행할 때, 상기 컨트롤 블록은,
    소거할 서브 메모리 블록에 접속된 드레인 선택라인들에 컨트롤 바이어스를 인가하고, 소거할 서브 메모리 블록에 접속된 비트라인 또는 공통 소스라인에 소거 바이어스를 인가하고, 소거할 서브 메모리 블록에 접속된 워드라인에 그라운드 바이어스를 인가하고, 나머지 워드 라인은 플로팅 시키고,
    상기 비트라인에 소거 바이어스를 인가할 경우 소스 선택라인 및 공통 소스 라인을 플로팅시키고, 상기 공통 소스라인에 소거 바이어스를 인가할 경우 드레인 선택라인 및 비트라인을 플로팅시키는 3차원 구조의 비휘발성 메모리 소자.
  11. 제10항에 있어서,
    상기 디코더 블록은,
    다수의 메모리 블록 중 어느 하나를 선택하기 위한 블록 디코더; 및
    선택된 상기 메모리 블록에 포함된 어느 하나의 논리적 서브블록을 선택하기 위한 서브블록 디코더를 포함하는 3차원 구조의 비휘발성 메모리 소자.
  12. 제11항에 있어서,
    상기 블록 디코더는 상기 메모리 블록의 드레인/소스 라인을 선택하기 위한 제1 디코더, 및 워드라인을 선택하기 위한 제2 디코더를 포함하고,
    상기 서브블록 디코더는,
    상기 논리적 서브 메모리 블록의 드레인/소스 라인을 선택하기 위한 제3 디코더, 및 워드라인을 선택하기 위한 제4 디코더를 포함하는 3차원 구조의 비휘발성 메모리 소자.
  13. 삭제
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