CN107579069A - 一种三维闪存及其制作方法 - Google Patents

Abstract

本申请提供一种三维闪存及其制作方法，所述制作方法包括：提供半导体衬底，形成掩膜板，所述掩膜板位置和大小与所述第一膜层待形成图案的掩膜板的位置和大小相同；进行第一刻蚀，刻蚀深度为M×a，M≥INT(N)+1；将所述掩膜板的边缘修整缩小一个所述台阶的宽度；进行第二刻蚀，刻蚀深度为a；重复上面两个步骤，直至所述第一膜层被刻蚀完。本发明三维闪存制作方法，通过改变台阶和第一膜层上图案制作过程中的刻蚀顺序，从而使得最下面的厚度较厚的第一膜层与形成台阶的厚度较薄的第二膜层能够采用同一张掩膜板形成，从而节省了第二膜层刻蚀过程中的掩膜板的使用，进而降低了三维闪存制作成本。

Description

一种三维闪存及其制作方法

技术领域

本发明涉及半导体器件制作技术领域，尤其涉及一种三维闪存及其制作方法。

背景技术

NAND闪存是一种比硬盘驱动器更好的存储设备，随着人们追求功耗低、质量轻和性能佳的非易失存储产品，在电子产品中得到了广泛的应用。目前，平面结构的NAND闪存已接近实际扩展的极限，为了进一步的提高存储容量，降低每比特的存储成本，提出了3D结构的NAND存储器。

在3D NAND存储器结构中，采用垂直堆叠多层数据存储单元的方式，实现堆叠式的3DNAND存储器结构，这些垂直堆叠的多层数据存储单元称之为台阶。

通常3D NAND存储器结构中的台阶数量较多，形成台阶过程中，需要经过多次掩膜和刻蚀的步骤，由于多次掩膜步骤需要多个掩膜板，造成3D NAND的制作工艺成本较高。

发明内容

有鉴于此，本发明提供一种三维闪存及其制作方法，以解决现有技术中3D NAND制作过程中工艺成本较高的问题。

为实现上述目的，本发明提供如下技术方案：

一种三维闪存制作方法，包括：

A：提供半导体衬底，所述半导体衬底包括衬底、位于所述衬底上的第一膜层和位于所述第一膜层背离所述衬底表面的多个第二膜层，其中，多个所述第二膜层厚度相同为a，所述第一膜层的厚度为b，其中，b＝N×a，N>1；

B：形成掩膜板，所述掩膜板位置和大小与所述第一膜层待形成图案的掩膜板的位置和大小相同；

C：进行第一刻蚀，刻蚀深度为M×a，M≥INT(N)+1，其中，INT(x)为取整函数，指不超过实数x的最大整数；

D：将所述掩膜板的边缘修整缩小一个所述台阶的宽度；

E：进行第二刻蚀，刻蚀深度为a；

重复步骤D和步骤E，直至所述第一膜层被刻蚀完。

优选地，所述第一刻蚀的刻蚀深度为INT(N)+1。

优选地，所述第一膜层包括第一子膜层和第二子膜层，所述第一子膜层位于所述第二子膜层和所述衬底之间。

优选地，所述第一子膜层为SiN层或多晶硅层，所述第二子膜层为氧化层。

优选地，所述第二膜层包括第三子膜层和第四子膜层，所述第三子膜层位于第四子膜层朝向衬底的一侧。

优选地，所述第三子膜层为SiN层或多晶硅层，所述第四子膜层为氧化层。

优选地，所述掩膜板的材质为光阻。

优选地，所述衬底为硅衬底。

本发明还提供一种三维闪存，采用上面任意一项所述的三维闪存制作方法制作形成；

所述三维闪存包括衬底和位于所述衬底上的多个台阶层；

多个台阶层包括位于衬底表面的第一膜层图案和位于所述第一膜层图案背离所述衬底方向依次设置的多个台阶膜层；

所述第一膜层图案的厚度大于一层所述台阶膜层的厚度。

优选地，所述衬底为硅衬底，所述台阶层包括靠近所述衬底的SiN层或多晶硅层和远离所述衬底的氧化层。

经由上述的技术方案可知，本发明提供的三维闪存制作方法，通过改变台阶和第一膜层上图案制作过程中的刻蚀顺序，从而使得最下面的厚度较厚的第一膜层与形成台阶的厚度较薄的第二膜层能够采用同一张掩膜板形成，相对于现有技术中最下面的厚度较厚的第一膜层的刻蚀需要单独采用一张掩膜板而言，节省了第二膜层刻蚀过程中的掩膜板的使用，进而降低了三维闪存制作成本。

本发明提供的三维闪存器件，采用上述方法制作形成，在制作过程中，能够节省一个掩膜板的使用，基于量产而言，能够降低三维闪存的制作成本。

附图说明

为了更清楚地说明本发明实施例或现有技术中的技术方案，下面将对实施例或现有技术描述中所需要使用的附图作简单地介绍，显而易见地，下面描述中的附图仅仅是本发明的实施例，对于本领域普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据提供的附图获得其他的附图。

图1为现有技术中3D NAND制作过程中的台阶形成过程示意图；

图2为本发明实施例提供的一种三维闪存制作方法流程图；

图3A-图3H本发明实施例提供的一种三维闪存的台阶形成过程示意图；

图4为本发明实施例提供的一种三维闪存的结构示意图；

图5为本发明实施例提供的另一种三维闪存的结构示意图；

图6为本发明实施例提供的另一种三维闪存进行第一刻蚀时掩膜板位置示意图。

具体实施方式

正如背景技术部分所述，现有技术中3D NAND器件的制作过程中需要多次掩膜和多次刻蚀的步骤，在台阶形成过程中，需要制作多个掩膜板，进行不同膜层的刻蚀，从而造成掩膜板的成本较高。

发明人发现出现上述现象的原因是，形成台阶的膜层包括待形成台阶膜层和位于待形成台阶膜层最下方的第一膜层，由于第一膜层的厚度与位于其上的待形成台阶的膜层厚度不同，在刻蚀最下面的第一膜层时，只能单独采用一张掩膜板，从而造成掩膜板的个数较多，成本较高。

具体地，请参见图1所示，每一层待形成台阶膜层包括第一氧化层01a和第一氮化硅层01b，第一膜层包括第二氧化层02a和第二氮化硅层02b，其中第一膜层的厚度相较于待形成台阶膜层的厚度厚。在台阶形成过程中，包括：

形成第一掩膜板PR01，所述第一掩膜板PR01的大小和位置与紧挨第一膜层表面的台阶层待形成台阶的形状大小和位置相同；

刻蚀一个第一氧化层01a和第一氮化硅层01b的厚度，形成台阶S1’；

修整所述第一掩膜板PR01，使得第一掩膜板PR01缩小一个台阶预设的宽度；

再刻蚀一个第一氧化层01a和第一氮化硅层01b的厚度，之前的台阶S1’被刻蚀形成台阶S1，同时刻蚀形成台阶S2’；

重复修整和刻蚀的步骤，将所述待形成台阶膜层均刻蚀完成，形成多个厚度相同的台阶(S1、S2和S3)。

但当刻蚀至最下面的第一膜层时，由于第一膜层的厚度与台阶的厚度不同，若继续使用第一掩膜板PR01进行刻蚀，刻蚀第一膜层厚度的同时，会将已经形成的台阶也进行刻蚀，由于刻蚀量相对于台阶厚度而言较多，从而导致台阶错层，使得台阶形成过程失败。为了避免上述问题产生，只能单独采用一张掩膜板来刻蚀最下面的第一膜层，如图1中所示，采用第二掩膜板PR02遮盖已经形成的台阶(S1、S2、S3)后，再进行刻蚀，形成最终结构，包括S1、S2、S3和S4四个台阶。

因此，第一膜层的刻蚀与其上的台阶膜层的刻蚀过程只能分开，采用两个掩膜板进行分别刻蚀，由于掩膜板使用较多，造成工艺成本较高。

基于此，本发明提供一种三维闪存制作方法，包括：

A：提供半导体衬底，所述半导体衬底包括衬底、位于所述衬底上的第一膜层和位于所述第一膜层背离所述衬底表面的多个第二膜层，其中，多个所述第二膜层厚度相同为a，所述第一膜层的厚度为b，其中，b＝N×a，N>1；

B：形成掩膜板，所述掩膜板位置和大小与所述第一膜层待形成图案的掩膜板的位置和大小相同；

C：进行第一刻蚀，刻蚀深度为M×a，M≥INT(N)+1，其中，INT(x)为取整函数，指不超过实数x的最大整数；

D：将所述掩膜板的边缘修整缩小一个所述台阶的宽度；

E：进行第二刻蚀，刻蚀深度为a；

重复步骤D和步骤E，直至所述第一膜层被刻蚀完。

本发明提供的三维闪存制作方法，通过改变台阶和第一膜层上图案制作过程中的刻蚀顺序，从而使得最下面的厚度较厚的第一膜层与形成台阶的厚度较薄的第二膜层能够采用同一张掩膜板形成，相对于现有技术中最下面的厚度较厚的第一膜层的刻蚀需要单独采用一张掩膜板而言，节省了第二膜层刻蚀过程中的掩膜板的使用，进而降低了三维闪存制作成本。

下面将结合本发明实施例中的附图，对本发明实施例中的技术方案进行清楚、完整地描述，显然，所描述的实施例仅仅是本发明一部分实施例，而不是全部的实施例。基于本发明中的实施例，本领域普通技术人员在没有做出创造性劳动前提下所获得的所有其他实施例，都属于本发明保护的范围。

请参见图2，图2为本发明实施例提供的一种三维闪存制作方法的流程示意图，所述三维闪存制作方法包括：

S101：提供半导体衬底，所述半导体衬底包括衬底、位于所述衬底上的第一膜层和位于所述第一膜层背离所述衬底表面的多个第二膜层，其中，多个所述第二膜层厚度相同为a，所述第一膜层的厚度为b，其中，b＝N×a，N>1；

本实施例中不限定衬底的具体材质，可选的，衬底可以为硅衬底。需要说明的是，本实施例中不限定所述半导体衬底上的第二膜层的层数，可选的，本实施例中的半导体衬底为现有的32层3D NAND，在本发明其他实施例中还可以是其他层数的3D NAND，本实施例中对此不做限定。

需要说明的是，本实施例中半导体衬底还包括位于多层第二膜层下方的第一膜层，第一膜层的厚度与普通的台阶膜层(即第二膜层)厚度不相同，相较于中间的普通台阶膜层的厚度较厚。

在形成台阶过程中，现有技术中通常需要进行9次掩膜，本实施例中提供的三维闪存制作方法即为基于现有技术中已经制作完成前7次掩膜和刻蚀的基础上形成的，因此，本实施例中所述的半导体衬底为已经完成前7次掩膜，经过刻蚀后的半导体衬底，如图3A所示，包括衬底31、位于衬底上的第一膜层32和未进行蚀刻形成台阶的多层第二膜层332以及已经经过前7次掩膜过程刻蚀形成台阶的多个第二膜层331，本实施例中半导体衬底还可以包括位于最上面的第三膜层34，第三膜层34的厚度可以与第二膜层厚度相同，也可以不相同，本实施例中对此不做限定。

需要说明的是，本实施例中对所述第一膜层和第二膜层的材质不做限定，可选的，所述第一膜层包括第一子膜层和第二子膜层，所述第一子膜层位于所述第二子膜层和所述衬底之间。所述第二膜层包括第三子膜层和第四子膜层，所述第三子膜层位于第四子膜层朝向衬底的一侧。而所述第一子膜层为SiN层或多晶硅层，所述第二子膜层为氧化层。所述第三子膜层为SiN层或多晶硅层，所述第四子膜层为氧化层。本实施例中所述氧化层可选为二氧化硅层，本实施例中对此不做限定。

需要说明的是，本实施例中对所述第一膜层的厚度和所述第二膜层的厚度不做限定，可以根据实际3D NAND的膜层制作而设置。可选的，所述第一子膜层的厚度为第二子膜层的厚度为所述第三子膜层的厚度为第四子膜层的厚度为

请参见图3所示，本实施例中第一膜层32的厚度为 第二膜层，也即普通台阶膜层(331和332)的厚度为 而普通台阶宽度为W，本实施例中b＝N×a，也即N＝1750/715＝2.4。

以上材质、膜厚等参数均为示例，对本申请保护范围不做限定。

S102：形成掩膜板，所述掩膜板位置和大小与所述第一膜层待形成图案的掩膜板的位置和大小相同；

也即，本发明实施例中采用的掩膜板为形成最底层第一膜层的图案(或台阶)的掩膜板，其放置位置和大小均与第一膜层待形成图案或待形成台阶的掩膜板相同。

继续以现有的32层3D NAND，需要9次掩膜和刻蚀形成台阶为例进行说明，每次掩膜和刻蚀会形成一定的台阶数量，每一次掩膜后，经过修整掩膜板的大小，依次刻蚀，采用内推方式形成一部分台阶，本实施例中将上述过程称为SS(Stair Step，台阶)，即现有技术中32层3D NAND，需要9次SS。

本步骤中形成掩膜板，所述掩膜板即为现有技术中SS9中的掩膜板。本实施例中不限定掩膜板的具体材质，可选的，所述掩膜板为光阻。

需要说明的是，如图3A所示，现有SS9掩膜板35的右侧与SS7完成后台阶边缘的距离为待形成的第二膜层台阶和第一膜层台阶的宽度总和。需要说明的是，第一膜层台阶的宽度与第二膜层台阶的宽度可以相同，也可以不相同，本实施例中仅以第一膜层台阶宽度与第二膜层台阶宽度相同，均为W为例进行说明(下同)，而待形成台阶的第二膜层(即采用现有方法SS8需要刻蚀的膜层)个数为3，因此，如图3A所示，SS9掩膜板35的右侧与SS7完成后台阶边缘的距离为4W。如图6所示，当待形成台阶的第二膜层(即采用现有方法SS8需要刻蚀的膜层)为5层时，SS9掩膜板35的右侧与SS7完成后台阶边缘的距离为5层第二膜层台阶的宽度与第一膜层台阶宽度之和，也即6W。本实施例中不限定第一膜层台阶宽度的具体数值，本领域技术人员公知的，第一膜层台阶宽度可以与第二膜层台阶宽度相同，也可以不相同。

S103：进行第一刻蚀，刻蚀深度为M×a，M≥INT(N)+1，其中，INT(x)为取整函数，指不超过实数x的最大整数；

需要说明的是，由于工艺制作限制，每次刻蚀的深度均为第二膜层厚度的整数倍，因此，本实施例中刻蚀深度M≥INT(N)+1。本实施例中，取整函数是指不超过实数x的最大整数称为x的整数部分，记作INT(x)。也即本发明实施例中的取整函数为向下取整，如INT(2.4)＝2；INT(3.9)＝3。

请参见3A所示，本实施例中在形成掩膜板35时，已经制作完成前SS1-SS7的过程，掩膜板35遮挡SS1-SS7形成的台阶部分，进行保护。从图3A可以看出，若采用现有技术的制作方法，则SS8需要刻蚀3层普通台阶膜层332的厚度，SS9需要单独刻蚀最下方第一膜层32的厚度。

而本发明实施例通过计算得知，M≥INT(N)+1＝INT(2.4)+1＝3，也即M≥3；本实施例中进行第一刻蚀时的厚度至少为3倍第二膜层的厚度，此时，在后续内推形成台阶过程中，当所有的第二膜层刻蚀完成形成台阶的同时，肯定已经将第一膜层刻蚀完成。

需要说明的是，由于每次刻蚀的深度均为第二膜层厚度的整数倍，当N为小数时，最后刻蚀完成时，势必会刻蚀部分衬底，刻蚀衬底的厚度为M-b，因此，当M取值越大的时候，最终刻蚀衬底的厚度越多，对衬底造成不必要的损伤。基于此，本实施例中可选的，M＝INT(N)+1。

本实施例中N＝2.4，M＝3，因此请参见3B，沿着掩膜板的边缘刻蚀深度为3a的厚度。

S104：将所述掩膜板的边缘修整缩小一个所述台阶的宽度；

请参见图3C所示，将掩膜板35的边缘修整缩小一个台阶的宽度W，调整掩膜板的大小，为后续形成第二膜层的台阶做基础。

需要说明的是，本实施例中不限定对掩膜板35的边缘进行修整缩小的具体工艺，可选的，采用刻蚀机在刻蚀机内部对掩膜板35进行修整缩小。

S105：进行第二刻蚀，刻蚀深度为a；

请参见图3D，对掩膜板35未遮挡的部分进行第二刻蚀，本实施例中第二刻蚀的刻蚀深度为一层第二膜层的厚度a。此时，由于本实施例中现有技术SS8刻蚀的第二膜层层数有L层，本实施例中L＝3，而本实施例中M＝3，因此，即L＝M，那么经过第一刻蚀后，正好将第一膜层裸露，经过一次第二刻蚀后，第一膜层32同样被刻蚀a厚度。

但需要说明的是，若现有技术中SS8刻蚀的第二膜层层数有L层，且L>M，则经过一次第二刻蚀，并不会裸露出第一膜层32的表面。若现有技术中SS8刻蚀的第二膜层层数有L层，且L<M，则经过第一刻蚀后，第一膜层就已经有部分被刻蚀，此次经过第二刻蚀，第一膜层会再次被刻蚀a厚度。

S106：重复步骤S104和步骤S105，直至所述第一膜层被刻蚀完。

请参见图3E，重复步骤S104，将掩膜板35的边缘再次修整缩小一个所述台阶的宽度W；请参见图3F，重复步骤S105，进行第二刻蚀，刻蚀深度为a；从图3F中可以看出，此时，第一膜层32还没有被刻蚀完成，需要继续重复步骤S104将掩膜板35的边缘再次修整缩小一个所述台阶的宽度W，请参见图3G；继续重复步骤S105，进行第二刻蚀，刻蚀深度为a，请参见图3H；此时，第一膜层32已经被完全刻蚀完成，则结束。

本实施例中，L＝3，因此，在第一刻蚀完成后，执行了3次步骤S104和步骤S105，若现有技术中SS8需要刻蚀L层第二膜层，则进行第一刻蚀后，执行L次步骤S104和步骤S105即可将第一膜层刻蚀完整。

本发明实施例提供的3D NAND制作方法，通过改变刻蚀过程中刻蚀的厚度，能够实现采用待形成第一膜层台阶的掩膜板同时实现较厚的第一膜层的台阶制作以及位于其上的多个等厚的第二膜层的台阶制作，从而避免使用第二膜层台阶制作的掩膜板，即相对于现有技术中的制作方法，能够减少一个掩膜板的使用，从而降低了3D NAND的制作成本。

本发明实施例还提供一种三维闪存，采用上实施例中所述的三维闪存制作方法制作形成；如图4所示，所述三维闪存包括衬底41和位于衬底上的多个台阶层；多个台阶层包括位于衬底表面的第一膜层图案42和位于第一膜层图案42背离衬底41方向依次设置的多个台阶膜层43；第一膜层图案42的厚度均大于一层台阶膜层43的厚度。

本实施例中不限定所述衬底的材质，以及台阶层的材质。可选的衬底41为硅衬底。而台阶层均包括靠近所述衬底的SiN层或多晶硅层和远离衬底41的氧化层。所述氧化层可选的为二氧化硅。

本实施例中多个台阶膜层43上还可以包括其他膜层结构，如图4中的膜层44所示，本实施例中对此不做限定。

本发明实施例提供的3D NAND采用上面实施例提供的制作方法制作而成。制作过程中，通过改变刻蚀过程中刻蚀的厚度，能够实现采用待形成第一膜层台阶的掩膜板同时实现较厚的第一膜层的台阶制作以及位于其上的多个等厚的第二膜层的台阶制作，从而避免使用第二膜层台阶制作的掩膜板，即相对于现有技术中的制作方法，能够减少一个掩膜板的使用，从而降低了3D NAND的制作成本。

本发明提供的3D NAND制作方法还可以应用在任意包括多层等厚的第二膜层和位于第二膜层的下方的一层第一膜层，且第一膜层的厚度比第二膜层厚度厚的场景中。如图5所示，若3D NAND包括衬底51、位于衬底51表面的第一膜层52、位于第一膜层52上的等厚的台阶膜层(53、54)；还包括第三膜层55和位于第三膜层55上方的等厚的台阶膜层(56、57的下半部分)，其中，第一膜层52的厚度比台阶膜层(53、54)的厚度厚，第三膜层55的厚度比台阶膜层56的厚度厚，此时，若采用现有技术中的工艺进行制作，第三膜层55需要单独一个掩膜板，无法与上层的等厚台阶膜层56共用一个掩膜板；而第一膜层52也需要一个单独的掩膜板，无法与上层的等厚膜层53共用一个掩膜板。而利用本发明提供的制作方法，则可以提供半导体衬底，所述半导体衬底为已经制作完成图5中的台阶层57的基础上，采用形成第三膜层55台阶的掩膜板，一次掩膜，形成台阶膜层56和第三膜层55的图案；而后继续采用现有工艺制作台阶54，当需要制作等厚台阶膜层53和第一膜层52时，采用本发明提供的方法，在已经形成的半导体衬底上，形成第一膜层52台阶的掩膜板，然后进行一次多台阶膜层刻蚀，再多次修整和刻蚀，最终一次掩膜，同时形成台阶膜层53和第一膜层52的图案。也即，在形成图5所示结构时，本发明提供的制作方法能够节省两个掩膜板的使用，从而大大降低了3DNAND的制作成本。

本发明提供的3D NAND制作方法还可以应用在包含多个厚度比普通台阶膜层厚度的膜层的3D NAND制作过程中，从而能够节省多个掩膜板的使用，能够大大降低3D NAND的制作成本。其原理与图5所示结构形成方法类似，本发明实施例不再进行详细说明。

需要说明的是，本说明书中的各个实施例均采用递进的方式描述，每个实施例重点说明的都是与其他实施例的不同之处，各个实施例之间相同相似的部分互相参见即可。

对所公开的实施例的上述说明，使本领域专业技术人员能够实现或使用本发明。对这些实施例的多种修改对本领域的专业技术人员来说将是显而易见的，本文中所定义的一般原理可以在不脱离本发明的精神或范围的情况下，在其它实施例中实现。因此，本发明将不会被限制于本文所示的这些实施例，而是要符合与本文所公开的原理和新颖特点相一致的最宽的范围。

Claims (10)

1.一种三维闪存制作方法，其特征在于，包括：

A：提供半导体衬底，所述半导体衬底包括衬底、位于所述衬底上的第一膜层和位于所述第一膜层背离所述衬底表面的多个第二膜层，其中，多个所述第二膜层厚度相同为a，所述第一膜层的厚度为b，其中，b＝N×a，N>1；

B：形成掩膜板，所述掩膜板位置和大小与所述第一膜层待形成图案的掩膜板的位置和大小相同；

C：进行第一刻蚀，刻蚀深度为M×a，M≥INT(N)+1，其中，INT(x)为取整函数，指不超过实数x的最大整数；

D：将所述掩膜板的边缘修整缩小一个所述台阶的宽度；

E：进行第二刻蚀，刻蚀深度为a；

重复步骤D和步骤E，直至所述第一膜层被刻蚀完。

2.根据权利要求1所述的三维闪存制作方法，其特征在于，所述第一刻蚀的刻蚀深度为INT(N)+1。

3.根据权利要求1所述的三维闪存制作方法，其特征在于，所述第一膜层包括第一子膜层和第二子膜层，所述第一子膜层位于所述第二子膜层和所述衬底之间。

4.根据权利要求3所述的三维闪存制作方法，其特征在于，所述第一子膜层为SiN层或多晶硅层，所述第二子膜层为氧化层。

5.根据权利要求4所述的三维闪存制作方法，其特征在于，所述第二膜层包括第三子膜层和第四子膜层，所述第三子膜层位于第四子膜层朝向衬底的一侧。

6.根据权利要求5所述的三维闪存制作方法，其特征在于，所述第三子膜层为SiN层或多晶硅层，所述第四子膜层为氧化层。

7.根据权利要求1-6任意一项所述的三维闪存制作方法，其特征在于，所述掩膜板的材质为光阻。

8.根据权利要求1-6任意一项所述的三维闪存制作方法，其特征在于，所述衬底为硅衬底。

9.一种三维闪存，其特征在于，采用权利要求1-8任意一项所述的三维闪存制作方法制作形成；

所述三维闪存包括衬底和位于所述衬底上的多个台阶层；

多个台阶层包括位于衬底表面的第一膜层图案和位于所述第一膜层图案背离所述衬底方向依次设置的多个台阶膜层；

所述第一膜层图案的厚度大于一层所述台阶膜层的厚度。

10.根据权利要求9所述的三维闪存，其特征在于，所述衬底为硅衬底，所述台阶层包括靠近所述衬底的SiN层或多晶硅层和远离所述衬底的氧化层。