CN106601682A - 一种半导体器件及其制备方法、电子装置 - Google Patents

一种半导体器件及其制备方法、电子装置 Download PDF

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Abstract

本发明涉及一种半导体器件及其制备方法、电子装置。所述方法包括步骤S1：提供半导体衬底，在所述半导体衬底上形成依次层叠的第一叠层结构和第二叠层结构，其中，所述第一叠层结构和第二叠层结构均包括绝缘层和位于绝缘层上的虚拟栅极层；步骤S2：图案化所述第二叠层结构，以去除所述第二叠层结构的一端，露出所述第一叠层结构；步骤S3：沉积牺牲材料层至所述第二叠层结构；步骤S4：在所述第二叠层结构上形成至少一包括绝缘层和虚拟栅极层的叠层结构；步骤S5：在所述叠层结构上形成掩膜层并图案化，以得到台阶形图案，并循环执行所述图案化和所述蚀刻步骤，以露出所述牺牲材料层；步骤S6：去除所述牺牲材料层，形成完整的台阶形结构。

Description

一种半导体器件及其制备方法、电子装置
技术领域
本发明涉及半导体领域，具体地，本发明涉及一种半导体器件及其制备方法、电子装置。
背景技术
由于2D NAND闪存存在微缩瓶颈，3D NAND成为存储器技术领域的发展方向。研究者提出一种太字节规模存储器阵列(terabit cell arraytransistor,TCAT)结构。
现有的TCAT结构制备方法为：在基底上定义出存储器阵列的源线图案并掺杂形成硅基源线；交替淀积SiO2绝缘层和控制栅牺牲层(例如SiN)的NO叠层结构；并图案化所述叠层结构，以形成台阶形结构，以在后续的步骤中形成3D结构的存储器阵列。
目前图案化所述叠层结构，以得到所述台阶形结构的方法主要有两种：
第一种方法是通过在所述叠层结构上形成光刻胶图案，并图案化所述光刻胶图案以去除一部分，露出部分所述叠层结构，以所述光刻胶为掩膜蚀刻所述叠层结构的顶层的NO叠层，然后修剪所述光刻胶层，以减小所述光刻胶的长度，并以所述光刻胶层为掩膜蚀刻所述顶层的NO叠层，同时以所述顶层的NO叠层为掩膜蚀刻其下方的叠层，以形成台阶形结构，并且通过不断减小光刻胶尺寸继续向下蚀刻，以完成全部的NO叠层的蚀刻得到所述台阶形结构，但是所述方法中在底层中由于所述SiO2绝缘层厚度较大在蚀刻过程中最后得到的图案与理想图案的轮廓并不一致，导致所述SiO2绝缘层由于厚度较大而被部分蚀刻。
第二种方法是从上往下蚀刻所述NO叠层，沉积光刻胶层并图案化，露出顶层的NO叠层，并以光刻胶为掩膜蚀刻所述顶层的NO叠层，然后沉积第二光刻胶层，以覆盖所述顶层的NO叠层，并露出部分所述顶层下方的NO叠层，然后蚀刻，以得到目标长度，依次向下蚀刻，所述方法需要多次沉积光刻胶层同时需要多次去除，不仅使工艺更加复杂，而且成本也进一步提高，而且均一性也存在问题。
因此，需要对目前所述方法作进一步的改进，以便消除上述各种问题，提高半导体器件的性能。
发明内容
在发明内容部分中引入了一系列简化形式的概念，这将在具体实施方式部分中进一步详细说明。本发明的发明内容部分并不意味着要试图限定出所要求保护的技术方案的关键特征和必要技术特征，更不意味着试图确定所要求保护的技术方案的保护范围。
本发明为了克服目前存在问题，提供了一种半导体器件的制备方法，包括：
步骤S1：提供半导体衬底，在所述半导体衬底上形成依次层叠的第一叠层结构和第二叠层结构，其中，所述第一叠层结构和第二叠层结构均包括绝缘层和位于绝缘层上的虚拟栅极层，所述第二叠层结构中的绝缘层的厚度大于所述第一叠层结构中的绝缘层的厚度；
步骤S2：图案化所述第二叠层结构，以去除所述第二叠层结构的一端，露出所述第一叠层结构；
步骤S3：沉积牺牲材料层至所述第二叠层结构，以覆盖露出的所述第一叠层结构；
步骤S4：在所述第二叠层结构上形成至少一包括绝缘层和虚拟栅极层的叠层结构；
步骤S5：在所述叠层结构上形成掩膜层并图案化，然后以所述图案化的掩膜层为掩膜蚀刻顶层的所述叠层结构，以得到台阶形图案，并循环执行所述图案化和所述蚀刻步骤，以将所述台阶形图案依次向下传递至所述第二叠层结构，以露出所述牺牲材料层；
步骤S6：去除所述牺牲材料层，形成完整的台阶形结构。
可选地，所述步骤S5包括：
步骤S51：所述第二叠层结构上方的所述叠层结构包括N层，其中所述N大于1，图案化所述掩膜层，以露出第N叠层结构的一端，露出的所述一端位于所述牺牲材料层的上方；
步骤S52：以所述掩膜层为掩膜蚀刻所述第N叠层结构，以形成台阶形图案并露出第N-1叠层结构；
步骤S53：再次图案化所述掩膜层，减小所述掩膜层的尺寸，再次露出部分所述第N叠层结构，然后分别以所述掩膜层和所述第N叠层结构为掩膜蚀刻所述第N叠层结构和第N-1叠层结构，以在所述第N-1叠层结构中得到台阶形图案；
步骤S54：重复所述步骤53至所述第二叠层结构，以露出所述牺牲材料层。
可选地，所述第二叠层结构中绝缘层的厚度大于上方的所述叠层结构中绝缘层的厚度。
可选地，所述牺牲材料层选用无定型硅或无定形碳。
可选地，所述步骤S3包括：
步骤S31：沉积所述牺牲材料层，以覆盖所述第二叠层结构和露出的所述第一叠层结构；
步骤S32：回蚀刻所述牺牲材料层至所述第二叠层结构，以露出剩余的所述第二叠层结构。
可选地，所述掩膜层选用光刻胶层。
可选地，所述绝缘层选用氧化物，所述虚拟栅极层选用氮化物。
可选地，所述方法还进一步包括：
步骤S7：去除所述虚拟栅极层，并在所述绝缘层上沉积栅极材料层，以形成台阶形的栅极结构；
步骤S8：执行后段制程，以得到TCAT结构。
本发明还提供了一种基于上述的方法制备得到的半导体器件。
本发明还提供了一种电子装置，包括上述的半导体器件。
本发明为了解决现有技术中存在的问题，提供了一种半导体器件的制备方法，在所述方法中在形成具有较大厚度绝缘层的第二叠层结构之后图案化所述第二叠层结构，以去除部分所述第二叠层结构，形成台阶形结构，然后沉积牺牲材料层，以覆盖并填充去除的部分，然后形成若干层叠层结构并在所述叠层结构的顶部形成掩膜层，依次向下蚀刻至所述第二叠层结构，以形成台阶形结构，最后去除所述牺牲材料层，得到完整的结构，所述方法不仅可以获得良好的台阶形轮廓，与理想的目标轮廓相一致，而且所述方法更加简单，不用多次形成光刻胶层，进一步简化了制备工艺，减低了成本，而且提高了器件的性能。
附图说明
本发明的下列附图在此作为本发明的一部分用于理解本发明。附图中示出了本发明的实施例及其描述，用来解释本发明的装置及原理。在附图中，
图1a-1l为本发明一具体地实施中所述半导体器件的制备过程示意图；
图2为本发明一具体地实施中所述半导体器件的制备的工艺流程图。
具体实施方式
在下文的描述中，给出了大量具体的细节以便提供对本发明更为彻底的理解。然而，对于本领域技术人员而言显而易见的是，本发明可以无需一个或多个这些细节而得以实施。在其他的例子中，为了避免与本发明发生混淆，对于本领域公知的一些技术特征未进行描述。
应当理解的是，本发明能够以不同形式实施，而不应当解释为局限于这里提出的实施例。相反地，提供这些实施例将使公开彻底和完全，并且将本发明的范围完全地传递给本领域技术人员。在附图中，为了清楚，层和区的尺寸以及相对尺寸可能被夸大。自始至终相同附图标记表示相同的元件。
应当明白，当元件或层被称为“在...上”、“与...相邻”、“连接到”或“耦合到”其它元件或层时，其可以直接地在其它元件或层上、与之相邻、连接或耦合到其它元件或层，或者可以存在居间的元件或层。相反，当元件被称为“直接在...上”、“与...直接相邻”、“直接连接到”或“直接耦合到”其它元件或层时，则不存在居间的元件或层。应当明白，尽管可使用术语第一、第二、第三等描述各种元件、部件、区、层和/或部分，这些元件、部件、区、层和/或部分不应当被这些术语限制。这些术语仅仅用来区分一个元件、部件、区、层或部分与另一个元件、部件、区、层或部分。因此，在不脱离本发明教导之下，下面讨论的第一元件、部件、区、层或部分可表示为第二元件、部件、区、层或部分。
空间关系术语例如“在...下”、“在...下面”、“下面的”、“在...之下”、“在...之上”、“上面的”等，在这里可为了方便描述而被使用从而描述图中所示的一个元件或特征与其它元件或特征的关系。应当明白，除了图中所示的取向以外，空间关系术语意图还包括使用和操作中的器件的不同取向。例如，如果附图中的器件翻转，然后，描述为“在其它元件下面”或“在其之下”或“在其下”元件或特征将取向为在其它元件或特征“上”。因此，示例性术语“在...下面”和“在...下”可包括上和下两个取向。器件可以另外地取向(旋转90度或其它取向)并且在此使用的空间描述语相应地被解释。
在此使用的术语的目的仅在于描述具体实施例并且不作为本发明的限制。在此使用时，单数形式的“一”、“一个”和“所述/该”也意图包括复数形式，除非上下文清楚指出另外的方式。还应明白术语“组成”和/或“包括”，当在该说明书中使用时，确定所述特征、整数、步骤、操作、元件和/或部件的存在，但不排除一个或更多其它的特征、整数、步骤、操作、元件、部件和/或组的存在或添加。在此使用时，术语“和/或”包括相关所列项目的任何及所有组合。
为了彻底理解本发明，将在下列的描述中提出详细的步骤以及详细的结构，以便阐释本发明的技术方案。本发明的较佳实施例详细描述如下，然而除了这些详细描述外，本发明还可以具有其他实施方式。
实施例一
本发明为了解决现有技术中存在的问题，提供了一种新的半导体器件的制备方法，下面结合附图对本发明所述方法作进一步的说明。其中，图1a-1l为本发明一具体地实施中所述半导体器件的制备过程示意图；图2为本发明一具体地实施中所述半导体器件的制备的工艺流程图。
首先，执行步骤101，提供半导体衬底，在所述半导体衬底上形成有包括绝缘层和虚拟栅极层的第一叠层结构和第二叠层结构，其中，所述第二叠层结构中绝缘层的厚度大于所述第一叠层结构中绝缘层的厚度。
具体地，如图1a所示，提供半导体衬底(图中未示出)，在该步骤中所述半导体衬底可以是以下所提到的材料中的至少一种：硅、绝缘体上硅(SOI)、绝缘体上层叠硅(SSOI)、绝缘体上层叠锗化硅(S-SiGeOI)、绝缘体上锗化硅(SiGeOI)以及绝缘体上锗(GeOI)等。
在该实施例中半导体衬底选用硅。
进一步，在该步骤中还可以进一步包含执行离子注入的步骤，以在所述半导体衬底中形成阱，其中注入的离子种类以及注入方法可以为本领域中常用的方法，在此不一一赘述。
在所述半导体衬底上形成有第一叠层结构(图中仅示出了叠层结构的部分示意图)和第二叠层结构10，其中所述第二叠层结构10包括绝缘层102和虚拟栅极层101，其中，所述绝缘层102具有比正常叠层结构更大的厚度，因此造成在形成台阶形结构过程中引起台阶形轮廓与理想的轮廓存在差别，影响器件性能和良率。
其中，所述绝缘层102选用氧化物层，并不据局限于某一种氧化物，可以选用本领域常用的氧化物。
所述虚拟栅极层可以选用氮化物层，例如选用与所述绝缘层具有较大蚀刻选择比的氮化物层，以在后续的步骤中去除所述虚拟栅极层，形成台阶形栅结构，从而形成3D结构的器件。
进一步，所述绝缘层102选用氧化物层，所述虚拟栅极层可以选用氮化物层，所述叠层结构则为ON叠层。
执行步骤102，图案化所述第二叠层结构，以去除所述第二叠层结构一端的一部分，以露出所述第一叠层结构。
具体地，如图1b所示，在该步骤中在所述第二叠层结构上方形成图案化的掩膜层，以露出所述第二叠层结构的一端。
其中，所述掩膜层可以选用光刻胶层，在所述第二叠层结构上方形成光刻胶层之后曝光显影，以露出所述第二叠层结构的一端。
然后以所述掩膜层为掩膜蚀刻所述第二叠层结构，以去除所述第二叠层结构的一端，以露出所述第一叠层结构，例如露出所述第一叠层结构的右侧。
其中，所述蚀刻可以选用干法蚀刻或者湿法蚀刻，在该实施例中选用干法蚀刻，在所述干法蚀刻中可以选用CF4、CHF3，另外加上N2、CO2、O2中的一种作为蚀刻气氛，其中气体流量为CF4 10-200sccm，CHF310-200sccm，N2或CO2或O210-400sccm，所述蚀刻压力为30-150mTorr，蚀刻时间为5-120s。
执行步骤103，沉积牺牲材料层103，以覆盖露出所述第一叠层结构。
具体地，如图1d所示，在该步骤中沉积牺牲材料层，以覆盖露出所述第一叠层结构并填充所述台阶形结构的缺口。
其中，所述牺牲材料层103选用无定型硅或无定形碳，并不局限于某一种。
所述牺牲材料层103的厚度并不局限于某一数值范围，但至少要大于所述第二叠层结构中所述绝缘层的厚度，优选大于所述绝缘层的厚度，以覆盖所述第二叠层结构中所述绝缘层。
然后回蚀刻所述牺牲材料层至所述第二叠层结构中所述绝缘层，以露出剩余的第二叠层结构中所述绝缘层，并完全填充所述台阶形结构中的空缺，如图1e所示。
其中，所述回蚀刻方法可以选用平坦化方法。
执行步骤104，在所述第二叠层结构上形成若干层包括绝缘层和虚拟栅极层的叠层结构。
具体地，如图1f所示，在所述第二叠层结构上形成若干叠层结构，所述叠层结构包括N层，其中所述N大于1。
在该实施例中所述叠层结构包括位于所述第二叠层结构上方的第三叠层结构11、第四叠层结构12、第五叠层结构13、第六叠层结构14以及第七叠层结构15。
需要说明的是所述实施例仅仅是示例性的，并不局限于所述层数，在实际工艺中可以根据器件的规模进行选择。
其中，每一层均包括绝缘层和虚拟栅极层，所述绝缘层选用氧化物层，并不据局限于某一种氧化物，可以选用本领域常用的氧化物。所述虚拟栅极层可以选用氮化物层，例如选用与所述绝缘层具有较大蚀刻选择比的氮化物层，以在后续的步骤中去除所述虚拟栅极层，形成台阶形栅结构，从而形成3D结构的器件。
执行步骤105，在所述叠层结构上形成掩膜层并图案化，然后以所述掩膜层为掩膜蚀刻顶层的所述叠层结构，以得到台阶形图案，并循环执行所述图案化和所述蚀刻步骤，以将所述台阶形图案依次向下传递至所述第二叠层结构，以露出所述牺牲材料层。
具体地，所述方法包括但并不局限于以下步骤：
步骤1051：图案化所述掩膜层，以露出第N叠层结构的一端，露出的所述一端位于所述牺牲材料层的上方；在该实施例中在所述第七叠层结构15上形成掩膜层104。
其中，所述掩膜层104选用容易去除且不会残留的掩膜层，例如在该实施例中所述掩膜层104选用光刻胶层。
然后图案化所述掩膜层，例如对所述光刻胶层进行曝光显影，以露出第N叠层结构的一端，露出的所述一端位于所述牺牲材料层的上方，如图1h所示。
步骤1052：以所述掩膜层为掩膜蚀刻所述第N叠层结构，以形成台阶形图案并露出第N-1叠层结构。
具体地，在该实施例中，以所述掩膜层104为掩膜蚀刻所述第七叠层结构15，以去除部分所述第七叠层结构15，进而形成台阶形结构，如图1i所示，其中，去除部分位于所述牺牲材料层的上方。
其中，所述蚀刻方法可以选用干法蚀刻或湿法蚀刻并不据局限于某一种。
步骤1053：再次图案化所述掩膜层，减小所述掩膜层的尺寸，再次露出部分所述第N叠层结构，然后分别以所述掩膜层和所述第N叠层结构为掩膜蚀刻所述第N叠层结构和第N-1叠层结构，以在所述第N-1叠层结构中得到台阶形图案。
具体地，在该实施例中，修剪所述掩膜层104，以减小所述掩膜层104的长度，露出第七叠层结构15，然后以所述掩膜层104和所述第七叠层结构15为掩膜蚀刻所述第七叠层结构15和第六叠层结构14，以将所述台阶形结构向下传递，如图1j所示。
步骤1054：重复所述步骤1053至所述第二叠层结构，以露出所述牺牲材料层。
具体地，在该步骤中，重复所述步骤，依次蚀刻所述第五叠层13、第四叠层12以及第三叠层11，以得到1k所示的台阶形结构。
执行步骤106，去除所述牺牲材料层103，形成完整的台阶形结构。
具体地，如图1l所示，在该步骤中去除露出的所述牺牲材料层103，以露出所述第一叠层结构。
其中，去除所述牺牲材料层103的方法可以选用干法蚀刻或者湿法蚀刻，在此不再赘述。
去除所述牺牲材料层103之后，还可以进一步包含其它步骤，例如去除所述虚拟栅极层，并在所述绝缘层上沉积栅极材料层，以形成台阶形结构的栅极结构；执行后段制程，以得到TCAT结构
至此，完成了本发明实施例的半导体器件制备的相关步骤的介绍。在上述步骤之后，还可以包括其他相关步骤。此处不再赘述。并且，除了上述步骤之外，本实施例的制备方法还可以在上述各个步骤之中或不同的步骤之间包括其他步骤，这些步骤均可以通过现有技术中的各种工艺来实现，此处不再赘述。
本发明为了解决现有技术中存在的问题，提供了一种半导体器件的制备方法，在所述方法中在形成具有较大厚度绝缘层的第二叠层结构之后图案化所述第二叠层结构，以去除部分所述第二叠层结构，形成台阶形结构，然后沉积牺牲材料层，以覆盖并填充去除的部分，然后形成若干层叠层结构并在所述叠层结构的顶部形成掩膜层，依次向下蚀刻至所述第二叠层结构，以形成台阶形结构，最后去除所述牺牲材料层，得到完整的结构，所述方法不仅可以获得良好的台阶形轮廓，与理想的目标轮廓相一致，而且所述方法更加简单，不用多次形成光刻胶层，进一步简化了制备工艺，减低了成本，而且提高了器件的性能。
参照图2，其中示出了本发明制备所述半导体器件的工艺流程图，用于简要示出整个制造工艺的流程，包括以下步骤：
步骤S1：提供半导体衬底，在所述半导体衬底上形成依次层叠的第一叠层结构和第二叠层结构，其中，所述第一叠层结构和第二叠层结构均包括绝缘层和位于绝缘层上的虚拟栅极层，所述第二叠层结构中的绝缘层的厚度大于所述第一叠层结构中的绝缘层的厚度；
步骤S2：图案化所述第二叠层结构，以去除所述第二叠层结构的一端，露出所述第一叠层结构；
步骤S3：沉积牺牲材料层至所述第二叠层结构，以覆盖露出的所述第一叠层结构；
步骤S4：在所述第二叠层结构上形成至少一包括绝缘层和虚拟栅极层的叠层结构；
步骤S5：在所述叠层结构上形成掩膜层并图案化，然后以所述图案化的掩膜层为掩膜蚀刻顶层的所述叠层结构，以得到台阶形图案，并循环执行所述图案化和所述蚀刻步骤，以将所述台阶形图案依次向下传递至所述第二叠层结构，以露出所述牺牲材料层；
步骤S6：去除所述牺牲材料层，形成完整的台阶形结构。
实施例二
本发明还提供了一种半导体器件，所述半导体器件选用实施例1所述的方法制备。
所述半导体器件包括半导体衬底，所述半导体衬底可以是以下所提到的材料中的至少一种：硅、绝缘体上硅(SOI)、绝缘体上层叠硅(SSOI)、绝缘体上层叠锗化硅(S-SiGeOI)、绝缘体上锗化硅(SiGeOI)以及绝缘体上锗(GeOI)等。在该实施例中半导体衬底选用硅。
在所述半导体衬底上形成有包括绝缘层和栅极层的第一叠层结构和第二叠层结构，其中，所述第二叠层结构中绝缘层的厚度大于所述第一叠层结构中绝缘层的厚度。
其中所述第二叠层结构10包括绝缘层102和栅极层101，其中，所述绝缘层102具有比正常叠层结构更大的厚度，因此造成在形成台阶形结构过程中引起台阶形轮廓与理想的轮廓存在差别，影响器件性能和良率。
其中，所述绝缘层102选用氧化物层，并不据局限于某一种氧化物，可以选用本领域常用的氧化物。
进一步，所述绝缘层102选用氧化物层，所述栅极层可以选用常用的材料。
在所述第二叠层结构上形成有若干层包括绝缘层和栅极层的叠层结构。
具体地，如图1f所示，在所述第二叠层结构上形成有若干叠层结构，所述叠层结构包括N层，其中所述N大于1。
在该实施例中所述叠层结构包括位于所述第二叠层结构上方的第三叠层结构11、第四叠层结构12、第五叠层结构13、第六叠层结构14以及第七叠层结构15。
需要说明的是所述实施例仅仅是示例性的，并不局限于所述层数，在实际工艺中可以根据器件的规模进行选择。
其中，每一层均包括绝缘层和栅极层，所述绝缘层选用氧化物层，并不据局限于某一种氧化物，可以选用本领域常用的氧化物。所述栅极层可以选用多晶硅层等，从而形成3D结构的器件。
其中所述若干层叠层结构的尺寸从上往下依次减小，以形成台阶形结构，如图1l所示。
在所述器件中所述台阶形结构具有更好的轮廓，进一步提高了半导体器件的性能和良率。
实施例三
本发明还提供了一种电子装置，包括实施例二所述的半导体器件。其中，半导体器件为实施例二所述的半导体器件，或根据实施例一所述的制备方法得到的半导体器件。
本实施例的电子装置，可以是手机、平板电脑、笔记本电脑、上网本、游戏机、电视机、VCD、DVD、导航仪、照相机、摄像机、录音笔、MP3、MP4、PSP等任何电子产品或设备，也可为任何包括所述半导体器件的中间产品。本发明实施例的电子装置，由于使用了上述的半导体器件，因而具有更好的性能。
本发明已经通过上述实施例进行了说明，但应当理解的是，上述实施例只是用于举例和说明的目的，而非意在将本发明限制于所描述的实施例范围内。此外本领域技术人员可以理解的是，本发明并不局限于上述实施例，根据本发明的教导还可以做出更多种的变型和修改，这些变型和修改均落在本发明所要求保护的范围以内。本发明的保护范围由附属的权利要求书及其等效范围所界定。

Claims (10)

1.一种半导体器件的制备方法，包括：
步骤S1：提供半导体衬底，在所述半导体衬底上形成依次层叠的第一叠层结构和第二叠层结构，其中，所述第一叠层结构和第二叠层结构均包括绝缘层和位于绝缘层上的虚拟栅极层，所述第二叠层结构中的绝缘层的厚度大于所述第一叠层结构中的绝缘层的厚度；
步骤S2：图案化所述第二叠层结构，以去除所述第二叠层结构的一端，露出所述第一叠层结构；
步骤S3：沉积牺牲材料层至所述第二叠层结构，以覆盖露出的所述第一叠层结构；
步骤S4：在所述第二叠层结构上形成至少一包括绝缘层和虚拟栅极层的叠层结构；
步骤S5：在所述叠层结构上形成掩膜层并图案化，然后以所述图案化的掩膜层为掩膜蚀刻顶层的所述叠层结构，以得到台阶形图案，并循环执行所述图案化和所述蚀刻步骤，以将所述台阶形图案依次向下传递至所述第二叠层结构，以露出所述牺牲材料层；
步骤S6：去除所述牺牲材料层，形成完整的台阶形结构。
2.根据权利要求1所述的方法，其特征在于，所述步骤S5包括：
步骤S51：所述第二叠层结构上方的所述叠层结构包括N层，其中所述N大于1，图案化所述掩膜层，以露出第N叠层结构的一端，露出的所述一端位于所述牺牲材料层的上方；
步骤S52：以所述掩膜层为掩膜蚀刻所述第N叠层结构，以形成台阶形图案并露出第N-1叠层结构；
步骤S53：再次图案化所述掩膜层，减小所述掩膜层的尺寸，再次露出部分所述第N叠层结构，然后分别以所述掩膜层和所述第N叠层结构为掩膜蚀刻所述第N叠层结构和第N-1叠层结构，以在所述第N-1叠层结构中得到台阶形图案；
步骤S54：重复所述步骤53至所述第二叠层结构，以露出所述牺牲材料层。
3.根据权利要求1所述的方法，其特征在于，所述第二叠层结构中绝缘层的厚度大于上方的所述叠层结构中绝缘层的厚度。
4.根据权利要求1所述的方法，其特征在于，所述牺牲材料层选用无定型硅或无定形碳。
5.根据权利要求1所述的方法，其特征在于，所述步骤S3包括：
步骤S31：沉积所述牺牲材料层，以覆盖所述第二叠层结构和露出的所述第一叠层结构；
步骤S32：回蚀刻所述牺牲材料层至所述第二叠层结构，以露出剩余的所述第二叠层结构。
6.根据权利要求1所述的方法，其特征在于，所述掩膜层选用光刻胶层。
7.根据权利要求1所述的方法，其特征在于，所述绝缘层选用氧化物，所述虚拟栅极层选用氮化物。
8.根据权利要求1所述的方法，其特征在于，所述方法还进一步包括：
步骤S7：去除所述虚拟栅极层，并在所述绝缘层上沉积栅极材料层，以形成台阶形的栅极结构；
步骤S8：执行后段制程，以得到TCAT结构。
9.一种基于权利要求1至8之一所述的方法制备得到的半导体器件。
10.一种电子装置，包括权利要求9所述的半导体器件。
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