CN104576597A - 一种接触窗结构及其形成方法 - Google Patents

Abstract

本发明公开了一种接触窗结构及其形成方法，该阶梯式接触窗结构的形成方法，包括：形成一由多个有源层与多个绝缘层交替的叠层，此叠层包括一第一子叠层与一第二子叠层，各子叠层的有源层被这些绝缘层分开；各子叠层的有源层包括一上边界有源层；一子叠层绝缘层形成于第一子叠层与第二子叠层之间；在一已知刻蚀步骤中，子叠层绝缘层具有一不同于绝缘层的刻蚀时间的刻蚀时间；接通这些上边界有源层；接续上述接通步骤，接通其余这些有源层，并于这些有源层上产生一阶梯式结构的着陆区；形成延伸至这些着陆区的层间导体，这些层间导体由绝缘材料各自分开。

Description

一种接触窗结构及其形成方法

技术领域

本发明是有关于高密度装置，且特别是，在本发明的实施例中，提供一种形成三维高密度半导体装置的方法，其以导体连接至半导体装置(例如存储器装置)的有源层。 

背景技术

三维半导体装置是由多个有源层与多个绝缘层相互交替的叠层所形成。在存储器装置中，每一层皆可包括一平面阵列的存储单元，在现今的三维叠层存储器装置中，有源层包括由有源层带(active strip)建置而成的字线与位线，以供存储单元使用，这些存储单元交替叠层形成了空隙相隔的脊状结构(spaced-apart ridge-like structure)。这些有源层可由掺杂(p型或n型掺杂)半导体材料或无掺杂半导体材料制成。在此型的三维存储装置中，存储单元可置放于层叠的位线或层叠的字线与交叉通过的字线或交叉通过的位线的交叉点上，以形成三维存储器阵列。 

其中一种连接层间导体至有源层的方式为多道显影刻蚀工艺，其被揭露于美国专利号8,383,512中，名称为Method for Making Connection Structure，其中揭露的内容在此引用作为参考。另一种方法则是美国专利申请号13／735,922，提交于2013／1／27，名称为Method for Forming Interlayer Conductors to a Stack of Conductor Layers此揭露的内容在此引用作为参考。 

发明内容

在一范例中，提出一种阶梯式接触窗结构的形成方法，该方法包括：形成一由多个有源层与多个绝缘层交替的叠层，如下所述；形成包括N个有源层的一第一子叠层，该N个有源层被这些绝缘层分开，该N个有源层包括一上边界有源层；形成一第二子叠层于该第一子叠层之上，该第二子叠层包括M个有源层，该M个有源层被这些绝缘层分开，该M个有源 层包括一上边界有源层；形成一第一子叠层绝缘层位于该第一子叠层与该第二子叠层之间，在一已知刻蚀步骤中该第一子叠层绝缘层具有一不同于该第二子叠层内的这些绝缘层的多个刻蚀时间的刻蚀时间；接通这些上边界有源层；接续这些上边界有源层的接通步骤，接通该第一子叠层与该第二子叠层的其余这些有源层，并于该第一子叠层与该第二子叠层的这些有源层上产生一阶梯式结构的着陆区(1anding area)；形成延伸至这些着陆区的多个层间导体，这些层间导体由绝缘材料各自分开。 

在一范例中，提出一种阶梯式接触窗结构的形成方法，该方法包括：形成一由多个有源层和多个绝缘层交替的叠层，如下所述；该叠层包括具有上边界有源层的多个子叠层，这些子叠层具有绝缘层和多个有源层对(active layer pair)在上边界有源层之下，该绝缘层与这些有源层对构成多个第一层对(first layer pairs)，这些第一层对在该已知刻蚀工艺中有多个一致的第一子叠层刻蚀时间；该叠层也包括多个第二层对(second layer pairs)，这些第二层对包括多个子叠层绝缘层，这些子叠层绝缘层位于这些子叠层之间，该第二层对在该已知刻蚀工艺中有多个第二子叠层刻蚀时间，其相异于这些第一子叠层刻蚀时间；在一个或多个刻蚀步骤中，经过刻蚀，使叠层产生多个开口，这些开口的刻蚀深度止于这些上边界有源层；深度刻蚀被选定的这些开口以形成多个通孔，这些通孔显露各该子叠层内的多个有源层；形成多个层间导体于(1)这些通孔中以延伸至这些有源层，且(2)在这些开口未被进行深度刻蚀的过程中，形成这些层间导体以延伸至这些上边界有源层。 

在一范例中，一阶梯式接触窗结构包括一由有源层与绝缘层交替的叠层，该叠层为非简单排列，使得下述的两种状况至少其一针对相同的刻蚀工艺(1)有源层之间的刻蚀时间不同，或(2)绝缘层之间的刻蚀时间不同。一阶梯式结构的着陆区位于这些有源层之上，这些层间导体延伸至该阶梯式结构的着陆区，这些层间导体之间由绝缘材料所隔开。 

为了对本发明的上述，优点及其他方面有更佳的了解，下文特举较佳实施例，并配合所附图式，作详细说明如下： 

附图说明

图1绘示一半导体装置的示意图，其包括作为层间导体的半导体垫。 

图2A、图2B、图2C、图2D、图2E与图2F为一简单侧视图，绘示了该叠层为简单排列时，多道显影刻蚀工艺的一范例。 

图3A、图3B、图3C、图3D与图3E为一简单侧视图，绘示了该叠层为非简单排列时，在光刻刻蚀工艺当中产生一刻蚀深度问题的范例。 

图4A、图4B、图4C、图4D、图4E、图4F与图4G为一简单侧视图，为一叠层为简单排列时，剪切刻蚀工艺步骤的实施例。 

图5A、图5B、图5C与图5D为一简单侧视图，为一叠层为非简单排列时，剪切刻蚀工艺步骤与工艺中产生刻蚀深度问题的实施例。 

图6为一接触窗结构的范例，其中由有源层与绝缘层交替的叠层为非简单排列。 

图7-图25为图6接触窗结构的形成步骤范例，该步骤为多道显影刻蚀工艺。 

图7绘示一由有源层与绝缘层交替的叠层。 

图8绘示图7的结构加上刻蚀掩模的情况。 

图9绘示图8的结构经刻蚀步骤后的情况。 

图10绘示图9的结构移除刻蚀掩模后的情况。 

图11绘示图10的结构加上第二层刻蚀掩模的情况。 

图12绘示图11的结构经刻蚀步骤后的情况。 

图13绘示图12的结构移除第二层刻蚀掩模后的情况。 

图14绘示图13的结构加上第三层刻蚀掩模的情况。 

图15绘示图14的结构经刻蚀步骤后的情况。 

图16绘示图15的结构移除第三层刻蚀掩模后的情况。 

图17绘示图16的结构加上第四层刻蚀掩模的情况。 

图18绘示图17的结构经刻蚀步骤后的情况。 

图19绘示图18的结构移除第四层刻蚀掩模后的情况。 

图20绘示图19的结构加上第五层刻蚀掩模的情况。 

图21绘示图20的结构经刻蚀步骤后的情况。 

图22绘示图21的结构移除第五层刻蚀掩模后，叠层中通孔形成的情况。 

图23绘示图22的结构加入一绝缘层。 

图24绘示图23的结构移除了一部分绝缘层，并于通孔中留下一侧壁绝缘层。 

图25绘示图24的结构加入层间导体之后产生如图6所绘示的接触窗结构。 

图26-图43为一藉剪切刻蚀步骤形成一接触窗结构的范例。 

图26绘示一由有源层与绝缘层交替的叠层，其上置第一刻蚀掩模。 

图27绘示图26的结构经刻蚀步骤后的情况。 

图28绘示图27的结构移除第一刻蚀掩模，并以第二刻蚀掩模代替。 

图29绘示图28的结构经刻蚀步骤后的情况。 

图30绘示图29的结构移除第二刻蚀掩模。 

图31绘示图30的结构加上第三刻蚀掩模。 

图32绘示图31的结构经刻蚀步骤后的情况。 

图33绘示图32进行第三刻蚀掩模的第一次修整。 

图34绘示图33的结构经刻蚀步骤后的情况。 

图35绘示图34进行第三刻蚀掩模的第二次修整。 

图36绘示图35的结构经刻蚀步骤后的情况。 

图37绘示图36移除修整后的第三刻蚀掩模。 

图38绘示图37的结构加入一绝缘／绝阻层后的情况。 

图39绘示图38的结构加入一绝缘材料后的情况。 

图40绘示图39的结构加上第四刻蚀掩模。 

图41绘示图40的结构经刻蚀步骤后的情况。 

图42绘示图41移除第二刻蚀掩模后与通孔形成的结构。 

图43绘示图42中的通孔内加入层间导体的结构。 

图44为一简化流程示意图，绘示图7-图25所述的接触窗结构形成步骤。 

图45为一简化流程示意图，绘示图26-图43的接触窗结构形成的步骤。 

图46为一简化流程示意图，绘示图26-图43接触窗结构形成的步骤。 

图47为一集成电路的简化方块图。 

【符号说明】 

ML1、ML2、ML3：金属层 

100：半导体装置 

102～105、112～115：有源层带 

102B、103B、104B、105B、112B、113B、114B、115B：半导体垫 

102C1、102C2、102C3、103C1、103C2、104C1：半导体板开口 

119：源极线终端 

125-1～125-N：层间导体 

126：接地选择栅极 

127：栅极选择线 

128、252：源极线 

152：存储材料层 

154：硅化金属层 

200、330：叠层 

202、202.2、202.3：交替作用有源层 

202.1：上边界有源层 

204、204.1、204.2、312：绝缘层 

204.3：第三绝缘层 

206、278、328：第一刻蚀掩模 

212、284、336：第二刻蚀掩模 

220、290、352：第三刻蚀掩模 

298、364：第四刻蚀掩模 

304、332：第五刻蚀掩模 

208、280：第一刻蚀掩模开口 

214、286：第二刻蚀掩模开口 

222、292.1、292.2：第三刻蚀掩模开口 

299：第四刻蚀掩模开口 

306：第五刻蚀掩模开口 

224：最上层有源层显露区域 

228、234、334：有源层202.1显露区域 

226、230：有源层202.2显露区域 

230、232：有源层202.3显露区域 

236：阶梯式结构 

238、310、358：着陆区 

250、370：接触窗结构 

252：子叠层 

252.1：第一子叠层 

252.2：第二子叠层 

252.3：第三子叠层 

252.4：第四子叠层 

254：层对 

262：第二层对 

264：第三层对 

266：第四层对 

256、258、260：子叠层绝缘层 

268：上绝缘层 

270：下绝缘层 

272、372：层间导体 

274：侧壁绝缘 

282：第一刻蚀开口 

288；第二刻蚀开口 

294：第三刻蚀开口 

296：第四刻蚀开口 

300：部分刻蚀结构 

302：开口 

308、368：通孔 

314：侧墙绝缘层 

318：上层开口 

331：掩模部分 

338、340、342、344：表面 

348、349、350、351：显露表面区域 

354、356：剪切刻蚀掩模 

360：阻隔层 

362：绝缘材料 

370：接触窗结构 

975：集成电路 

958：平面译码器 

959：位线 

960：三维闪存阵列 

961：列译码器 

962：字线 

963：行译码器 

964：SSL线 

965：地址输入线 

966：检测放大器／数据输入结构 

968：偏压设置供应电压 

969：状态机 

971：数据输入线 

972：数据输出线 

974：集成电路 

具体实施方式

以下为多个实施例参照附图的详细说明。以下的说明将会参照特定的实施例和形成方法，本意并非为了对本发明作任何不必要的限制，或是揭露任何实施例与方法。以下所有实施例皆是用于示范本发明，而非限制其范围，以本专利的权利要求范围所界定为准。那些在本技术领域具有通常知识的人员可以了解在接下来说明中的各种等效的变化。除非另有说明外，在本申请中规定的关系，例如，平行、对齐，具有均匀的特性，或在同一平面上，作为指定的关系表示于制造过程的限制，并在生产上的变化。当 元件被描述为链接，连接，接触或相互接触，皆不必在物理上彼此直接接触，除非特别如此描述。在各个实施例中相同的元件通常是具有相同的附图标记。 

图1为一三维半导体装置100的示意图(例如存储器装置)，该半导体装置描述于美国专利公开号2012／0182806，2011年4月1日提交，名称为Memory Architecture of3D Array With Alternating Memory String Orientation and String Select Structures。为了使有源层表现明显，图中许多绝缘材料未明确绘出，包括了半导体层和连接到层间导体的半导体垫以及其他部件。三维半导体装置100于一衬底(图未绘示)上形成，衬底上具有一绝缘层(图未绘示)。该衬底包括了至少一集成电路或其他结构。四个半导体垫102B、103B、104B与105B位于该叠层的有源层的近端，而另外四个半导体垫112B、113B、114B与115B则位于该叠层的有源层的末端。如图所示，但这些相应有源层的数量与这些半导体垫的数量可以延伸至任何层数N，N为比1大的数字。如图所示，此三维半导体装置包括了有源层带的叠层(如102、103、104与105)，这些有源层带之间由绝缘材料所隔开，半导体垫(如102B、103B、104B与105B)隔开了对应有源层中的有源层带。如图绘示，该半导体垫102B、103B、104B与105B以电耦合方式与这些有源层连接，再连接译码电路至阵列内的选择层。半导体垫102B、103B、104B与105B与有源层可同时性地产生图案化，只要用于层间导体的通孔发生例外的可能。在上述实施例中，每一条有源层带包括适于由半导体材料制作的一通道区间。如图所示，这些有源层带沿Y轴呈脊状分布，所以有源层带102、103、104与105可配置为快闪存储单元串的主体，也包括了通道区间于主体中。以下举例，在水平NAND串状配置中，如图所示，一层存储材料152表面镀上多层叠层的有源层带，且在其他范例中至少会位于有源层带的侧壁之上。在其他实施范例中，这些有源层带可被配置为垂直NAND串状配置的字线。参见发明人共有的美国专利号8,363,476，名称为Memory Device，Manufacturing Method and Operating Method ofthe Same。 

每一有源层带的叠层其中一端皆为半导体垫，而另外一端则为源极线。因此，有源层带102，103，104，105的终端为近端的半导体垫102B、103B、 104B与105B而另一末端为源极线终端119，该源极线终端119通过一栅极选择线127，有源层带112、113、114与115的终端为远程的半导体垫112B，113B，114B与115B且另一近端为源极线终端(例如源极线128)，该源极线终端通过一栅极选择线126。 

在图1的实施例中，多个导体125-1到125-N正交排列于多个有源层带的叠层上，这些导体125-1到125-N与这些有源层带形成的叠层具有一共形表面，这些导体组成的多个叠层之间有沟道被界定，且在有源层带102，103，104，105侧表面的交界处之间界定多层阵列的接口区间(interface region)，这些阵列位于叠层及导体125-1到125-N之上(例如：字线或源极选择线)。因此，一硅化层(例如：硅化钨、硅化钴，硅化钛或镍硅化物)154可在这些导体上方表面形成(例如：字线或源极选择线)。 

根据于离子注入程序，由存储器材料制成的层152可包括多层介电质电能储存结构(dielectric charge storage structure)。举例，一多层介电质电能储存结构包括一隧穿层，该隧穿层包括了一氧化硅材料、一由氮化硅制成的电荷储存层以及一由氧化硅制成的阻隔层。在一些例子中，介电质电能储存层中的隧穿层可包括一厚度小于2纳米的第一氧化硅层，一厚度小于3纳米的氮化硅层，以及一厚度小于3纳米的第二氧化硅层。在其他离子注入程序中，由存储器材料制成的层152只包括电荷储存层，而不包括隧穿层以及阻隔层。 

在其他替代方案中，反熔丝材料(anti-fuse materials)如二氧化硅，氮氧化硅或是其他种类的氧化硅，这些材料的厚度等级约在1到5纳米之间，为可以利用的等级。其他反熔丝材料，例如氮化硅也为可以利用的材料。在一反熔丝实施例中，有源层带102、103、104与105可为一第一导电型(例如p型)的半导体材料，导体(例如字线或源极选择线)125-N可为一第二导电型(例如n型)半导体材料。当导体125-N是用较高掺杂率的n+-型多晶硅，则这些有源层带102、103、104与105可使用p型多晶硅形成。在反熔丝实施例中，有源层带的宽度必须有足够空间提供给一空乏区以支持二极管操作，因此，存储单元内部包括一由可编程的反熔丝层形成p-n接面的整流电路，该整流电路于阳极与阴极之间，也就是在多晶硅层带与导体线之间的三维阵列交叉点中。 

在其他实施例中，不同的可编程电阻式存储器材料同样也可用做存储器材料，包括金属氧化物如氧化钨或离子掺杂的金属氧化物，或是其他材料，一些这般的材料可制成通过多种电压或电流编程或擦除的装置，且可实现每一存储单元储存多字节的操作。 

由图1可看出，这些半导体垫102B、103B、104B与105B配置于该装置的相对应层中且连结一侧的这些有源层带，这些半导体垫为连续图案化方式形成。在一些实施例中，这些位于相对应层中的半导体垫连结两侧的这些有源层带。在其他实施例中，这些半导体垫可通过其他材料或是结构链接这些有源层带，此可产生电性连接而使装置操作所需的电压或电流通过。而且，一覆盖于上的绝缘层(未绘示于图中)与半导体垫102B、103B、104B与105B，最下方的半导体垫除外，包括了开口102C1、102C2、102C3、103C1、103C2与104C1，在其下方的半导体垫之上显露出多个着陆区而形成一阶梯式结构。 

一种连接层间导体与叠层内的有源层的方式为多道显影刻蚀工艺，揭露于发明人共有的美国专利号8,383,512，名称为Method for Making Multilayer Connection Structure，此揭露在此引用作为参考。另一种相同的应用方法，称作剪切刻蚀工艺(trim-etch process)，揭露于发明人共有的美国专利申请号13／735,922，于2013年1月7日提交，名称为Method for Forming Interlayer Conductors to a Stack of Conductor Layers，此揭露在此引用作为参考。 

图2A-图2F绘示一用于形成接触窗结构的多道显影刻蚀工艺，图2A绘示了一叠层200，该叠层200内有交替的多个有源层202与多个绝缘层204，最上方的有源层202.1覆盖有一第一刻蚀掩模206。第一刻蚀掩模206有多个第一刻蚀掩模开口208。图2B绘示了图2A的结构经第一阶刻蚀后的情形，也就是一有源层202和一绝缘层204，该第一刻蚀于刻蚀掩模开口208中产生第一刻蚀开口210。第一刻蚀掩模206经移除后，见图2C，一第二刻蚀掩模212形成并覆盖于叠层200之上。见图2D，第二刻蚀掩模有多个第二刻蚀掩模开口214，这些刻蚀掩模开口214的一对齐第一刻蚀开口208，其余则否。接下来，如图2E所示，第二阶段进行第二次刻蚀，形成多个通孔并延伸至该第二、第三及第四有源层202.2，202.3与204.4 与第一有源层202.1在第二层刻蚀掩模移除后被显露出来，如图2F所示。 

叠层200由有源层202与绝缘层204所制成，这些有源层202与绝缘层204各自有相同的刻蚀性质。在此例中，有源层202由相同导电材料所制成且具有相同厚度。同样的，绝缘层204由相同绝缘材料所制成且具有相同厚度。因此，每一对有源层与绝缘层在一已知刻蚀工艺中会有一相同的刻蚀时间，此种有源层与绝缘层成对的配置可视为具有简单排列的叠层。 

图3A-图3D绘示了一不具有简单排列的叠层，与图2A-图2F相似的叠层。在此例中，第三绝缘层204.3的厚度比起上方的绝缘层204.2与204.1更厚，因此，该第三绝缘层204.3所花的刻蚀时间比绝缘层204.1更多。第一上边界有源层202.1，第一绝缘层204.1，第二有源层202.4以及第二绝缘层204.2在第二刻蚀掩模开口214.1进行刻蚀时，相对于第三绝缘层204.3在第二刻蚀掩模开口214.2进行刻蚀时则可以完整完成。 

如同此处所叙述，这些结构提供了一非简单排列，有源层与／或绝缘层有相异的刻蚀时间，有源层与／或绝缘层之间由不同材料工艺和不同的刻蚀性质，甚至是不同的厚度，或为一包括有源层与／或绝缘层之间的不同材料和不同厚度的组合。 

图4A-图4G绘示了一剪切刻蚀工艺的简易范例。一刻蚀掩模220形成于最上边界有源层202.1之上，该刻蚀掩模220有一刻蚀掩模开口222其显露出最上边界有源层的一部份224。如图4B所示，第一刻蚀步骤为：刻蚀穿越有源层202.1与绝缘层204.1使有源层202.2显露出一部分226。经过一第一剪切步骤后，一部份的刻蚀掩模220经移除并显露出最上边界有源层202.1的另一部分228。下一刻蚀步骤如图4D所示，刻蚀穿越有源层202和一绝缘层204使该有源层202.2的部分230，以及该有源层202.3的部分232皆显露出来。经过第二剪切步骤后，见图4E，一部份的刻蚀掩模220经移除并显露出最上边界有源层202.1的部分234。接续另一刻蚀步骤，见图4F，在开口234、230与232的部分穿越一有源层与一绝缘层后产生出如图4F所示的结构，经移除刻蚀掩模220后，图4G绘示出一阶梯式结构236有一数量的着陆区238，分别对应至有源层202.1-202.4，藉此连接有源层与层间导体。 

图5A-图5D绘示一例，该例与图4A-图4G所示范的相近。两例的叠 层皆为非简单排列。在此例中，第二绝缘层204.2比起上方或下方的绝缘层厚更多，经过如图5D的刻蚀步骤后，该步骤可对应至图4D，该刻蚀步骤已足够刻蚀有源层202.1的部分228与位于下方的绝缘层204.1的部分，以使有源层232.2的部分230显露出来。尽管如此，见图5D所绘示，该刻蚀步骤只能使部分的绝缘层204.2完成刻蚀，因为该绝缘层204.2的厚度较大，同时也须更长的刻蚀时间。因此，与图4D不同的是，该第三有源层202.3不会在第二刻蚀步骤时显露出来。尽管如此，使第二刻蚀步骤继续进行，穿过第二绝缘层204.2直到第三有源层202.3被显露出来，可能损毁或破坏有源层202.2的显露部分230。 

以上述为背景，图6绘示一接触窗结构250同样由有源层与绝缘层交替的叠层为非简单排列。接触窗结构250包括了一由有源层202与绝缘层204交替的叠层200，叠层200包括多个子叠层252，这些子叠层252有上边界有源层202.1。这些子叠层252同时也有第一层对(first layer pairs)254，该第一层对254由有源层202与绝缘层204交替而成，位于各个上边界有源层202.1之下。在图6的实施例中，有四个子叠层分别标号为252.1到252.4。该第一层对254由有源层202与绝缘层204交替且在一已知的刻蚀工艺中有相同的第一刻蚀时间。叠层200也包括在子叠层252之间的子叠层绝缘层256、258与260。在此实施例中，子叠层绝缘层256与260的组成成分相同，同样由二氧化硅SiO2制成，而子叠层绝缘层258则由氮化硅SiN制成。子叠层绝缘层256与260的厚度和组成实质上完全相同，因此具有实质上相同的刻蚀性质。尽管如此，子叠层绝缘层256与260的厚度远大于绝缘层204，因此在已知的刻蚀工艺中，穿透子叠层绝缘层256与260所需的时间大于穿透绝缘层204所需的时间。 

子叠层绝缘层256与位于其下的相邻有源层202.1构成了一第二层对262，该第二层对262在已知刻蚀工艺中有一第二刻蚀时间。子叠层绝缘层260与位于其下的相邻有源层202.1构成了一第三层对264，该第三层对264在已知的刻蚀工艺中有一同样的第二刻蚀时间。子叠层绝缘层258与位于其下的相邻有源层202.1构成了一第四层对266，该第四层对266在已知的刻蚀工艺中有一异于第一到第三刻蚀时间的第四刻蚀时间。针对不同层对254、262、264与266的刻蚀时间，可由一广范围的，相同或相 异的材料性质、刻蚀率或是相同／相异的有源层及绝缘层的厚度来决定。 

接触窗结构250包括一上绝缘层268，该上绝缘层268位于子叠层252.1的有源层202.1之上。一下绝缘层270位于子叠层252.4中的有源层202.4的下方。上绝缘层268与下绝缘层270皆由二氧化硅所制成。一组层间导体272延伸穿过上绝缘层268以阶梯方式与每一子叠层252中的每一有源层202连结。每一层间导体272由侧壁绝缘274包围，该侧壁绝缘274由氮化硅制成。 

图7-图25为图6中接触窗结构250的多道显影刻蚀工艺步骤的实施例，与图2A-图2F一并参考讨论。 

图7绘示该叠层200包括子叠层252.1-252.4，该叠层200位于上绝缘层268与下绝缘层270之间，这些子叠层之间由子叠层绝缘层256，258，260所分隔。图8绘示了叠层200(如图7所示)上覆盖一第一刻蚀掩模278，该第一刻蚀掩模278有第一刻蚀掩模开口280。图9绘示经刻蚀后第一刻蚀掩模开口280穿越绝缘层268，往下刻蚀至下边界有源层202.1形成第一刻蚀开口282。图10则绘示第一刻蚀掩模278被移除后的结构。 

图11绘示叠层重新覆上一第二刻蚀掩模284，该第二刻蚀掩模284覆盖了第一刻蚀开口282的一半，第二刻蚀掩模284上有第二刻蚀掩模开口286与其余一半的第一刻蚀开口282相对齐。在图12中，经刻蚀后第二刻蚀掩模开口286往下刻蚀至下边界有源层202.1形成刻蚀开口288。图13则绘示第二刻蚀掩模284被移除以显露出第一刻蚀开口282的情形。 

图14绘示图13的叠层200重新覆上一第三刻蚀掩模290，该第三刻蚀掩模290有一第三刻蚀掩模开口292.1显露出第二刻蚀开口282的一半，该第三刻蚀掩模290的第三刻蚀掩模开口292.2覆盖了第二刻蚀开口288的一半。图15绘示了图14中，叠层200经第三刻蚀开口292.1刻蚀穿过第一子叠层252.1与子叠层绝缘层256，图15同时绘示了经第三刻蚀开口292.2刻蚀穿过第三子叠层252.3与子叠层绝缘层260的结果，以上过程形成了第三刻蚀开口294与第四刻蚀开口296。图16则绘示第三刻蚀掩模290移除的情形。 

图17绘示了一第四刻蚀掩模298，其有第四刻蚀掩模开口299，该第四刻蚀掩模开口299显露了前述所有第一到第四刻蚀开口282、288、294 与296。图18绘示一刻蚀步骤在每一子叠层252.1、252.2、252.3与252.4中，穿越了上边界有源层202.1及下方的绝缘层204.1。此步骤形成了一部分刻蚀结构300，该部分刻蚀结构300移除第四刻蚀掩模298如图19所绘示。该部分刻蚀结构300有开口302延伸至叠层200内的不同层阶。图20绘示了一第五刻蚀掩模304覆盖及显露两开口302，第五刻蚀掩模有刻蚀掩模开口306，位于图19中显露的刻蚀开口302之上。图21则绘示了刻蚀掩模开口306穿越了两有源层202与两绝缘层204。 

图22为图21移除了第五刻蚀掩模304的示意图，通孔308往下延伸至有源层302的着陆区310，图22的结构有阶梯式排列的着陆区310。图23绘示一绝缘层312，该绝缘层312例如由氮化硅所制成，置放在结构内的每一通孔308，以形成一侧壁绝缘314。在图24中，绝缘层312位于绝缘层268之上，且将在这些通孔308底部的绝缘层312移除，使着陆区310可显露出来。在图25绘示了这些通孔308内以一导体填充，如钨W，以生出层间导体272，这些层间导体从上绝缘层268延伸至每一有源层202的着陆区310。此可生出如图6的接触窗结构。 

图26-图43为一剪切刻蚀工艺步骤实施例，前述的图4A-图4G所讨论的剪切刻蚀工艺为此处的简化实施例。 

图26绘示了一与叠层200(图7)相同的叠层330，唯独缺少了上绝缘层268。一第一刻蚀掩模332形成于叠层330之上，该第一刻蚀掩模332覆盖于子叠层252.1的有源层202.1的部分331，且显露出约一半的有源层。经过第一刻蚀步骤后，该结果于图27表示，经由显露部分，子叠层252.1，子叠层绝缘256，第二子叠层252.2以及子叠层绝缘层258皆有一半部分刻蚀完成。显露出第三子叠层252.3的上边界有源层202.1的部分334。 

图28绘示图27的结构，其覆盖一第二刻蚀掩模336于上，该第二刻蚀掩模覆盖并显露出一半的部分334与大约一半的部分331，在显露部分331，刻蚀穿透子叠层252.1与子叠层绝缘层256。而在显露部分334，刻蚀穿透子叠层252.3与子叠层绝缘层260。此步骤生出了如图29所示的结构，该结构有表面区域338、340、342与344。在图30，第二刻蚀掩模被移除于图29所示的结构。 

图31绘示第三刻蚀掩模346覆盖于表面338-344，且显露出这些表面 338-344的一部份，然后刻蚀穿透一有源层202与一绝缘层204，以生出如图32所绘示的结构。该结构有显露的表面区域348-351。在此之后，图33绘示一第三刻蚀掩模352经修整后产生一剪切刻蚀掩模354，该剪切刻蚀掩模354显露出每一子叠层252.1-252.4的有源层202.1的多余部分。皆下来为另一刻蚀步骤，穿透一有源层202与绝缘层204，结果于图34所示。图35绘示了该剪切刻蚀掩模354经修整后产生的剪切刻蚀掩模356，再一次显露使一有源层202与下方的绝缘层204受到刻蚀处理，结果如图36所示。 

图37绘示了图36移除了剪切刻蚀掩模356的结果，该结构显示出以一阶梯式排列的着陆区358。如图38所示，在阶梯式结构上覆以一绝缘层360，或称作阻隔层360，可由如氮化硅SiN所制成。接下来，如图39所示，整个结构上方被一绝缘材料362所覆盖，可由如二氧化硅所制作。接下来，一第四刻蚀掩模364具有与着陆区358对齐的开口366，该第四刻蚀掩模形成于绝缘材料362之上。刻蚀后，通孔368穿越绝缘材料362与绝缘层360到达着陆区358。此结果绘示于图41。图42绘示图41的结构经移除第四刻蚀掩模364。图43表示出层间导体272，该层间导体可由钨W所制作，形成于通孔368内且产生出接触窗结构370。 

图44为一简化流程图，该流程图绘示图7-图25所示的接触窗结构形成方法的步骤。在步骤380中形成一由有源层202与绝缘层204交替的叠层200。步骤382中多个开口294，288与296刻蚀至该叠层中，这些开口深入至边界有源层202.1。在步骤384，特定的开口294，288与296更深入刻蚀以产生通孔308。在步骤366与388中，绝缘层314形成于通孔308之中以及尚未被刻蚀的开口294、288与296之中。接续步骤390中层间导体272的形成，层间导体272连接至主动区域202的着陆区310。 

图45为一简化流程图，该流程图绘示了图26-图43所示的接触窗结构形成方法的基本步骤。在步骤392，形成一由有源层202与绝缘层204交替的叠层330。在步骤394中叠层330经一刻蚀处理以显露出区域338、342与344，这些区域位于子叠层252的上边界有源层202.1。区域338、342与344同时也可称做表面区域338、342与344。在步骤396中，这些区域经刻蚀至显露出有源层202.2、202.3与202.4，这些有源层位于上边 界有源层202.1之下，藉此形成一阶梯式结构。步骤398中一绝缘层360形成于该阶梯式结构。步骤400，该绝缘层360上覆盖一绝缘材料362。在步骤402中，形成通孔368穿透绝缘材料362与绝缘层400。在步骤404中，层间导体372置于通孔368之内，以产生一接触窗结构370。 

图46为一简化流程图，该流程图绘示了图7-图25与图26-图43所示的接触窗结构形成方法的基本步骤。在步骤410中，形成由有源层202与绝缘层204交替的叠层220、380，由第一、第二、第三与第四子叠层252所组成，每一子叠层252中有多层有源层202，这些有源层之间由绝缘层204所隔开。每一子叠层中的这些有源层202包括一上边界有源层202.1。在步骤412中，第一、第二、第三子叠层绝缘层256、258、260形成并设置于子叠层252之间。在第一、第二以及第三子叠层绝缘层中，至少两层子叠层绝缘层与子叠层的绝缘层204在已知的刻蚀工艺中有不同的刻蚀时间。在步骤414中，上边界有源层202.1被接通，接下来其他有源层202.2-202.4在步骤416中被接通，构成如图22与图42的阶梯式结构。在步骤418，层间导体272形成并延伸至着陆区310、318。这些层间导体之间由绝缘材料所隔开。 

图47为一集成电路的简化方块图，该集成电路975包含了一三维NAND闪存阵列960，结构如图1所示，以此为例，在一半导体衬底上布有高密度，窄线宽的全局字线，一列译码器(row decoder)961与多条字线链接，且排列于存储器阵列960的横列方向。一行译码器(column decoder)963与多条SSL线964连结且沿直行方向排列，用于读取和编程数据，这些数据来自于叠层内的存储阵列960内的这些存储单元。一平面译码器(plane decoder)958通过字线959与存储阵列960内的多个平面连结。地址由总线(bus)965所供应并连结至行译码器965，列译码器961与平面译码器958。位于区块966中的检测放大器(sense amplifier)与数据输入结构则与行译码器963连接。在此例中，透过总线967，数据供应透过数据输入线路(data-in line)971，该数据从集成电路971上的输入／输出端供应，或是透过其他位于集成电路975上的内部／外部数据源来供应，送至位于区块966的数据输入结构。在上述实施例中，另一线路974包含至集成电路975中，用于作为一通用处理器或一特殊用途应用处理线路，或是一模块 的集合以提供一由NAND闪存阵列支持的系统单芯片。数据透过检测放大器上的数据输出线(data-out line)972传送至输入／输出端，或是其他位于集成电路975内部／外部的数据目的地。 

以一控制单元实现，在此例中，运用一偏压设置状态机(bias arrangement state machine)969，透过位于区域968的电压供应器或电源供应器产生或供应电压，控制偏压设置的电压的应用，进行如读取，擦除，编程或是擦除验证与编程验证所需的电压。就已知的现有技术，该控制单元可通过特殊用途逻辑回路实现。在其他实施例中，该控制单元包含了一通用处理器，其可能会被实现于同一集成电路用于执行一控制的计算机程序。在另外的实施例中，一特殊用途逻辑回路与通用处理器的结合可利用于控制单元的实现。 

在许多实施例中，一三维阵列装置如存储器装置，该三维阵列装置包括了一多层图案化的半导体材料，每一图案化层包括了多条由半导体材料形成的并行线，这些并行线一端连接至一半导体垫的第一侧，这些半导体垫连接至在一叠层内设置的多层图案化层，每一半导体垫皆包括了一连接层间导体的着陆区，这些层间导体连接至一内连接覆盖导体(overlying inter-connect conductor)，该内连接覆盖导体沿着半导体材料的并行线方向排列。由上方俯视，这些层间导体沿横列方向排列且位于一被绝缘层包覆的通孔结构内，每一列皆沿着X方向排列且平行于第一侧。在其他实施例中，该层间导体可沿Y方向部分偏置，其垂直于X方向。在其他实施例中，这些着陆区可形成多种阶梯式排列，如图6与图43所绘示。 

综上所述，虽然本发明已以较佳实施例揭露如上，然其并非用以限定本发明。本发明所属技术领域中具有通常知识者，在不脱离本发明的精神和范围内，当可作各种的更动与润饰。因此，本发明的保护范围当视随附的权利要求范围所界定的为准。 

Claims (21)

1.一种阶梯式接触窗结构的形成方法，包括：

形成一由多个有源层与多个绝缘层交替的叠层，包括：

形成包括N个有源层的一第一子叠层，该N个有源层被这些绝缘层分开，该N个有源层包括一上边界有源层；

形成一第二子叠层于该第一子叠层之上，该第二子叠层包括M个有源层，该M个有源层被这些绝缘层分开，该M个有源层包括一上边界有源层；且

形成一第一子叠层绝缘层位于该第一子叠层与该第二子叠层之间，在一已知刻蚀步骤中该第一子叠层绝缘层具有一不同于该第二子叠层内的这些绝缘层的多个刻蚀时间的刻蚀时间；

接通这些上边界有源层；

接续这些上边界有源层的接通步骤，接通该第一子叠层与该第二子叠层的其余这些有源层，并于该第一子叠层与该第二子叠层的这些有源层上产生阶梯式结构的多个着陆区(landing area)；以及

形成延伸至这些着陆区的多个层间导体，这些层间导体由绝缘材料各自分开。

2.根据权利要求1所述的形成方法，其中该叠层形成步骤包括：

形成一包括第一子叠层、第二子叠层、第三子叠层及第四子叠层的叠层；

形成一第二子叠层绝缘层于该第二子叠层与该第三子叠层之间；以及

形成一第三子叠层绝缘层于该第三子叠层与该第四子叠层之间。

3.根据权利要求2所述的形成方法，其中各该第一、第二、第三以及第四子叠层包括相同数量的有源层。

4.根据权利要求3所述的形成方法，其中该第一、第二、第三以及第四子叠层的这些绝缘层，皆有相同的厚度并以一第一绝缘材料所制成；

该第一、第二以及第三子叠层绝缘层分别由一第二绝缘材料、一第三绝缘材料以及一第四绝缘材料所制成；且

该第二、第三以及第四绝缘材料的至少其中两者，为不同绝缘材料且具有不同刻蚀性质。

5.根据权利要求3所述的形成方法，其中：

在各该第一、第二、第三以及第四子叠层之中的这些绝缘层，在一已知刻蚀工艺中有相同的刻蚀时间；且

在该已知刻蚀工艺中，在各该第一、第二、第三以及第四子叠层绝缘层，有不同于该第一、第二、第三以及第四子叠层之中的这些绝缘层的刻蚀时间。

6.根据权利要求5所述的形成方法，其中在该已知刻蚀工艺中，该第一和第三子叠层绝缘层有相同的刻蚀时间。

7.根据权利要求1所述的形成方法，其中：

这些上边界有源层的接通步骤，包括：

在一个或多个刻蚀步骤中，选择其中一子叠层的这些上边界有源层的一区域，并显露该区域；且

其余这些有源层的接通步骤包括：

对这些上边界有源层被显露的该区域进行刻蚀步骤，使被选择的该子叠层的这些上边界有源层之下的多个有源层显露出来；

使用一材料覆盖被显露的这些有源层，且包括覆盖这些上边界有源层；以及

对该材料刻蚀成孔，以使被选择的该子叠层的这些有源层被显露出来。

8.根据权利要求7所述的形成方法，其中：

该一个或多个刻蚀步骤中，这些上边界有源层被显露的区域产生了一阶梯式结构的这些区域；且

执行被显露的这些区域的刻蚀步骤，以产生一阶梯式结构的层间导体接触窗区域于这些有源层上。

9.一种接触窗结构的形成方法，包括：

形成一由多个有源层和多个绝缘层交替的叠层，该叠层包括具有上边界有源层的多个子叠层，这些子叠层具有绝缘层和多个有源层对在上边界有源层之下，该绝缘层与这些有源层对构成多个第一层对(first layer pairs)，这些第一层对在该已知刻蚀工艺中有多个一致的第一子叠层刻蚀时间，该叠层也包括多个第二层对，这些第二层对包括多个子叠层绝缘层，这些子叠层绝缘层位于这些子叠层之间，该第二层对在该已知刻蚀工艺中有多个第二子叠层刻蚀时间，其相异于这些第一子叠层刻蚀时间；

在一个或多个刻蚀步骤中，经过刻蚀，使叠层产生多个开口，这些开口的刻蚀深度止于这些上边界有源层；

深度刻蚀被选定的这些开口以形成多个通孔，这些通孔显露各该子叠层内的多个有源层；且

形成多个层间导体：

在这些通孔中，这些层间导体延伸至这些有源层；且

在这些开口未被进行深度刻蚀的过程中，这些层间导体延伸至这些上边界有源层。

10.根据权利要求9所述的形成方法，其中该叠层形成步骤包括形成一包含第一子叠层、第二子叠层以及第三子叠层的叠层。

11.根据权利要求10所述的形成方法，其中各该第一、第二以及第三子叠层包括了相同数量的多个第一层对。

12.根据权利要求10所述的形成方法，其中

该第一、第二以及第三子叠层中的这些绝缘层，由一第一绝缘材料所制成；

在该第一以及第二子叠层之间的该子叠层绝缘层由一第二绝缘材料所制成；且

在该第二以及第三子叠层之间的该子叠层绝缘层由一第三绝缘材料所制成；在该第一、第二以及第三绝缘材料中至少两种为不同材料且具有不同的刻蚀性质。

13.根据权利要求9所述的形成方法，其中每一子叠层包括至少三组第一层对。

14.根据权利要求9所述的形成方法，进一步包括：

形成侧壁绝缘层于这些通孔中；且

在这些开口未被进行深度刻蚀的过程中，形成侧壁绝缘层于这些开口中。

15.根据权利要求14所述的形成方法，其中

在这些通孔及未被进行深度刻蚀的这些开口内形成层间导体的步骤，同时进行。

16.一种阶梯式接触窗结构，包括：

一由多个有源层与多个绝缘层交替的叠层，该叠层为非简单排列；

一位于这些有源层上的阶梯式结构的多个着陆区；且

多个层间导体延伸至这些着陆区，这些层间导体之间被绝缘材料分开。

17.根据权利要求16所述的阶梯式接触窗结构，其中这些有源层与这些绝缘层交替的该叠层包括：

一第一子叠层，包括N个有源层，这些有源层由多个绝缘层分开，该N个有源层包括一上边界有源层；

一第二子叠层位于该第一子叠层之上，该第二子叠层包括M个有源层，该M个有源层由多个绝缘层分开，该M个有源层包括一上边界有源层；以及

一第一子叠层绝缘层位于该第一与第二子叠层之间，该第一子叠层绝缘层在一已知刻蚀步骤中，有不同于该第二子叠层中的这些绝缘层的多个刻蚀时间的一刻蚀时间。

18.根据权利要求17所述的阶梯式接触窗结构，其中该叠层包括：

一第三与第四子叠层；

一第二子叠层绝缘层位于该第二与第三子叠层之间；

一第三子叠层绝缘层位于该第三与第四子叠层之间；且

在该第一、第二、第三与第四子叠层中的这些绝缘层有相同的厚度且由一第一绝缘材料所制成；

该第一、第二、第三与第四子叠层绝缘层由一第二绝缘材料、一第三绝缘材料及一第四绝缘材料所制成；且

在该第一、第二、第三以及第四绝缘材料中的至少两种为不同材料且具有不同的刻蚀性质。

19.根据权利要求18所述的阶梯式接触窗结构，其中：

在该第一、第二、第三与第四子叠层中的这些绝缘层在一已知刻蚀工艺中有一相同的刻蚀时间；且

在该已知刻蚀工艺中，各该第一、第二、第三以及第四子叠层绝缘层，有不同于该第一、第二、第三以及第四子叠层中的这些绝缘层的刻蚀时间。

20.根据权利要求19所述的阶梯式接触窗结构，其中该第一与第三子叠层绝缘层在该已知刻蚀工艺中的刻蚀时间相同。

21.根据权利要求16所述的阶梯式接触窗结构，其中(1)这些有源层之间的刻蚀时间不同，或(2)这些绝缘层之间的刻蚀时间不同，至少其中之一经过相同的刻蚀工艺。