CN101393904A - 包括层间导电接触的半导体器件及其形成方法 - Google Patents

Abstract

本发明公开了一种包括层间导电接触的半导体器件及其形成方法，其中半导体器件包括：第一绝缘层，在半导体器件的下层接触区域上，第一绝缘层具有上表面；第一导电图案，在穿过第一绝缘层的第一开口中，第一导电图案的上部具有第一宽度，第一导电图案的上表面相对于第一绝缘层的上表面凹陷，从而第一导电图案的上表面相对于下层接触区域的高度小于第一绝缘层的上表面相对于下层接触区域的高度；以及第二导电图案，其接触第一导电图案的上表面，第二导电图案的下部具有小于第一宽度的第二宽度。

Description

包括层间导电接触的半导体器件及其形成方法

技术领域

本发明涉及一种包括层间导电接触的半导体器件及其形成方法。

背景技术

基于对高集成电子器件的不断关注，当前需要半导体器件在更高的速度和更低的功率下操作并且具有增大的器件密度。为了实现这些目标，需要器件以增大的集成度形成，并需要器件的部件由具有较低电阻率的材料形成。然而，由于用于形成器件组件的图案变得越来越小，并且还由于相邻图案之间的间隔变得越来越小，所以相邻的图案和部件之间泄漏电流传导的可能性越来越大了。

为说明这个问题，在当前半导体器件的通常构造中，由钨形成的层间接触在第一层间电介质层中形成，蚀刻终止层(etch stop layer)例如氮化硅在第一层间电介质层上形成，第二层间电介质层在蚀刻终止层上形成。铜位线图案在第二层间电介质层中形成，并与下层的层间接触的顶部接触。蚀刻终止层与下层的第一层间电介质层之间的粘附力一般较弱，因此，当铜位线图案被形成时，铜扩散可以沿蚀刻终止层和第一层间电介质层的界面发生。即使在不使用蚀刻终止层的情况下，铜扩散可以在下层的第一层间电介质层和第二层间电介质层的界面处发生。

随着半导体器件集成度的增大，相邻位线图案彼此接近地形成，这增大了泄漏电流在相邻位线图案之间流动的可能性，特别是通过沿蚀刻终止层和第一层间电介质层的界面或沿第一层间电介质层和第二层间电介质层的界面的铜扩散区域。此外，随着集成度的增大，位线相对于下层的层间接触的不对准(misalignment)更有可能发生，由于它们之间相对减小的距离，所以第二种形式的泄漏电流可以在下层的层间接触与相邻位线之间产生。

发明内容

本发明涉及一种半导体器件及形成该半导体器件的方法，其中在相邻互连线之间或在下层的层间接触插塞与相邻的互连线之间，器件可以被进一步集成而不引入泄漏电流的增大的可能性或降低泄漏电流的可能性。这是通过增大相邻互连线之间的扩散路径长度来实现，从而沿该路径发生的任何扩散都不太可能导致泄漏电流。这还通过增大下层的层间接触插塞与相邻互连线之间的距离来实现，从而减小了它们之间的电场，并因此减小了泄漏电流。

在一个方面中，半导体器件包括：第一绝缘层，在半导体器件的下层接触区域上，第一绝缘层具有上表面；第一导电图案，在穿过第一绝缘层的第一开口中，第一导电图案的上部具有第一宽度，第一导电图案的上表面相对于第一绝缘层的上表面凹陷，从而第一导电图案的上表面相对于下层接触区域的高度小于第一绝缘层的上表面相对于下层接触区域的高度；以及第二导电图案，接触第一导电图案的上表面，第二导电图案的下部具有小于第一宽度的第二宽度。

第一导电图案可以包括处于其上部的导电阻挡层(conductive barrier layer)。

半导体器件还可以包括第一绝缘层上的第二绝缘层，其中第二导电图案在穿过第二绝缘层的第二开口中。

半导体器件还可以包括处于第二开口的侧壁的绝缘线间隔物(insulating linespacer)，其中绝缘线间隔物和第二开口的在第二开口底部处的宽度的组合宽度小于或等于第一宽度。

半导体器件还可以包括处于第二开口的侧壁的绝缘线间隔物，其中绝缘线间隔物和第二开口的在第二开口底部的宽度的组合宽度大于第一宽度。

半导体器件还可以包括第一绝缘层上的第三导电图案，该第三导电图案相对于下层的第一导电图案，在水平方向上邻近第二导电图案，其中沿第一绝缘层的上边界的第一导电图案与第三导电图案之间的泄漏电流路径具有大于第一导电图案与第三导电图案之间的水平距离的长度。

半导体器件还可以包括第一绝缘层上的第三导电图案，该第三导电图案相对于下层的第一导电图案，在水平方向上邻近第二导电图案，其中沿第一绝缘层的上边界的第二导电图案的底部与第三导电图案的底部之间的扩散路径具有大于第二导电图案与第三导电图案之间的水平距离的长度。

蚀刻终止层可以存在于第一绝缘层与第二绝缘层之间。

在半导体器件中，第一导电图案可以包括导电插塞(conductive plug)和相对于下层接触区域沿半导体器件的水平方向延伸的互连线(interconnect line)其中之一。第二导电图案可以包括导电插塞和相对于下层的第一导电图案沿半导体器件的水平方向延伸的互连线其中之一。

半导体器件还可以包括侧壁间隔物，该侧壁间隔物在第一导电图案的上表面上的第一开口的侧壁上。

下层接触区域(underlying contact region)可以包括衬底、衬底的掺杂区域、外延层、晶体管的栅极电极、硅化物区域以及导电接触中的至少一种。

半导体器件可以是例如非易失性存储器器件或易失性存储器器件例如动态随机存储器(DRAM)、静态随机存储器(SRAM)、与非门(NAND)型闪存(flash)、或非门(NOR)型闪存、相变随机存储器(PRAM)、磁性随机存储器(MRAM)、电阻型随机存储器(RRAM)及类似物中的一种。

在另一个方面中，半导体器件包括：第一绝缘层，在半导体器件的下层接触区域上，第一绝缘层具有上表面；第一导电图案，在穿过第一绝缘层的第一开口中，第一导电图案的上部具有第一宽度；第二绝缘层，在第一绝缘层上；第二导电图案，穿过第二绝缘层接触第一导电图案的上表面，第二导电图案的下部具有小于第一宽度的第二宽度；以及第三导电图案，在第一绝缘层上，穿过第二绝缘层，相对于下层第一导电图案在水平方向邻近第二导电图案，其中沿第一绝缘层的上边界的第二导电图案的底部与第三导电图案的底部之间的扩散路径具有大于第二导电图案与第三导电图案之间的水平距离的长度。

第一导电图案的上表面可以相对于第一绝缘层的上表面凹陷，从而第一导电图案的上表面相对于下层接触区域的高度小于第一绝缘层的上表面相对于下层接触区域的高度。

第一导电图案可以包括处于其上部的导电阻挡层。

第二导电图案可以在穿过第二绝缘层的第二开口中。

半导体器件还可以包括处于第二开口的侧壁的绝缘线间隔物，其中绝缘线间隔物和第二开口的在第二开口底部的宽度的组合宽度小于或等于第一宽度。

半导体器件还可以包括处于第二开口的侧壁的绝缘线间隔物，其中绝缘线间隔物和第二开口的在第二开口底部的宽度的组合宽度大于第一宽度。

沿第一绝缘层的上边界的第一导电图案与第三导电图案之间的泄漏电流路径可以具有大于第一导电图案与第三导电图案之间的水平距离的长度。

蚀刻终止层可以存在于第一绝缘层与第二绝缘层之间。

在半导体器件中，第一导电图案可以包括导电插塞和相对于下层接触区域沿半导体器件的水平方向延伸的互连线其中之一。第二导电图案可以包括导电插塞和相对于下层的第一导电图案沿半导体器件的水平方向延伸的互连线其中之一。

半导体器件还可以包括侧壁间隔物，该侧壁间隔物在第一导电图案的上表面上的第一开口的侧壁上。

下层接触区域可以包括衬底、衬底的掺杂区域、外延层、晶体管的栅极电极、硅化物区域以及导电接触中的至少一种。

在另一个方面中，形成半导体器件的方法包括：在半导体器件的下层接触区域上设置第一绝缘层，该第一绝缘层具有上表面；在第一绝缘层中形成第一开口以暴露下层接触区域；在第一开口中设置第一导电图案，第一导电图案的上部具有第一宽度，第一导电图案的上表面相对于第一绝缘层的上表面凹陷(recessed)，从而第一导电图案的上表面相对于下层接触区域的高度小于第一绝缘层的上表面相对于下层接触区域的高度；以及设置连接第一导电图案的上表面的第二导电图案，第二导电图案的下部具有小于第一宽度的第二宽度。

该方法还可以包括：在第一导电图案的上部设置导电阻挡层。

设置第二导电图案可以包括：在第一绝缘层上设置第二绝缘层；在第二绝缘层中形成第二开口，以暴露第一导电图案的上表面；以及在第二开口中设置第二导电图案以接触第一导电图案的上表面。

该方法还可以包括：在第二开口的侧壁形成绝缘线间隔物，其中绝缘线间隔物和第二开口在第二开口底部的宽度的组合宽度小于等于第一宽度。

该方法还可以包括：在第二开口侧壁形成绝缘线间隔物，其中绝缘线间隔物和第二开口在第二开口底部的宽度的组合宽度大于第一宽度。

该方法还可以包括：在第一绝缘层上设置第三导电图案，该第三导电图案相对于下层第一导电图案在水平方向上邻近第二导电图案，其中沿第一绝缘层的上边界的第一导电图案与第三导电图案之间的泄漏电流路径具有大于第一导电图案与第三导电图案之间的水平距离的长度。

该方法还可以包括：在第一绝缘层上设置第三导电图案，该第三导电图案相对于下层第一导电图案在水平方向上邻近第二导电图案，其中沿第一绝缘层的上边界的第二导电图案的底部与第三导电图案的底部之间的扩散路径具有大于第二导电图案与第三导电图案之间的水平距离的长度。

该方法还可以包括：在设置第二绝缘层之前，在第一绝缘层上和在第一导电图案上设置蚀刻终止层，其中在第一绝缘层中形成第一开口以及在第一开口中设置第一导电图案是在设置蚀刻终止层之前进行。

该方法还可以包括：在设置第二绝缘层之前，在第一绝缘层上设置蚀刻终止层，其中在第一绝缘层中形成第一开口以及在第一开口中设置第一导电图案是在设置蚀刻终止层之后进行。

设置第一导电图案还可以包括以下之一：形成相对于下层接触区域沿半导体器件的水平方向延伸的第一导电图案的上部，从而形成第一互连线图案；以及设置导电插塞。设置第二导电图案还可以包括以下之一：设置相对于下层的第一导电图案沿半导体器件的水平方向延伸的互连线；以及设置导电插塞。

该方法还可以包括：在第一导电图案的上表面上的第一开口的侧壁上设置侧壁间隔物。

下层接触区域可以包括衬底、衬底的掺杂区域、外延层、晶体管栅极电极、硅化物区域以及导电接触中的至少一种。

附图说明

如附图所示，从本发明的优选实施例的更加详细的描述，本发明实施例的前述和其它的目的、特征以及优点将变得更加明显，附图中相同的附图标记在不同的附图中指代相同的部件。附图不一定按比例，而是着重示出本发明的原理。附图中：

图1A是根据本发明实施例的半导体器件的平面顶视图，该半导体器件包括连接到下层的层间接触插塞的相邻互连线。图1B是根据本发明实施例的图1A的实施例的横截面图，其沿剖面线I-I’得到。

图2A-2C是根据本发明实施例形成半导体器件的方法的横截面图。

图3是根据本发明的另一个实施例的图1A的实施例的横截面图，其沿剖面线I-I’得到。

图4是根据本发明另一个实施例的图1A的实施例的横截面图，其沿剖面线I-I’得到。

图5是根据本发明另一个实施例的图1A的实施例的横截面图，其沿剖面线I-I’得到。

图6A是根据本发明实施例的非易失性存储器半导体器件的平面顶视图，该非易失性存储器半导体器件包括以位线图案的形式连接到下层的层间接触插塞的的相邻互连线。图6B是图6A的器件的横截面图，其沿剖面线II-II’得到。图6C是根据本发明另一个实施例的图6A的器件的横截面图，其沿剖面线II-II’得到。图6D是图6A的器件的横截面图，其沿剖面线III-III’得到。

图7A’-7E’是示出图6A-6D的器件的形成的横截面图，其沿剖面线II-II’得到；图7A”-7E”是根据本发明实施例示出图6A-6D的器件的形成的横截面图，其沿剖面线III-III’得到。

图8A是根据本发明实施例的易失性存储器半导体器件的平面顶视图，该易失性存储器半导体器件包括以位线图案的形式连接到下层的层间接触插塞的相邻互连线。图8B是图8A的器件的横截面图，沿剖面线IV-IV’得到。图8C是图8A的器件的横截面图，沿剖面线V-V’得到。图8D是图8A器件的横截面图，沿剖面线VI-VI’得到。图8E和8F是根据本发明另一个实施例的图8A的器件的横截面图，分别沿剖面线IV-IV’和V-V’得到。

图9A’-9C’是示出图8A-8F的器件形成的横截面图，沿剖面线IV-IV’得到；图9A”-9C”是示出图8A-8F的器件的形成的横截面图，其沿剖面线V-V’得到；图9A”’-9C”’是根据本发明实施例示出图8A-8F的器件的形成的横截面图，其沿剖面线VI-VI’得到。

图10是根据本发明实施例的存储器系统的框图，该存储器系统包括使用了层间接触的存储器装置。

具体实施方式

在下文中将参照附图更充分地描述本发明的实施例，附图中示出了本发明的优选实施例。然而，本发明可以以不同的形式实施，而不应被解释为仅限于此处所述的实施例。在整个说明书中，相同的附图标记指代相同的元件。

应当理解，尽管这里可以使用术语第一、第二等描述各种元件，但这些元件不应受限于这些术语。这些术语仅用于将一个元件与另一个元件区别开。例如，第一元件可以称为第二元件，以及类似地，第二元件可以称为第一元件，而不背离本发明的范围。如此处所用，术语“和/或”包括一个或多个所列相关项目的任何及所有组合。应当理解，当称一个元件在另一元件“上”、“连接到”或“耦接到”另一元件时，它可以直接在、连接到或耦接到另一元件上，或者还可以存在插入的元件。相反，当称一个元件“直接在”、“直接连接到”或“直接耦接到”另一元件上时，不存在插入元件。其它用于描述元件之间关系的词语应该以类似的方式理解(例如，“在......之间”与“直接在......之间”、“相邻”与“直接相邻”等)。当称一个元件在另一元件“上面”时，它可以在其它元件的上面或者下面，或者直接耦接到其它的元件，或者可以存在插入的元件，或者元件可以通过空隙(void)或间隙(gap)间隔开。

这里所用的术语仅仅是为了描述特定实施例，并非要限制本发明。如此处所用的，除非上下文另有明确表述，否则单数形式“一(a)”、“一(an)”和“该(the)”均同时旨在包括复数形式。需要进一步理解的是，术语“包括(comprises和/或comprising)”或“包括(includes和/或including)”，当在此使用时，指定了所述特征、整体、步骤、操作、元件和/或组件的存在，但并不排除一个或多个其它特征、整体、步骤、操作、元件、组件和/或其组合的存在或增加。

图1A是根据本发明实施例的半导体器件的平面顶视图，该半导体器件包括连接到下层的层间接触插塞的相邻互连线。图1B是根据本发明实施例的图1A实施例的横截面图，其沿剖面线I-I’得到。图2A-2C是根据本发明实施例的形成半导体器件的方法的横截面图。

参照图1A、1B和2A，隔离区102设置在半导体衬底100中。器件的有源区104或将被接触的其它区域被限定在隔离区102之间。在此示例中，有源区104的顶部106掺有杂质；但是，将被层间导电图案接触的该接触区域的其它类型同样可以适用于本发明实施例的原理。例如，区域104、106可以采取晶体管的端子的形式例如晶体管的栅极、漏极或源极，在其上表面上具有硅化物区域。

参照图2A，第一层间绝缘层108在下层结构上形成。在一个示例性实施例中，第一层间绝缘层108包括氧化硅。第一层间绝缘层108按照常规制造方法图案化以在第一层间绝缘层108中形成第一开口110a，其暴露下层的有源区104。在此示例中，如图2B在下面所示，第一开口在其顶部或顶部附近具有第一宽度W1a。应该注意到，其中此开口和将要在其中形成的最终结构都不具有理想的垂直侧壁，而是具有锥形的侧壁，这是用于形成开口的蚀刻方法的自然结果。可选的阻挡层可以在接触开口中形成以防止金属离子从将形成于第一开口110a中的导电图案扩散进第一层间绝缘层108中。

导电层被涂敷到最终结构，从而填充第一开口110a并与下层的有源区104接触。在一个实施例中，导电层包括按照常规制造方法采用物理气相沉积(PVD)、化学气相沉积(CVD)或无电镀沉积的钨层。然后导电层被平坦化，导致在第一开口110a中形成第一导电图案112a。导电层可以由适于高集成制造方法的导电材料构成，包括具有低电阻率的金属例如Al或Cu，并可以包括浸润(wetting)层或阻挡层，例如Ti、Ta、Mo、TixNy、TaxNy、TixZry、TixZryNz、NbxNy、ZrxNy、WxNy、VxNy、HfxNy、MoxNy、RexNy和TixSiyNz。

参照图2B，第一导电图案112a的顶部被制成为在第一开口110a中凹陷。最终的凹陷可以根据常规制造工艺形成，例如通过化学机械抛光(chemical-mechanicalpolishing，CMP)、通过回蚀工艺(etch-back process)或通过干法蚀刻工艺(dry etchprocess)。在使用CMP的情况下，可以选择浆料(slurry)以去除导电图案112a例如钨层的顶部，而第一层间绝缘层108的顶部没有被去除或被最小化去除。最终的凹陷导电图案113a具有位于第一层间绝缘层108的上表面之下的上表面，因此凹陷在第一开口110a中。此外，凹陷的导电图案113a具有等于或略小于第一开口的宽度W1a的宽度。

可选的阻挡层图案114可以设置在最终凹陷的导电图案113a的上表面上。阻挡图案114用作扩散阻挡，以防止凹陷的导电图案113a的导电材料与将要沉积在其上的导电材料125之间的反应(见图2C)。阻挡层图案114可以包括例如采用CVD、原子层沉积(ALD)或无电镀沉积方法而涂敷的CoWP、CoP和CoB。在采用可选的阻挡层图案的情况下，最终的阻挡层图案114的上表面位于第一层间绝缘层108的上表面之下，从而组合凹陷的导电图案113a和阻挡层图案114凹陷在第一开口110a中。

可选的蚀刻终止层116可以涂敷到最终结构的上表面。蚀刻终止层116可以是共形的从而其覆盖第一开口110a暴露上部的侧壁。在不同的实施例中，蚀刻终止层可以包括SiN、SiC和/或SiCN的单层或多层。蚀刻终止层116的材料应当选择为相对于之后涂敷到最终结构的第二层间绝缘层118的材料具有蚀刻选择性。在第一层间绝缘层108的材料相对于第二层间绝缘层118的材料具有蚀刻选择性的情况下，无需蚀刻终止层。

继续参照图2B，第二层间绝缘层118接着被涂敷到最终结构。第一层间绝缘层108可以包括例如氧化硅或SiCOH，并优选地包括低k材料以减小邻近的相邻图案之间的干扰。第二层间绝缘层118根据常规制造方法图案化以在第二层间绝缘层118中形成第二开口120a、120b。在此情况下，第二开口中的第一个120a暴露下层的凹陷导电图案113a或凹陷导电图案113a上部上的可选的阻挡层114的顶表面。在这个示例中，第二开口中的第一个具有宽度W2a，其小于下层的第一开口W1a的宽度。第二开口中相邻的第二个120b暴露第一层间绝缘层的顶表面。可选的阻挡层(未示出)可以在第二接触开口中形成以防止金属离子例如铜离子从将要在第二开口120a、120b中形成的第二导电图案扩散进第二层间绝缘层118中。可选的阻挡层可以包括例如单层或多层的TaN、Ta、WN、TiN。

参照图2C，可选的金属籽晶层(例如铜籽晶层)共形地(conformally)涂敷到包括第二开口120a、120b的最终结构，例如采用PVD。接着，具有低电阻的导电材料125被涂敷以填充第二开口120a、120b。导电材料125可以包括采用常规制造技术涂敷的例如电镀铜或超临界流质铜(super-critical-fluid copper)。接着，应用CMP工艺以将涂敷的导电填充材料分隔成分离的导电图案125a、125b(见图1B)，其可以例如形成器件的分离的位线。

参照图1B，最终器件具有凹陷的第一导电图案113a或凹陷的第一导电图案113a/阻挡层层114，其具有宽度W1a。对本说明书来说，凹陷的第一导电图案113a或凹陷的第一导电图案113a/阻挡层114这两个实施例都于此共同地称为“凹陷的第一导电图案113a”。凹陷的第一导电图案113a的上表面处于第一层间绝缘层108的上表面以下的水平面。

在第一层间绝缘层108上表面以下的位置处，第二导电图案的第一个125a的底部形成与凹陷的第一导电图案113a的上表面的导电图案。此外，第二导电图案的第一个125a的下部或底部具有宽度W2a，该宽度W2a小于下层凹陷的第一导电图案113a的上部的宽度W1a。相邻的第二导电图案的第二个125b与第二导电图案的第一个125a在水平方向以第二距离S1b间隔开，相邻的第二导电图案的第二个125b与凹陷的第一导电图案113a在水平方向以第一距离S1a间隔开。由于下层凹陷的第一导电图案113a的宽度W1a大于第二导电图案的第一个125a的宽度W2a，从而第一距离S1a小于第二距离S1b。

考虑到以上所述，本实施例的接触构造在第二导电图案的相邻的第一个125a与第二个125b之间具有扩散路径长度DL，该扩散路径长度DL大于它们在水平方向间隔的第二距离S1b。这是因为扩散路径长度不仅包括第二导电图案的第一个125a与第二个125b之间的水平距离，而且包括第二导电图案的第一个125a凹陷以与凹陷的第一导电图案113a的上表面接触的垂直距离。该凹陷距离有效地增大了第二导电图案的第一个125a与第二个125b之间的扩散路径长度。该增大的扩散路径长度DL降低了第二导电图案的第一个125a与第二个125b之间的泄漏电流效应，从而减轻了与其相关的设计约束，并且允许最终器件的进一步集成。

同时，本实施例的接触构造在下层凹陷的第一导电图案113a与相邻的第二导电图案的第二个125b之间具有泄漏电流路径长度，该泄漏电流路径长度大于凹陷的第一导电图案113a与相邻的第二导电图案的第二个125b之间在水平方向的距离或距离S1a。这是因为泄漏电流路径长度不仅包括凹陷的第一导电图案与相邻的第二导电图案125b之间的水平距离，而且包括第一导电图案113a凹陷进第一开口110a中的垂直距离。这有效地增大了第一导电图案113a与相邻的第二导电图案的第二个125b之间的泄漏电流路径长度，再次减轻了与其相关的设计约束，并且允许最终器件的进一步集成。

在此描述的实施例中，在此所用的术语“第一导电图案”包括插塞型接触和线型接触。此外，在此所用的术语“第二导电图案”包括插塞型接触和线型接触。例如，在其中第一导电图案或第二导电图案包括线型接触的情况下，它们可以包括半导体存储器件的沿器件的水平方向延伸的位线。

在另一个实施例中，图2B中所示的可选的蚀刻终止层116可以在第一层间绝缘层108中形成第一开口110a之前设置在下层的第一层间绝缘层108的表面上。参照图2A，然后第一开口110a穿过蚀刻终止层116和穿过第一层间绝缘层108而形成，以暴露下层的有源区104。然后，如上所述，导电层被设置在第一开口110a中并被平坦化，以形成穿过蚀刻终止层116和穿过第一层间绝缘层108的第一导电图案112a。在这之后，最终的导电图案113a制成为凹陷在第一开口110a中，以上面结合图1B描述的方式。接着，如上所述，可选的阻挡层图案114可以设置在最终凹陷的导电图案113a的上表面上。接着，如以上结合图2B和2C中所示出和描述的，通过涂敷第二层间绝缘层118和第二导电材料层125接着图案化层125来完成工艺。在此实施例中，如图1B所示，可选的蚀刻终止层116不存在于凹陷的导电图案113a的上表面的侧部上以及第一开口110a的在凹陷的导电图案113a之上的上部的侧壁上。替代地，第二层间绝缘层118的材料填充第一开口110a的位于凹陷的导电图案113a上的部分。

图3是根据本发明另一个实施例的图1A的实施例的横截面图，其沿剖面线I-I’得到。这个实施例基本类似于以上结合图1B和2A-2C中所描述的实施例，除了在第二开口120a、120b的侧壁存在线间隔物160之外。在此实施例中，形成第二开口120a之后，线间隔物160设置在第二开口120a、120b中并在第二开口的侧壁处。在一个实施例中，线间隔物160可以通过共形地沉积绝缘材料例如SiO₂或SiN、接着通过蚀刻以暴露凹陷的第一导电图案113a的上表面而形成。由于在第二开口120a、120b中存在线间隔物160，所以相对于以上结合图1B和2A-2C描述的实施例，最终的第二导电图案125a’、125b’在宽度上进一步减小到W2a’。这促使临界距离(critical distance)(也就是第一水平距离S1a’和第二水平距离S1b’)变长，其反过来有效地增大了第二导电图案的相邻的第一个125a’与第二个125b’之间的扩散路径长度DL(见图1B)，并有效地增大了下层凹陷的第一导电图案113a与第二导电图案中相邻的第二个125b’之间的泄漏电流路径长度，进一步增强了本发明上述实施例的优势。

图4是根据本发明另一个实施例图1A的实施例的横截面图，其沿剖面线I-I’得到。这个实施例基本类似于以上结合图3描述的实施例，除了本实施例示出在第二开口120a’、120b’的侧壁处形成线间隔物160’之前第二开口的原始宽度Wg可以等于或大于下层第一导电图案113a的宽度W1a。在此实施例中，形成第二开口120a’之后，线间隔物160’设置在第二开口120a’、120b’中并在第二开口的侧壁处，线间隔物160’比图3的实施例的线间隔物160相对地更宽。如上所述，线间隔物160’可以通过共形地沉积绝缘材料例如SiO₂或SiN、接着通过蚀刻以暴露凹陷的第一导电图案113a的上表面而形成。由于在第二开口120a’、120b’中存在线间隔物160’，所以最终的第二导电图案125a、125b以上面结合图3描述的方式在宽度上减小，提供如上所述的优势。

图5是根据本发明另一个实施例图1A的实施例的横截面图，其沿剖面线I-I’得到。这个实施例基本类似于以上结合图1B和2A-2C描述的实施例，除了在第一开口110a的侧壁存在侧壁间隔物150。在本实施例中，形成凹陷的第一导电图案113a之后，侧壁间隔物150设置在第一开口110a中并在下层第一导电图案113a的上表面的第一开口的顶部侧壁处。在一个实施例中，侧壁间隔物150可以通过沉积绝缘材料例如SiO₂或SiN、接着通过各向异性蚀刻以控制最终的间隔物150的宽度并暴露凹陷的第一导电图案113a的上表面来形成。由于在第一开口110a中存在侧壁间隔物150，所以制造工艺可以调节第二导电图案中的第一个125a与第一导电图案113a之间的非对准。例如，如果用于第二导电图案的第一个125a的开口120形成得太靠近第一导电图案113的左边缘或右边缘，那么侧壁间隔物150保证第二导电图案的第一个125a与第一导电图案113a之间的实际接触点处于第一导电图案113的上表面上的点，该点远离第一导电图案113的外边缘，从而这里描述的优势可以被实现。

图6A是根据本发明一个实施例的非易失性存储器半导体器件的平面顶视图，该非易失性存储器半导体器件包括以位线图案的形式连接到下层的层间接触插塞的相邻互连线。图6B是图6A的器件的横截面图，其沿剖面线II-II’得到。图6C是根据本发明另一个实施例的图6A的器件的横截面图，其沿剖面线II-II’得到。图6D是图6A的器件的横截面图，其沿剖面线III-III’得到。

图7A’-7E’是示出图6A-6D的器件的形成的横截面图，其沿剖面线II-II’得到，图7A”-7E”是根据本发明实施例示出图6A-6D的器件的形成的横截面图，其沿剖面线III-III’得到。

在图6A-6D的实施例中，非易失性存储器半导体器件包括形成在半导体衬底200中的第一有源区204a和第二有源区204b。第一有源区204a和第二有源区204a被隔离区202限定(见图7A’和7A”)。第一导电图案中的第一个218a和第二个218b被形成为延伸穿过第一层间绝缘层208和第二层间绝缘层212中的第一开口214a、214b，并与第一有源区204a和第二有源区204b的掺杂区206d接触(见图7B’和7B”)。第一导电图案中的第一个218a和第二个218b的上表面具有宽度W1b且相对于第二层间绝缘层212的上表面凹陷(见图7C’和7C”)。在此示例中，可选的阻挡层220a、220b被包括在第一导电图案中的第一个218a和第二个218b的上表面上。第二导电图案中的第一个228a和第二个228b通过开口226a、226b(穿过第三层间绝缘层224形成)而形成，并与相应的第一导电图案中的第一个218a和第二个218b接触，以如上所述的方式(见图7D’和7D”)。可选的蚀刻终止层222设置在第二层间绝缘层212的上表面上(见图7E’和7E”)。

字线WL、接地选择线GSL、公共源极线(common source line)CSL 210以及串选择线(string select line)SSL沿器件的第一水平方向延伸。如当前常见的非易失性存储器构造，字线WL包括隧道层、电荷存储层以及在衬底与栅极电极之间的阻挡绝缘层。在此示例中的第二导电图案的第一个228a和第二个228b包括沿器件的第二水平方向延伸的位线。虽然NAND型非易失性存储器结构在以上附图中示出，但是相同的原理同样适用于NOR型非易失性存储器和其它的非易失性存储器结构。

如在以上示例中，第二导电图案的第一个228a和第二个228b的宽度W2b小于第一导电图案的第一个218a和第二个218b的宽度W1b。因此，第二导电图案中相邻的第一个228a与第二个228b之间的扩散路径长度大于图案228a、228b之间的水平距离S2b。此外，第一导电图案的第一个218a与第二导电图案第二个228b之间的泄漏电流路径长度大于图案218a、228b之间的水平距离S1b。如此，本实施例提供了上述实施例的特征和优势。

在图6C的实施例中，以上面结合图5的实施例描述的方式，侧壁间隔物250设置在第一开口214a、214b的上部中，从而提供了上述优势。

图8A是根据本发明实施例的易失性存储器半导体器件的平面顶视图，该易失性存储器半导体器件包括以位线图案的形式连接到下层的层间接触插塞的相邻互连线。图8B是图8A的器件的横截面图，其沿剖面线IV-IV’得到。图8C是图8A的器件的横截面图，其沿剖面线V-V’得到。图8D是图8A的器件的横截面图，其沿剖面线VI-VI’得到。图8E和8F是根据本发明另一个实施例的图8A的器件的横截面图，分别沿剖面线IV-IV’和V-V’得到。

图9A’-9C’是示出图8A-8F的器件的形成的横截面图，其沿剖面线IV-IV’得到；图9A”-9C”是示出图8A-8F的器件的形成的横截面图，其沿剖面线V-V’得到；图9A”’-9C”’是根据本发明实施例示出图8A-8F的器件形成的横截面图，其沿剖面线VI-VI’得到。

在图8A-8F的实施例中，易失性存储器半导体器件包括形成于半导体衬底300中的第一有源区304a和第二有源区304b。第一有源区304a和第二有源区304b被隔离区302限定(见图9A’-9A”’)。栅极线结构306在最终结构上形成，掺杂区308a、308b被限定在栅极线结构306之间的有源区上。位线衬垫310a、310b在第一有源区304a和第二有源区304b上形成并与有源区304a、304b的掺杂区308a、308b接触(见图9B’-9B”’)。第一导电图案中的第一个318a和第二个318b延伸穿过形成于第一层间绝缘层314中的第一开口316a、316b并与下层的位线衬垫310a、310b接触。第一导电图案的第一个318a和第二个318b的上表面具有宽度W1c，且相对于第一层间绝缘层314的上表面凹陷(见图9C’-9C”’)。在此示例中，可选的阻挡层321a、321b被包括在第一导电图案中的第一个320a和第二个320b的上表面上。以如上所述的方式，第二导电图案的第一个328a和第二个328b穿过第二层间绝缘层324形成，并与相应的第一导电图案的第一个320a和第二个320b接触。可选的蚀刻终止层322设置在第二层间绝缘层314的上表面上。覆盖层330a、330b设置在第二导电图案中的第一个328a和第二个328b上。

存储节点接触(storage node contact)336穿过第二层间绝缘层324和第一层间绝缘层314形成，从而与下层的位线衬垫310a接触。然后，下电极结构(lowerelectrode structure)338在最终结构上形成，并与存储节点接触336的上部接触。电容电介质层340在最终结构上形成，上电极结构(upper electrode structure)342在最终结构上形成。

晶体管栅极线GL1、GL2沿最终器件的第一水平方向延伸，此示例中的第二导电图案中的第一个328a和第二个328b包括位线图案，该位线图案沿器件的第二水平方向延伸。虽然DRAM型易失性存储器结构在以上附图中示出，但是相同的原理同样适用于其它易失性存储器结构。

如以上示例，第二导电图案的第一个328a和第二个328b的宽度W2c小于第一导电图案的第一个320a和第二个320b的宽度W1c。因此，第二导电图案中相邻的第一个328a与第二个328b之间的扩散路径长度大于图案328a、328b的水平距离S2c。此外，第一导电图案的第一个320a与第二导电图案的第二个328b之间的泄漏电流路径长度大于图案320a、328b之间的水平距离S1bc。如此，本实施例提供了上述实施例的特征和优势。

在图8E和8F的实施例中，以上面结合图5的实施例描述的方式，线间隔物形式的侧壁间隔物350设置在第一开口316a、316b的上部中，从而提供了上述优势。

图10是根据本发明实施例的存储器系统的框图，该存储器系统包括使用层间导电图案的存储器装置。存储器系统400包括：存储器控制器402，其产生指令和地址信号C/A；以及存储器模块404，其包括多个存储器装置406。存储器模块404接收来自存储器控制器的指令和地址信号C/A，并响应地存储数据到至少一个存储器装置406以及从其取回数据(数据I/O)。每个存储器装置包括多个可寻址存储单元以及解码器，该解码器接收指令和地址信号并在编程和读操作期间产生用于访问至少一个可寻址存储器单元的行信号和列信号。存储器系统400的每个部件(包括控制器402、电子模块404以及存储器装置406)都可以采用在此公开的层间导电图案结构。

本发明在此公开的不同实施例可以应用到不同的半导体器件，例如非易失性存储器器件或易失性存储器器件例如DRAM、SRAM、NAND型闪存、NOR型闪存、PRAM、MRAM、RRAM及其类似物中的一种。

尽管已经参照本发明的优选实施例具体地示出和描述了本发明的实施例，但本领域技术人员应该理解，可以在此做出各种形式和细节上的变化而不背离本发明的由附加的权利要求所限定的精神和范围。

本申请要求于2007年7月18日提交的韩国专利申请第10-2007-0071781号的优先权，其全部内容在此引入以作参考。

Claims (35)

1.一种半导体器件，包括：

第一绝缘层，在所述半导体器件的下层接触区域上，所述第一绝缘层具有上表面；

第一导电图案，在穿过所述第一绝缘层的第一开口中，所述第一导电图案的上部具有第一宽度，所述第一导电图案的上表面相对于所述第一绝缘层的上表面凹陷，从而所述第一导电图案的上表面相对于所述下层接触区域的高度小于所述第一绝缘层的上表面相对于所述下层接触区域的高度；以及

第二导电图案，接触所述第一导电图案的上表面，所述第二导电图案的下部具有小于所述第一宽度的第二宽度。

2.如权利要求1所述的半导体器件，其中所述第一导电图案包括处于其上部的导电阻挡层。

3.如权利要求1所述的半导体器件，还包括所述第一绝缘层上的第二绝缘层，其中所述第二导电图案在穿过所述第二绝缘层的第二开口中。

4.如权利要求3所述的半导体器件，还包括所述第二开口的侧壁处的绝缘线间隔物，其中所述绝缘线间隔物和所述第二开口的在所述第二开口的底部的宽度的组合宽度小于或等于所述第一宽度。

5.如权利要求3所述的半导体器件，还包括所述第二开口侧壁处的绝缘线间隔物，其中所述绝缘线间隔物和所述第二开口的在所述第二开口底部的宽度的组合宽度大于所述第一宽度。

6.如权利要求3所述的半导体器件，还包括所述第一绝缘层上的第三导电图案，该第三导电图案相对于下层的所述第一导电图案在水平方向邻近所述第二导电图案，

其中沿所述第一绝缘层的上边界的所述第一导电图案与所述第三导电图案之间的泄漏电流路径具有大于所述第一导电图案与所述第三导电图案之间的水平距离的长度。

7.如权利要求3所述的半导体器件，还包括所述第一绝缘层上的第三导电图案，该第三导电图案相对于下层的所述第一导电图案在水平方向邻近所述第二导电图案，

其中沿所述第一绝缘层的上边界的所述第二导电图案的底部与所述第三导电图案的底部之间的扩散路径具有大于所述第二导电图案与所述第三导电图案之间的水平距离的长度。

8.如权利要求1所述的半导体器件，还包括所述第一绝缘层与所述第二绝缘层之间的蚀刻终止层。

9.如权利要求1所述的半导体器件：

其中所述第一导电图案包括导电插塞和相对于所述下层接触区域沿所述半导体器件的水平方向延伸的互连线其中之一；以及

其中所述第二导电图案包括导电插塞和相对于下层的所述第一导电图案沿所述半导体器件的水平方向延伸的互连线其中之一。

10.如权利要求1所述的半导体器件，还包括所述第一导电图案的上表面上的所述第一开口的侧壁上的侧壁间隔物。

11.如权利要求1所述的半导体器件，其中所述下层接触区域包括衬底、衬底的掺杂区域、外延层、晶体管的栅极电极、硅化物区域和导电接触中的至少一种。

12.如权利要求1所述的半导体器件，其中所述器件是非易失性存储器器件、易失性存储器器件、动态随机存储器、静态随机存储器、与非门型闪存、或非门型闪存器件、相变随机存储器、磁性随机存储器和电阻型随机存储器中的一种。

13.一种半导体器件，包括：

第一绝缘层，在所述半导体器件的下层接触区域上，所述第一绝缘层具有上表面；

第一导电图案，在穿过所述第一绝缘层的第一开口中，所述第一导电图案的上部具有第一宽度；

所述第一绝缘层上的第二绝缘层；

第二导电图案，穿过所述第二绝缘层接触所述第一导电图案的上表面，所述第二导电图案的下部具有小于所述第一宽度的第二宽度；以及

所述第一绝缘层上的第三导电图案，穿过所述第二绝缘层，相对于下层的所述第一导电图案在水平方向邻近所述第二导电图案，

其中沿所述第一绝缘层的上边界的所述第二导电图案的底部与所述第三导电图案的底部之间的扩散路径具有大于所述第二导电图案与所述第三导电图案之间的水平距离的长度。

14.如权利要求13所述的半导体器件，其中所述第一导电图案的上表面相对于所述第一绝缘层的上表面凹陷，从而所述第一导电图案的上表面相对于所述下层接触区域的高度小于所述第一绝缘层的上表面相对于所述下层接触区域的高度。

15.如权利要求13所述的半导体器件，其中所述第一导电图案包括处于其上部的导电阻挡层。

16.如权利要求13所述的半导体器件，其中所述第二导电图案在穿过所述第二绝缘层的第二开口中。

17.如权利要求16所述的半导体器件，还包括所述第二开口的侧壁处的绝缘线间隔物，其中所述绝缘线间隔物和所述第二开口的在所述第二开口底部的宽度的组合宽度小于或等于所述第一宽度。

18.如权利要求16所述的半导体器件，还包括所述第二开口侧壁处的绝缘线间隔物，其中所述绝缘线间隔物和所述第二开口的在第二开口底部的宽度的组合宽度大于第一宽度。

19.如权利要求16所述的半导体器件，其中沿所述第一绝缘层的上边界的所述第一导电图案与所述第三导电图案之间的泄漏电流路径具有大于所述第一导电图案与所述第三导电图案之间的水平距离的长度。

20.如权利要求13所述的半导体器件，还包括所述第一绝缘层与所述第二绝缘层之间的蚀刻终止层。

21.如权利要求13所述的半导体器件：

其中所述第一导电图案包括导电插塞和相对于所述下层接触区域沿所述半导体器件的水平方向延伸的互连线其中之一；以及

其中所述第二导电图案包括导电插塞和相对于下层的所述第一导电图案沿所述半导体器件的水平方向延伸的互连线其中之一。

22.如权利要求13所述的半导体器件，还包括侧壁间隔物，在所述第一导电图案的上表面上的所述第一开口的侧壁上。

23.如权利要求13所述的半导体器件，其中所述下层接触区域包括衬底、衬底的掺杂区域、外延层、晶体管的栅极电极、硅化物区域和导电接触中的至少一种。

24.一种形成半导体器件的方法，包括：

在所述半导体器件的下层接触区域上设置第一绝缘层，所述第一绝缘层具有上表面；

在所述第一绝缘层中形成第一开口以暴露所述下层接触区域；

在所述第一开口中设置第一导电图案，所述第一导电图案的上部具有第一宽度，所述第一导电图案的上表面相对于所述第一绝缘层的上表面凹陷，从而所述第一导电图案的上表面相对于所述下层接触区域的高度小于所述第一绝缘层的上表面相对于所述下层接触区域的高度；以及

设置接触所述第一导电图案的上表面的第二导电图案，所述第二导电图案的下部具有小于所述第一宽度的第二宽度。

25.如权利要求24所述的方法，还包括于所述第一导电图案的上部设置导电阻挡层。

26.如权利要求24所述的方法，其中设置所述第二导电图案包括：

在所述第一绝缘层上设置第二绝缘层；

在所述第二绝缘层中形成第二开口以暴露所述第一导电图案的上表面；以及

在所述第二开口中设置与所述第一导电图案的上表面接触的所述第二导电图案。

27.如权利要求26所述的方法，还包括于所述第二开口的侧壁处形成绝缘线间隔物，其中所述绝缘线间隔物和所述第二开口的在所述第二开口的底部的宽度的组合宽度小于或等于所述第一宽度。

28.如权利要求26所述的方法，还包括于所述第二开口侧壁处形成绝缘线间隔物，其中所述绝缘线间隔物和所述第二开口的在所述第二开口的底部的宽度的组合宽度大于所述第一宽度。

29.如权利要求26所述的方法，还包括：

在所述第一绝缘层上设置第三导电图案，所述第三导电图案相对于下层的所述第一导电图案在水平方向邻近所述第二导电图案，

其中沿所述第一绝缘层的上边界的所述第一导电图案与所述第三导电图案之间的泄漏电流路径具有大于所述第一导电图案与所述第三导电图案之间的水平距离的长度。

30.如权利要求26所述的方法，还包括：

在所述第一绝缘层上设置第三导电图案，所述第三导电图案相对于下层的所述第一导电图案在水平方向邻近所述第二导电图案，

其中沿所述第一绝缘层的上边界的所述第二导电图案的底部与所述第三导电图案的底部之间的扩散路径具有大于所述第二导电图案与所述第三导电图案之间的水平距离的长度。

31.如权利要求24所述的方法，还包括在设置所述第二绝缘层之前，在所述第一绝缘层上和在所述第一导电图案上设置蚀刻终止层，其中在所述第一绝缘层中形成所述第一开口以及在所述第一开口中设置第一导电图案都在设置所述蚀刻终止层之前进行。

32.如权利要求24所述的方法，还包括在设置所述第二绝缘层之前，在第一绝缘层上设置蚀刻终止层，其中在所述第一绝缘层中形成所述第一开口以及在所述第一开口中设置第一导电图案都在设置蚀刻终止层之后进行。

33.如权利要求24所述的方法，

其中设置所述第一导电图案还包括以下之一：

形成相对于所述下层接触区域沿所述半导体器件的水平方向延伸的所述第一导电图案的上部，从而形成第一互连线图案；以及

设置导电插塞；和

其中设置所述第二导电图案还包括以下之一：

设置相对于下层的所述第一导电图案沿所述半导体器件的水平方向延伸的互连线；以及

设置导电插塞。

34.如权利要求24所述的方法，还包括在所述第一导电图案的上表面上的所述第一开口的侧壁上设置侧壁间隔物。

35.如权利要求24所述的方法，其中所述下层接触区域包括衬底、衬底的掺杂区域、外延层、晶体管的栅极电极、硅化物区域以及导电接触中的至少一种。

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