TWI514512B - 包含層間導體接觸窗之半導體裝置及其製造方法 - Google Patents

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Jong-Myeong Lee
Hyun-Bae Lee
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Description

包含層間導體接觸窗之半導體裝置及其製造方法
本發明有關於半導體裝置及其製造方法。更具體而言，本發明有關於包含層間導體接觸窗之半導體裝置及其製造方法。
如今由於愈來愈重視電子裝置之高積集度，高速度、低功率且高密度之半導體裝置漸獲青睞。為達此目標，要求依更高之積集度製造半導體裝置，及用低電阻率材料製造各組件。然而，由於製造裝置各組件之圖案愈來愈小且相鄰圖案間之間隔亦愈來愈小，漏電流於相鄰圖案及組件之間流動之可能性大為增加。
為說明此問題，現舉一當前半導體裝置常見組態為例，其於第一層間介電層中形成由鎢製成之層間接觸窗，於第一層間介電層上形成蝕刻終止層(例如氮化矽)，以及於蝕刻終止層上形成第二層間介電層。於第二層間介電層中形成銅位元線圖案，後者與其下層間接觸窗的頂部接觸。蝕刻終止層與其下第一層間介電層之間的黏合常常較鬆，因此在形成銅位元線圖案之時，蝕刻終止層與第一層間介電層間之介面上可能發生銅擴散。即使於未使用蝕刻終止層的情況下，銅擴散亦可能發生於其下第一層間介電層與第二層間介電層間之介面上。
由於半導體裝置之積集度提高，相鄰位元線圖案間之距離縮短，此又加劇了相鄰位元線圖案之間有漏電流流過 之可能性，尤其是經由蝕刻終止層與第一層間介電層間之介面或第一與第二層間介電層間之介面上之銅擴散區域中流過的可能性。此外，隨著積集度之提高，由於位元線與其下層間接觸窗間之距離的相對縮短，二者間更可能發生相對錯位(misalignment)，從而在其下層間接觸窗與相鄰位元線之間可能發生另一種形式之漏電流。
本發明之實施例有關於下列半導體裝置及其製造方法，此半導體裝置積集度更高且不致增大或者減小相鄰內連線間或其下層間接觸插塞(contact plug)與相鄰內連線間出現漏電流之可能性。藉由增大相鄰內連線間之擴散路徑長度，從而降低彼路徑上之任何擴散引起洩漏電流的可能性，可達到上述目的。進一步而言，藉由增大其下層間接觸插塞與相鄰內連線間之距離以減小其間電場，從而降低洩漏電流，亦可達到上述目的。
在一個方面，半導體裝置包括：位於半導體裝置之其下接觸窗區域上的第一絕緣層，第一絕緣層具有頂面；位於穿透第一絕緣層之第一開口中的第一導體圖案，第一寬度之第一導體圖案之上部，且第一導體圖案之頂面相對第一絕緣層之頂面有所內陷，以便使第一導體圖案之頂面相對於其下接觸窗區域的高度小於第一絕緣層之頂面相對於其下接觸窗區域的高度；以及與第一導體圖案之頂面接觸的第二導體圖案，第二寬度之第二導體圖案之下部，第二寬度小於第一寬度。
第一導體圖案上部可包含導體阻障層。
半導體裝置可更包括位於第一絕緣層上之第二絕緣層，其中第二導體圖案位於穿透第二絕緣層之第二開口中。
半導體裝置可更包括位於第二開口側壁上之絕緣線狀間隙壁，其中絕緣線狀間隙壁之寬度與第二開口底部之寬度的總和小於或等於第一寬度。
半導體裝置可更包括位於第二開口側壁上之絕緣線狀間隙壁，其中絕緣線狀間隙壁之寬度與第二開口底部之寬度的總和大於第一寬度。
半導體裝置可更包括位於第一絕緣層上之第三導體圖案，第三導體圖案相對其下第一導體圖案於水平方向上鄰近第二導體圖案，其中第一導體圖案與第三導體圖案間之沿第一絕緣層上邊界之洩漏電流路徑的長度大於第一導體圖案與第三導體圖案間之水平距離。
半導體裝置可更包括位於第一絕緣層上之第三導體圖案，第三導體圖案相對其下第一導體圖案於水平方向上鄰近第二導體圖案，其中第二導體圖案底部與第三導體圖案底部間之沿第一絕緣層上邊界之擴散路徑的長度大於第二導體圖案與第三導體圖案間之水平距離。
第一絕緣層與第二絕緣層之間可存在蝕刻終止層。
在半導體裝置中，第一導體圖案可包括以下各物之一：相對其下接觸窗區域沿半導體裝置之水平方向伸展之內連線；以及導體插塞；且第二導體圖案可包括以下各物之一：相對其下第一導體圖案沿半導體裝置之水平方向伸 展之內連線；以及導體插塞。
半導體裝置可更包括位於第一導體圖案之頂面上第一開口側壁上之側壁間隙壁。
其下接觸窗區域可包括以下各物中之至少一者：基板、基板之摻雜區域、磊晶層、電晶體之閘極、矽化物區域、以及導體接觸窗。
半導體裝置舉例而言可為非揮發性記憶體裝置或揮發性記憶體裝置之一，如DRAM、SRAM、反及型快閃記憶體、反或型快閃記憶體、PRAM、MRAM、RRAM及類似物。
在另一個方面，半導體裝置包括：位於半導體裝置之其下接觸窗區域上的第一絕緣層，第一絕緣層具有頂面；位於穿透第一絕緣層之第一開口中的第一導體圖案，為第一寬度的第一導體圖案之上部；位於第一絕緣層上之第二絕緣層；穿透第二絕緣層且與第一導體圖案之頂面接觸之第二導體圖案，為第二寬度的第二導體圖案之下部，第二寬度小於第一寬度；以及位於第一絕緣層上穿透第二絕緣層之第三導體圖案，第三導體圖案相對其下第一導體圖案於水平方向上鄰近第二導體圖案，其中第二導體圖案底部與第三導體圖案底部間之沿第一絕緣層上邊界之擴散路徑的長度大於第二導體圖案與第三導體圖案間之水平距離。
第一導體圖案之頂面可相對第一絕緣層之頂面有所內陷，以便使第一導體圖案之頂面相對於其下接觸窗區域的高度小於第一絕緣層之頂面相對於其下接觸窗區域的高 度。
第一導體圖案上部可包含導體阻障層。
第二導體圖案可位於穿透第二絕緣層之第二開口中。
半導體裝置可更包括位於第二開口側壁上之絕緣線狀間隙壁，其中絕緣線狀間隙壁之寬度與第二開口底部之寬度的總和小於或等於第一寬度。
半導體裝置可更包括位於第二開口側壁上之絕緣線狀間隙壁，且其中絕緣線狀間隙壁之寬度與第二開口底部之寬度的總和大於第一寬度。
第一導體圖案與第三導體圖案間之沿第一絕緣層上邊界之洩漏電流路徑的長度可大於第一導體圖案與第三導體圖案間之水平距離。
第一絕緣層與第二絕緣層之間可存在蝕刻終止層。
在半導體裝置中，第一導體圖案可包括以下各物之一：相對其下接觸窗區域沿半導體裝置之水平方向伸展之內連線；以及導體插塞；且第二導體圖案包括以下各物之一：相對其下第一導體圖案沿半導體裝置之水平方向伸展之內連線；以及導體插塞。
半導體裝置可更包括位於第一導體圖案之頂面上第一開口側壁上之側壁間隙壁。
其下接觸窗區域可包括以下各物中之至少一者：基板、基板之摻雜區域、磊晶層、電晶體之閘極、矽化物區域、以及導體接觸窗。
在另一個方面，製造半導體裝置之方法包括：於半導 體裝置之其下接觸窗區域上提供第一絕緣層，第一絕緣層具有頂面；於第一絕緣層中形成第一開口，以露出其下接觸窗區域；於第一開口中提供第一導體圖案，第一導體圖案之上部為第一寬度，且第一導體圖案之頂面相對第一絕緣層之頂面有所內陷，以便使第一導體圖案之頂面相對於其下接觸窗區域的高度小於第一絕緣層之頂面相對於其下接觸窗區域的高度；以及提供與第一導體圖案之頂面接觸的第二導體圖案，第二導體圖案之下部為第二寬度，第二寬度小於第一寬度。
方法可更包括於第一導體圖案之上部提供導體阻障層。
提供第二導體圖案之步驟包括：於第一絕緣層上提供第二絕緣層；於第二絕緣層中形成第二開口，以露出第一導體圖案之頂面；以及於第二開口中提供與第一導體圖案之頂面接觸的第二導體圖案。
方法可更包括於第二開口側壁上形成絕緣線狀間隙壁，其中絕緣線狀間隙壁之寬度與第二開口底部之第二寬度的總和小於或等於第一寬度。
方法可更包括於第二開口側壁上形成絕緣線狀間隙壁，其中絕緣線狀間隙壁之寬度與第二開口底部之第二寬度的總和大於第一寬度。
方法可更包括：於第一絕緣層上提供第三導體圖案，第三導體圖案相對其下第一導體圖案於水平方向上鄰近第二導體圖案，其中第一導體圖案與第三導體圖案間之沿第 一絕緣層上邊界之洩漏電流路徑的長度大於第一導體圖案與第三導體圖案間之水平距離。
方法可更包括：於第一絕緣層上形成第三導體圖案，第三導體圖案相對其下第一導體圖案於水平方向上鄰近第二導體圖案，其中第二導體圖案底部與第三導體圖案底部間之沿第一絕緣層上邊界之擴散路徑的長度大於第二導體圖案與第三導體圖案間之水平距離。
方法可更包括在提供第二絕緣層之前於第一絕緣層及第一導體圖案上提供蝕刻終止層，其中於第一絕緣層中形成第一開口以及於第一開口中形成第一導體圖案先於提供蝕刻終止層進行。
方法可更包括在提供第二絕緣層之前於第一絕緣層上提供蝕刻終止層，其中於第一絕緣層中形成第一開口以及於第一開口中形成第一導體圖案接著提供蝕刻終止層進行。
提供第一導體圖案之步驟可更包括以下步驟之一：形成第一導體圖案之上部並使頂部相對其下接觸窗區域沿半導體裝置之水平方向伸展，以形成第一內連線圖案；以及提供導體插塞；且提供第二導體圖案之步驟可更包括以下步驟之一：提供相對其下第一導體圖案沿半導體裝置之水平方向伸展之內連線；以及提供導體插塞。
方法可更包括於第一導體圖案之頂面上第一開口側壁上提供側壁間隙壁。
其下接觸窗區域包括以下各物中之至少一者：基板、 基板之摻雜區域、磊晶層、電晶體之閘極、矽化物區域、以及導體接觸窗。
下面將配合所附圖式，對本發明之實施例作詳細說明，其中所附圖式中顯示了本發明之較佳實施例。然而本發明亦可實施為其他形式，而不必限於下文所述之實施例範圍。說明書中通篇使用類似標號指稱類似元件。
本說明書中使用第一、第二等詞描述各元件，然而應瞭解，各元件並不受此類詞之限制。此類詞語是為了區分各元件。例如，第一元件可命名為第二元件，同理，第二元件亦可命名為第一元件，並不違背本發明之範圍。本說明書中，詞語“及/或”意在包含相關列舉項目之一或多項之任意組合或所有組合。
應瞭解，當某元件“位於另一元件上”或“連接至”或“耦接至”另一元件時，其可能直接“位於其上”或直接“連接至”或“耦接至”另一元件，亦可能存在中間元件。相反，當某元件“直接位於”另一元件上或“直接連接至”或“直接耦接至”另一元件時，則沒有中間元件。其他用以描述元件間關係之詞語可照類似方法解釋(例如“位於...之間”與“直接位於...之間”、“相鄰”與“直接相鄰”等)。當某元件“位於另一元件上”時，其可能位於另一元件上方或下方，或可能直接耦接至另一元件，或可能存在中間元件，或二者間可能相距一定距離或一個空隙。
本說明書中所使用之術語是為了描述本發明之特定實施例而並非為了限制本發明。在本說明書中，除非另行明示，否則單數形式“一個”、“一件”、“所述”等也可包含複數形式。還應瞭解，本說明書中所用的詞語“包含”、“包括”用以說明所述特徵、整體、步驟、操作、元件及/或組件之存在，但並不排除一或多個其他特徵、整體、步驟、操作、元件、組件及/或其組合之存在。
圖1A是根據本發明一實施例之半導體裝置的平面俯視圖，其包含耦接至其下層間導體插塞(如層間接觸插塞)之相鄰內連線。圖1B是根據本發明一實施例之沿剖面線I-I'截取之圖1A之實施例之剖視圖。圖2A-圖2C是根據本發明一實施例之製造半導體裝置之方法的剖視圖。
如圖1A、圖1B及圖2A所示，半導體基板100中提供有隔離區102。隔離區102之間界定有裝置之主動區104或接觸窗區域。接觸窗區域包括以下各物中之至少一者：基板、基板之摻雜區域、磊晶層、電晶體之閘極、矽化物區域、以及導體接觸窗。在本實例中，主動區104之頂部為含有雜質之摻雜區106；但就本發明實施例之原理而言，其他類型之類似接觸區(待與層間導體圖案接觸)同樣適用。舉例而言，主動區104、摻雜區106可採用電晶體之端子諸如電晶體之閘極、汲極或源極，其頂面採用矽化物區。
如圖2A所示，第一層間絕緣層108形成於其下結構之上。在一實施例中第一層間絕緣層108包括氧化矽。第 一層間絕緣層108採用習知製造方法進行圖案化，使第一層間絕緣層108中形成第一開口110a，從中露出其下主動區104。在此實例中，第一開口頂部或靠近頂部處寬度為W1a，如下圖2B所示。應指出，形成於其中之任何類似開口及所得結構均不會是完美的垂直側壁，而是如同開口蝕刻方法所自然形成之傾斜側壁。接觸窗開口中可形成選擇性阻障層(optional barrier layer)，用以防止第一開口110a中將要形成之導體圖案所產生的金屬離子擴散至第一層間絕緣層108中。
向所得結構中添加導體層，以填充第一開口110a並與其下主動區104接觸。在一實施例中，導體層包括根據習知製造方法用物理氣相沈積法(PVD)、化學氣相沈積法(CVD)或無電極電鍍法(electroless plating)沈積之鎢層。接著平坦化導體層，從而於第一開口110a中形成第一導體圖案112a。導體層可用適合高積集度製造方法之導體材料(包括低電阻率金屬材料如Al或Cu)製成，且可包括潤濕層或阻障層，如Ti、Ta、Mo、TixNy、TaxNy、TixZry、TixZryNz、NbxNy、ZrxNy、WxNy、VxNy、HfxNy、MoxNy、RexNy以及TixSiyNz。
如圖2B所示，使第一導體圖案112a之頂部內陷於第一開口110a中以形成凹陷第一導體圖案113a。所得凹陷可根據習知製造方法使用化學機械研磨法(CMP)、回蝕法、或乾式蝕刻法形成。當使用CMP時，可選擇研磨漿(slurry)以移除第一導體圖案112a之頂部(例如鎢層)， 同時又不致移除或最低程度移除第一層間絕緣層108之頂部。所得之凹陷第一導體圖案113a之頂面位置低於第一層間絕緣層108之頂面，因而內陷於第一開口110a中。同樣，凹陷第一導體圖案113a之寬度等於或略小於第一開口之寬度W1a。
可於所得之凹陷第一導體圖案113a上提供選擇性阻障層114。阻障層114作為擴散阻障，可阻擋凹陷第一導體圖案113a之導體材料與其上待沈積之第二導體材料125間之反應(見圖2C)。舉例而言，阻障層114可包括使用CVD、原子層沈積法(ALD)或無電極電鍍沈積法等塗覆之CoWP、CoP及CoB。當使用選擇性阻障層圖案時，所得之阻障層114之頂面位置低於第一層間絕緣層108之頂面，從而使凹陷第一導體圖案113a與阻障層114內陷於第一開口110a中。
可於所得結構之頂面塗覆選擇性蝕刻終止層116。蝕刻終止層116可為保形塗覆，以便使其塗滿第一開口110a所露出之上部的側壁。在各實施例中，蝕刻終止層可包括SiN、SiC及/或SiCN中的單層或多層。選定蝕刻終止層116材料，以對於繼而將塗覆於所得結構上之第二層間絕緣層118具有蝕刻選擇性。當第一層間絕緣層108之材料對於第二層間絕緣層118具有蝕刻選擇性時，無需蝕刻終止層。
又如圖2B所示，接著向所得結構塗覆第二層間絕緣層118。舉例而言，第一層間絕緣層108可包括氧化矽或 SiCOH，且較佳包括低介電常數材料，以便減少相鄰圖案間之干擾。第二層間絕緣層118採用習知製造方法進行圖案化，使第二層間絕緣層118中形成第二開口120a、120b。在此情况下，第二開口中之第一個120a將露出其下凹陷第一導體圖案113a的頂面或凹陷第一導體圖案113a頂部之選擇性阻障層114的頂面。在此實例中，第二開口中之第一個的寬度W2a小於其下第一開口之寬度W1a。第二開口中之相鄰的另一個120b露出第一層間絕緣層之頂面。可於第二接觸窗開口中形成選擇性阻障層(未圖示)，以阻止將於第二開口120a、120b中形成之第二導體圖案中的金屬離子(例如銅離子)擴散至第二層間絕緣層118。舉例而言，選擇性阻障層可包括單層或多層之TaN、Ta、WN、TiN。
如圖2C所示，使用例如PVD方法將選擇性金屬種子層(例如銅種子層)保形塗覆至所得結構，包括第二開口120a、120b。接著，塗覆低電阻之第二導體材料125以填充第二開口120a、120b。舉例而言，第二導體材料125可包括使用習知製造技術塗覆之電鍍銅(electroplated copper)或超臨界流體銅(super-critical-fluid copper)。接著，使用CMP法將所塗導體填充材料分隔成獨立之第二導體圖案125a、125b(見圖1B)，從而可形成例如裝置之獨立位元線。
如圖1B所示，所得裝置具有寬度為W1a之凹陷第一導體圖案113a或凹陷第一導體圖案/阻障層113a/114。對 於本說明書而言，凹陷第一導體圖案113a或凹陷第一導體圖案/阻障層113a/114之實施例皆統稱為“凹陷第一導體圖案113a”。凹陷第一導體圖案113a之頂面低於第一層間絕緣層108之頂面。
第二導體圖案中之第一個125a之底部於凹陷第一導體圖案113a的頂面上低於第一層間絕緣層108頂面的某處形成導體圖案。又，第二導體圖案中之第一個125a之下部或底部的寬度W2a小於其下凹陷第一導體圖案113a之上部的寬度W1a。第二導體圖案中之相鄰的第二個125b與第二導體圖案中之第一個125a於水平方向上相距第二距離S1b，且第二導體圖案中之相鄰的第二個125b與凹陷第一導體圖案113a於水平方向上相距第一距離S1a。由於其下凹陷第一導體圖案113a之寬度W1a大於第二導體圖案中之第一個125a的寬度W2a，故而第一距離S1a小於第二距離S1b。
如前所述，在本實施例之接觸窗組態中，第二導體圖案125a、125b中之相鄰的第一個與第二個間之擴散路徑長度(diffusion path length)DL大於其第二距離S1b。其原因是擴散路徑長度不僅包括第二導體圖案中之第一個與第二個125a、125b之間的水平距離，亦包括第二導體圖案中之第一個125a內陷(從而接觸凹陷第一導體圖案113a之頂面)的垂直距離。內陷距離可有效增大第二導體圖案中之第一個與第二個125a、125b間之擴散路徑的長度。增大之擴散路徑長度DL可降低第二導體圖案中之第一個與第 二個125a、125b間之漏電流效應，從而減輕設計過程中之相關約束，以便進一步提高所得裝置之積集度。
同時，在本實施例之接觸窗組態中，其下凹陷第一導體圖案113a與第二導體圖案中之相鄰的第二個125b間之漏電流路徑長度大於凹陷第一導體圖案113a與第二導體圖案中之相鄰的第二個125b之間的水平距離，或第一距離S1a。其原因是漏電流路徑長度不僅包括凹陷第一導體圖案與相鄰第二導體圖案125b間之水平距離，亦包括凹陷第一導體圖案113a內陷於第一開口110a中之垂直距離。此將有效增大凹陷第一導體圖案113a與第二導體圖案中之相鄰的第二個125b間之漏電流路徑長度，從而亦減輕設計過程中之相關約束，以便進一步提高所得裝置之積集度。
在本說明書所述之實施例中，詞語“第一導體圖案”包括插塞式接觸窗及線式接觸窗兩種。詞語“第二導體圖案”亦包括插塞式接觸窗及線式接觸窗兩種。例如，當第一或第二導體圖案包括線式接觸窗時，其可包括半導體記憶裝置上之沿裝置水平方向伸展之位元線。
在另一實施例中，可在於第一層間絕緣層108中形成第一開口110a前，於其下第一層間絕緣層108之表面上提供如圖2B所示之選擇性蝕刻終止層116。繼而如圖2A所示，將第一開口110a形成為穿透蝕刻終止層116且穿透第一層間絕緣層108，以露出其下主動區104。接著於第一開口110a中提供導體層，並如前所述進行平坦化，從而形成穿透蝕刻終止層116且穿透第一層間絕緣層108之第一導 體圖案112a。隨後，按前述圖2B之方式，使所得之凹陷第一導體圖案113a內陷於第一開口110a中。接著，如前所述，可於所得之凹陷第一導體圖案113a之頂面上提供選擇性阻障層114。接著，藉由塗覆第二層間絕緣層118及第二導體材料125並隨後將第二導體材料125圖案化(如上配合圖2B及2C所述)，即可完成製程。在此實施例中，凹陷第一導體圖案113a之頂面的側部及第一開口110a之上部的側壁上高於凹陷第一導體圖案113a處沒有選擇性蝕刻終止層116。反之，第二層間絕緣層118之材料填充了第一開口110a中位於凹陷第一導體圖案113a以上之部份。
圖3是根據本發明另一實施例之沿剖面線I-I'截取之圖1A之實施例之剖視圖。此實施例大體類似於上文配合圖1B及圖2A-圖2C所述之實施例，區別在於第二開口120a、120b之側壁上存在線狀間隙壁160。在此實施例中，形成第二開口120a之後，於第二開口內第二開口120a、120b之側壁上提供線狀間隙壁160。在一實施例中，可用絕緣材料如SiO2 或SiN進行保形沈積，而後進行蝕刻以露出凹陷第一導體圖案113a之頂面，以此方式形成線狀間隙壁160。當第二開口120a、120b中存在線狀間隙壁160時，所得第二導體圖案125a'、125b'之寬度W2a'相較上文配合圖1B及圖2A-圖2C所述之實施例可以進一步減小。此可增大關鍵距離，即第一水平距離S1a'及第二水平距離S1b'，從而又可有效增大第二導體圖案中之相鄰的第一個 與第二個125a'、125b'間之擴散路徑長度DL(見圖1B)，且有效增加其下凹陷第一導體圖案113a與第二導體圖案中之相鄰的第二個125b'間之漏電流路徑長度，進而强化前述本發明之實施例之優點。
圖4是根據本發明另一實施例之沿剖面線I-I'截取之圖1A之實施例之剖視圖。此實施例大體類似於上文配合圖3所述之實施例，區別在於本實施例說明了在於第二開口120a'、120b'之側壁上形成線狀間隙壁160'之前，第二開口之初始寬度Wg可大於或等於其下凹陷第一導體圖案113a之寬度W1a。在此實施例中，在形成第二開口120a'之後，於第二開口120a'、120b'中第二開口之側壁上提供線狀間隙壁160'，後者相對寬於圖3之實施例之線狀間隙壁160。如前所述，可用絕緣材料如SiO2 或SiN進行保形沈積，而後進行蝕刻以露出凹陷第一導體圖案113a之頂面，以此方式形成線狀間隙壁160'。當第二開口120a'、120b'中存在線狀間隙壁160'時，所得第二導體圖案125a、125b之寬度減小(如上文配合圖3所述)，從而實現前述優點。
圖5是根據本發明另一實施例之沿剖面線I-I'截取之圖1A之實施例之剖視圖。此實施例大體類似於上文配合圖1B及圖2A-圖2C所述之實施例，區別在於第一開口110a之側壁上存在側壁間隙壁150。在此實施例中，在形成凹陷第一導體圖案113a之後，於其下凹陷第一導體圖案113a之頂面上、第一開口110a中第一開口之頂部側壁上提供側壁間隙壁150。在一實施例中，可用絕緣材料如SiO2 或SiN進行沈積，而後進行各向異性蝕刻以控制所得側壁間隙壁150之寬度並露出凹陷第一導體圖案113a之頂面，以此方式形成側壁間隙壁150。當第一開口110a中存在側壁間隙壁150時，製造製程中可容許第二導體圖案中之第一個125a與凹陷第一導體圖案113a間存在錯位。舉例而言，若用於第二導體圖案中之第一個125a過於靠近凹陷第一導體圖案113a之左邊緣或右邊緣，則側壁間隙壁150可保證第二導體圖案中之第一個125a與凹陷第一導體圖案113a之間的實際接觸點位於凹陷第一導體圖案113a之頂面上距凹陷第一導體圖案113a之外邊緣一定距離處。從而即可實現本發明所述之優點。
圖6A是根據本發明一實施例之非揮發性記憶體半導體裝置的平面俯視圖，其包含耦接至其下層間導體插塞(如層間接觸插塞)之採用位元線圖案形式之相鄰內連線。圖6B是沿剖面線II-II'截取之圖6A之裝置之剖視圖。圖6C是根據本發明另一實施例之沿剖面線II-II'截取之圖6A之裝置之剖視圖。圖6D是沿剖面線III-III'截取之圖6A之裝置之剖視圖。
圖7A'-圖7E'是根據本發明一實施例之沿剖面線II-II'截取之圖6A-圖6D之裝置之製造方法的剖視圖，而圖7A"-圖7E"是沿剖面線III-III'截取之圖6A-圖6D之裝置之製造方法的剖視圖。
在圖6A-圖6D之實施例中，非揮發性記憶體裝置包含形成於半導體基板200上之第一及第二主動區204a、 204b。第一及第二主動區204a、204b由隔離區202所界定(見圖7A'及7A")。第一個及第二個第一導體圖案218a、218b形成為穿透第一及第二層間絕緣層208、212中之第一開口214a、214b，並與第一及第二主動區204a、204b中之摻雜區206d接觸(見圖7B'及圖7B")。第一個及第二個第一導體圖案218a、218b之頂面寬度為W1b，且相對第二層間絕緣層212之頂面有所內陷(見圖7C'及圖7C")。在此實例中，第一個及第二個第一導體圖案218a、218b之頂面上包含有選擇性阻障層220a、220b。第一個及第二個第二導體圖案228a、228b以前述方式形成為穿透第三層間絕緣層224中之開口226a、226b，且與第一個及第二個第一導體圖案218a、218b接觸(見圖7D'及圖7D")。於第二層間絕緣層212之頂面上提供選擇性蝕刻終止層222(見圖7E'及圖7E")。
字元線(word lines)WL、接地選擇線(ground select lines)GSL、共用源極線(common source lines)CSL 210及串選擇線(string select lines)SSL於裝置之水平方向上伸展。如現有非揮發性記憶體裝置組態中之慣用情况，字元線WL包含通道層、電荷儲存層及阻擋絕緣層(基板與閘極之間)。此實例中之第一個及第二個第二導體圖案228a、228b包括沿裝置第二水平方向伸展之位元線。儘管上述圖式中列舉了反及型(NAND-type)非揮發性記憶體裝置，然而相同原理亦適用於反或型(NOR-type)非揮發性記憶體裝置及其它非揮發性記憶體裝置組態。
如上述實例，第一個及第二個第二導體圖案228a、228b之寬度W2b小於第一個及第二個第一導體圖案218a、218b之寬度W1b。因此，相鄰第一個與第二個第二導體圖案228a、228b間之擴散路徑長度大於第二導體圖案228a、228b間之水平距離S2b。同樣，第一個第一導體圖案中218a與第二個第二導體圖案228b間之漏電流路徑長度大於第一導體圖案218a、218b間之第二距離S1b。以此方式，本實施例可實現上文所述之實施例的特徵及優點。
在圖6C之實施例中，按前述圖5之實施例之方式，於第一開口214a、214b之上部提供側壁間隙壁250，從而實現前述優點。
圖8A是根據本發明一實施例之揮發性記憶體半導體裝置的平面俯視圖，其包含耦接至其下層間導體插塞(如層間接觸插塞)之採用位元線圖案形式之相鄰內連線。圖8B是沿剖面線IV-IV'截取之圖8A之裝置之剖視圖。圖8C是沿剖面線V-V'截取之圖8A之裝置之剖視圖。圖8D是沿剖面線VI-VI'截取之圖8A之裝置之剖視圖。圖8E和圖8F分別是根據本發明另一實施例之沿剖面線IV-IV'及V-V'截取之圖8A之裝置之剖視圖。
圖9A'-圖9C'是根據本發明一實施例之沿剖面線IV-IV'截取之圖8A-圖8F之裝置之製造方法的剖視圖，圖9A"-圖9C"是沿剖面線V-V'截取之圖8A-圖8F之裝置之製造方法的剖視圖，而圖9A'''-圖9C'''是沿剖面線VI-VI'截取之圖8A-圖8F之裝置之製造方法的剖視圖。
在圖8A-圖8F之實施例中，揮發性記憶體半導體裝置包含形成於半導體基板300中之第一及第二主動區304a、304b。第一及第二主動區304a、304b由隔離區302所界定(見圖9A'-圖9A''')。於所得結構上形成閘極線結構306，且於主動區上閘極線結構306之間界定有摻雜區308a、308b。於第一及第二主動區304a、304b上形成位元線襯墊310a、310b，且使其與主動區304a、304b之摻雜區308a、308b接觸(見圖9B'-圖9B''')。第一個及第二個第一導體圖案318a、318b之伸展方向穿透第一層間絕緣層314中所形成之第一開口316a、316b，且與其下位元線襯墊310a、310b接觸。第一個及第二個第一導體圖案318a、318b之頂面寬度為W1c，且其相對第一層間絕緣層314之頂面有所內陷(見圖9C'-圖9C''')。在此實例中，第一個及第二個第一導體圖案318a、318b之頂面上包含有選擇性阻障層321a、321b。第一個及第二個第二導體圖案328a、328b形成為穿透第二層間絕緣層324，並以前述方式分別與第一個及第二個第一導體圖案318a、318b接觸。於第一層間絕緣層314之頂面上提供選擇性蝕刻終止層322。於第一個及第二個第二導體圖案328a、328b上提供覆蓋層(capping layer)330a、330b。
將儲存節點接觸窗(storage node contacts)336形成為穿透第二層間絕緣層324及第一層間絕緣層314，並與其下位元線襯墊310a接觸。接著於所得結構上形成下部電極結構338，使之與儲存節點接觸窗336之上部接觸。於 所得結構上形成電容介電層340，並於所得結構上形成上部電極結構342。
電晶體閘極線GL1、GL2於所得裝置之第一水平方向上伸展，且在本實例中，第一個及第二個第二導體圖案328a、328b包含於裝置之第二水平方向上伸展之位元線圖案。儘管上述圖式中列舉了DRAM型揮發性記憶體裝置，然而相同原理亦適用於其它揮發性記憶體裝置組態。
與上述實例類似，第一個及第二個第二導體圖案328a、328b之寬度W2c小於第一個及第二個第一導體圖案320a、320b之寬度W1c。因此，相鄰第一個與第二個第二導體圖案328a、328b間之擴散路徑長度大於第二導體圖案328a、328b間之水平距離S2c。同樣，第一個第一導體圖案318a與第二個第二導體圖案328b間之漏電流路徑長度大於第一導體圖案318a、第二導體圖案328b間之水平距離S1c。以此方式，本實施例可實現前述實施例之特徵及優點。
在圖8E及圖8F之實施例中，按前述圖5之方式，採用線狀間隙壁之形式於第一開口316a、316b之上部提供側壁間隙壁350，從而實現前述優點。
圖10是一個記憶體系統之結構方塊圖，其中包含有根據本發明各實施例之使用層間導體圖案之記憶體裝置。記憶體系統400包含產生指令及位址信號(command and address signals)C/A之記憶體控制器402及包括多數個記憶體裝置406之記憶模塊404。記憶模塊404自記憶體控 制器402接收指令及位址信號C/A，並相應將資料DATA I/O儲存至至少一個記憶體裝置406並自至少一個記憶體裝置406取回資料DATA I/O。每個記憶體裝置406包含多數個可定址記憶體單元及一個解碼器，後者接收指令及位址信號，並產生列信號及行信號以用於在程式化及讀取操作期間對至少一個可定址記憶體單元進行存取。記憶體系統400之每個組件(包括控制器402、記憶模塊404及記憶體裝置406)皆可使用本說明書所揭露之層間導體圖案組態。
本說明書所揭露之本發明之實施例可適用於各種半導體裝置，例如非揮發性記憶體裝置或揮發性記憶體裝置之一，如DRAM、SRAM、反及型快閃記憶體、反或型快閃記憶體、PRAM、MRAM、RRAM及類似物。
雖然本發明已以較佳實施例揭露如上，然其並非用以限定本發明，任何熟習此技藝者，在不脫離本發明之精神和範圍內，當可作些許之更動與潤飾，因此本發明之保護範圍當視後附之申請專利範圍所界定者為準。
100‧‧‧基板
102‧‧‧隔離區
104‧‧‧主動區
106‧‧‧摻雜區
108‧‧‧第一層間絕緣層
110a‧‧‧第一開口
112a‧‧‧第一導體圖案
113a‧‧‧凹陷第一導體圖案
114‧‧‧阻障層
116‧‧‧蝕刻終止層
118‧‧‧第二層間絕緣層
120a、120b、120a’、120b’‧‧‧第二開口
125‧‧‧第二導體材料
125a、125b、125a'、125b'‧‧‧第二導體圖案
150‧‧‧側壁間隙壁
160‧‧‧線狀間隙壁
160'‧‧‧線狀間隙壁
200‧‧‧基板
202‧‧‧隔離區
204a‧‧‧第一主動區
204b‧‧‧第二主動區
206d‧‧‧摻雜區
208‧‧‧第一層間絕緣層
210‧‧‧共用源極線
212‧‧‧第二層間絕緣層
214a、214b‧‧‧第一開口
218a、218b‧‧‧第一導體圖案
220a、220b‧‧‧阻障層
222‧‧‧蝕刻終止層
224‧‧‧第三層間絕緣層
226a、226b‧‧‧開口
228a、228b‧‧‧第二導體圖案
250‧‧‧側壁間隙壁
300‧‧‧基板
302‧‧‧隔離區
304a、304b‧‧‧主動區
306‧‧‧閘極線結構
308a、308b‧‧‧摻雜區
310a、310b‧‧‧位元線襯墊
314‧‧‧第一層間絕緣層
316a、316b‧‧‧第一開口
318a、318b‧‧‧第一導體圖案
321a、321b‧‧‧阻障層
322‧‧‧蝕刻終止層
324‧‧‧第二層間絕緣層
328a、328b‧‧‧第二導體圖案
330a、330b‧‧‧覆蓋層
336‧‧‧儲存節點接觸窗
338‧‧‧下部電極結構
340‧‧‧電容介電層
342‧‧‧上部電極結構
350‧‧‧側壁間隙壁
400‧‧‧記憶體系統
402‧‧‧控制器
404‧‧‧記憶模塊
406‧‧‧記憶體裝置
DL‧‧‧擴散路徑長度
I-I'‧‧‧剖面線
II-II'‧‧‧剖面線
III-III'‧‧‧剖面線
IV-IV'‧‧‧剖面線
V-V'‧‧‧剖面線
VI-VI'‧‧‧剖面線
GL1、GL2‧‧‧電晶體閘極線
GSL‧‧‧接地選擇線
S1a‧‧‧第一距離
S1a'‧‧‧第一水平距離
S1b'‧‧‧第二水平距離
S1b‧‧‧第二距離
S1c‧‧‧水平距離
S2a‧‧‧第二距離
S2b‧‧‧水平距離
S2c‧‧‧水平距離
SSL‧‧‧串選擇線
W1a、W2a、W2a'‧‧‧寬度
W1b、W2b、W1c、W2c‧‧‧寬度
Wg‧‧‧初始寬度
WL‧‧‧字元線
C/A‧‧‧指令及位址信號
圖1B是根據本發明一實施例之沿剖面線I-I'截取之圖1A之實施例之剖視圖。
圖2A-圖2C是根據本發明一實施例之製造半導體裝置之方法的剖視圖。
圖3是根據本發明另一實施例之沿剖面線I-I'截取之圖1A之實施例之剖視圖。
圖4是根據本發明另一實施例之沿剖面線I-I'截取之圖1A之實施例之剖視圖。
圖5是根據本發明另一實施例之沿剖面線I-I'截取之圖1A之實施例之剖視圖。
圖6A是根據本發明一實施例之非揮發性記憶體半導體裝置的平面俯視圖，其包含耦接至其下層間導體插塞(如層間接觸插塞)之採用位元線圖案形式之相鄰內連線。圖6B是沿剖面線II-II'截取之圖6A之裝置之剖視圖。圖6C是根據本發明另一實施例之沿剖面線II-II'截取之圖6A之裝置之剖視圖。圖6D是沿剖面線III-III'截取之圖6A之裝置之剖視圖。
圖7A'-圖7E'是根據本發明一實施例之沿剖面線II-II'截取之圖6A-圖6D之裝置之製造方法的剖視圖，而圖7A"-圖7E"是沿剖面線III-III'截取之圖6A-圖6D之裝置之製造方法的剖視圖。
圖8A是根據本發明一實施例之揮發性記憶體半導體裝置的平面俯視圖，其包含耦接至其下層間導體插塞(如層間接觸插塞)之採用位元線圖案形式之相鄰內連線。圖8B是沿剖面線IV-IV'截取之圖8A之裝置之剖視圖。圖8C是沿剖面線V-V'截取之圖8A之裝置之剖視圖。圖8D是沿剖面線VI-VI'截取之圖8A之裝置之剖視圖。圖8E和圖8F分別是根據本發明另一實施例之沿剖面線IV-IV'及V-V'截取之圖8A之裝置之剖視圖。
圖9A'-圖9C'是根據本發明一實施例之沿剖面線 IV-IV'截取之圖8A-圖8F之裝置之製造方法的剖視圖，圖9A"-圖9C"是沿剖面線V-V'截取之圖8A-圖8F之裝置之製造方法的剖視圖，而圖9A'''-圖9C'''是沿剖面線VI-VI'截取之圖8A-圖8F之裝置之製造方法的剖視圖。
圖10是一個記憶體系統之結構方塊圖，其中包含有根據本發明各實施例之使用層間接觸窗之記憶體裝置。
100‧‧‧基板
102‧‧‧隔離區
104‧‧‧主動區
106‧‧‧摻雜區
108‧‧‧第一層間絕緣層
110a‧‧‧第一開口
113a‧‧‧凹陷第一導體圖案
114‧‧‧阻障層
116‧‧‧蝕刻終止層
118‧‧‧第二層間絕緣層
120a、120b‧‧‧第二開口
125a、125b‧‧‧第二導體圖案
S1a‧‧‧第一距離
S2a‧‧‧第二距離
W1a‧‧‧寬度
W2a‧‧‧寬度

Claims (33)

  1. 一種包含層間導體接觸窗之半導體裝置，包括：位於半導體裝置之其下接觸窗區域上的第一絕緣層，所述第一絕緣層具有頂面；位於穿透所述第一絕緣層之第一開口中的第一導體圖案，所述第一導體圖案之上部為第一寬度，且所述第一導體圖案之頂面相對所述第一絕緣層之所述頂面有所內陷，以便使所述第一導體圖案之所述頂面相對於所述其下接觸窗區域的高度小於所述第一絕緣層之所述頂面相對於所述其下接觸窗區域的高度；與所述第一導體圖案之所述頂面接觸的第二導體圖案，所述第二導體圖案之下部為第二寬度，所述第二寬度小於所述第一寬度；以及位於所述第一絕緣層上之第三導體圖案，所述第三導體圖案相對所述其下第一導體圖案於水平方向上鄰近所述第二導體圖案，其中所述第二導體圖案底部與所述第三導體圖案底部間之沿所述第一絕緣層上邊界之擴散路徑的長度大於所述第二導體圖案與所述第三導體圖案間之水平距離。
  2. 如申請專利範圍第1項所述之包含層間導體接觸窗之半導體裝置，其中所述第一導體圖案上部包含導體阻障層。
  3. 如申請專利範圍第1項所述之包含層間導體接觸窗之半導體裝置，更包括位於所述第一絕緣層上之第二絕緣 層，且其中所述第二導體圖案位於穿透所述第二絕緣層之第二開口中。
  4. 如申請專利範圍第3項所述之包含層間導體接觸窗之半導體裝置，更包括位於所述第二開口側壁上之絕緣線狀間隙壁，且其中所述絕緣線狀間隙壁之寬度與所述第二開口底部之寬度的總和小於或等於所述第一寬度。
  5. 如申請專利範圍第3項所述之包含層間導體接觸窗之半導體裝置，更包括位於所述第二開口側壁上之絕緣線狀間隙壁，且其中所述絕緣線狀間隙壁之寬度與所述第二開口底部之寬度的總和大於所述第一寬度。
  6. 如申請專利範圍第3項所述之包含層間導體接觸窗之半導體裝置，其中所述第一導體圖案與所述第三導體圖案間之沿所述第一絕緣層上邊界之漏電流路徑的長度大於所述第一導體圖案與所述第三導體圖案間之水平距離。
  7. 如申請專利範圍第3項所述之包含層間導體接觸窗之半導體裝置，更包括位於所述第一絕緣層與所述第二絕緣層之間的蝕刻終止層。
  8. 如申請專利範圍第1項所述之包含層間導體接觸窗之半導體裝置：其中所述第一導體圖案包括以下各物之一：相對所述其下接觸窗區域沿所述半導體裝置之水平方向伸展之內連線；以及導體插塞；且其中所述第二導體圖案包括以下各物之一：相對所述 其下第一導體圖案沿所述半導體裝置之水平方向伸展之內連線；以及導體插塞。
  9. 如申請專利範圍第1項所述之包含層間導體接觸窗之半導體裝置，更包括位於所述第一導體圖案之所述頂面上所述第一開口側壁上之側壁間隙壁。
  10. 如申請專利範圍第1項所述之包含層間導體接觸窗之半導體裝置，其中所述其下接觸窗區域包括以下各物中之至少一者：基板、基板之摻雜區域、磊晶層、電晶體之閘極、矽化物區域、以及導體接觸窗。
  11. 如申請專利範圍第1項所述之包含層間導體接觸窗之半導體裝置，其中所述裝置為以下各物之一：非揮發性記憶體裝置、揮發性記憶體裝置、DRAM、SRAM、反及型快閃記憶體、反或型快閃記憶體裝置、PRAM、MRAM以及RRAM。
  12. 一種包含層間導體接觸窗之半導體裝置，包括：位於半導體裝置之其下接觸窗區域上的第一絕緣層，所述第一絕緣層具有頂面；位於穿透所述第一絕緣層之第一開口中的第一導體圖案，所述第一導體圖案之上部為第一寬度；位於所述第一絕緣層上之第二絕緣層；穿透所述第二絕緣層且與所述第一導體圖案之所述頂面接觸之第二導體圖案，所述第二導體圖案之下部為第二寬度，所述第二寬度小於所述第一寬度；以及位於所述第一絕緣層上穿透所述第二絕緣層之第三 導體圖案，所述第三導體圖案相對所述其下第一導體圖案於水平方向上鄰近所述第二導體圖案，其中所述第二導體圖案底部與所述第三導體圖案底部間之沿所述第一絕緣層上邊界之擴散路徑的長度大於所述第二導體圖案與所述第三導體圖案間之水平距離。
  13. 如申請專利範圍第12項所述之包含層間導體接觸窗之半導體裝置，其中所述第一導體圖案之頂面相對所述第一絕緣層之所述頂面有所內陷，以便使所述第一導體圖案之所述頂面相對於所述其下接觸窗區域的高度小於所述第一絕緣層之所述頂面相對於所述其下接觸窗區域的高度。
  14. 如申請專利範圍第12項所述之包含層間導體接觸窗之半導體裝置，其中所述第一導體圖案上部包含導體阻障層。
  15. 如申請專利範圍第12項所述之包含層間導體接觸窗之半導體裝置，其中所述第二導體圖案位於穿透所述第二絕緣層之第二開口中。
  16. 如申請專利範圍第15項所述之包含層間導體接觸窗之半導體裝置，更包括位於所述第二開口側壁上之絕緣線狀間隙壁，且其中所述絕緣線狀間隙壁之寬度與所述第二開口底部之寬度的總和小於或等於所述第一寬度。
  17. 如申請專利範圍第15項所述之包含層間導體接觸窗之半導體裝置，更包括位於所述第二開口側壁上之絕緣線狀間隙壁，且其中所述絕緣線狀間隙壁之寬度與所述第 二開口底部之寬度的總和大於所述第一寬度。
  18. 如申請專利範圍第15項所述之包含層間導體接觸窗之半導體裝置，其中所述第一導體圖案與所述第三導體圖案間之沿所述第一絕緣層上邊界之漏電流路徑的長度大於所述第一導體圖案與所述第三導體圖案間之水平距離。
  19. 如申請專利範圍第12項所述之包含層間導體接觸窗之半導體裝置，更包括位於所述第一絕緣層與所述第二絕緣層之間的蝕刻終止層。
  20. 如申請專利範圍第12項所述之包含層間導體接觸窗之半導體裝置：其中所述第一導體圖案包括以下各物之一：相對所述其下接觸窗區域沿所述半導體裝置之水平方向伸展之內連線；以及導體插塞；且其中所述第二導體圖案包括以下各物之一：相對所述其下第一導體圖案沿所述半導體裝置之水平方向伸展之內連線；以及導體插塞。
  21. 如申請專利範圍第12項所述之包含層間導體接觸窗之半導體裝置，更包括位於所述第一導體圖案之所述頂面上所述第一開口側壁上之側壁間隙壁。
  22. 如申請專利範圍第12項所述之包含層間導體接觸窗之半導體裝置，其中所述其下接觸窗區域包括以下各物中之至少一者：基板、基板之摻雜區域、磊晶層、電晶體之閘極、矽化物區域、以及導體接觸窗。
  23. 一種製造包含層間導體接觸窗之半導體裝置之方 法，包括：於半導體裝置之其下接觸窗區域上提供第一絕緣層，所述第一絕緣層具有頂面；於所述第一絕緣層中形成第一開口，以露出所述其下接觸窗區域；於所述第一開口中提供第一導體圖案，所述第一導體圖案之上部為第一寬度，且所述第一導體圖案之頂面相對所述第一絕緣層之所述頂面有所內陷，以便使所述第一導體圖案之所述頂面相對於所述其下接觸窗區域的高度小於所述第一絕緣層之所述頂面相對於所述其下接觸窗區域的高度；以及提供與所述第一導體圖案之所述頂面接觸的第二導體圖案，所述第二導體圖案之下部為第二寬度，所述第二寬度小於所述第一寬度；以及位於所述第一絕緣層上之第三導體圖案，所述第三導體圖案相對所述其下第一導體圖案於水平方向上鄰近所述第二導體圖案，其中所述第二導體圖案底部與所述第三導體圖案底部間之沿所述第一絕緣層上邊界之擴散路徑的長度大於所述第二導體圖案與所述第三導體圖案間之水平距離。
  24. 如申請專利範圍第23項所述之製造包含層間導體接觸窗之半導體裝置之方法，更包括於所述第一導體圖案之上部提供導體阻障層。
  25. 如申請專利範圍第23項所述之製造包含層間導體 接觸窗之半導體裝置之方法，其中提供所述第二導體圖案之步驟包括：於所述第一絕緣層上提供第二絕緣層；於所述第二絕緣層中形成第二開口，以露出所述第一導體圖案之所述頂面；以及於所述第二開口中提供與所述第一導體圖案之所述頂面接觸的所述第二導體圖案。
  26. 如申請專利範圍第25項所述之製造包含層間導體接觸窗之半導體裝置之方法，更包括於所述第二開口側壁上形成絕緣線狀間隙壁，其中所述絕緣線狀間隙壁之寬度與所述第二開口底部之所述第二寬度的總和小於或等於所述第一寬度。
  27. 如申請專利範圍第25項所述之製造包含層間導體接觸窗之半導體裝置之方法，更包括於所述第二開口側壁上形成絕緣線狀間隙壁，其中所述絕緣線狀間隙壁之寬度與所述第二開口底部之所述第二寬度的總和大於所述第一寬度。
  28. 如申請專利範圍第25項所述之製造包含層間導體接觸窗之半導體裝置之方法，其中所述第一導體圖案與所述第三導體圖案間之沿所述第一絕緣層上邊界之漏電流路徑的長度大於所述第一導體圖案與所述第三導體圖案間之水平距離。
  29. 如申請專利範圍第25項所述之製造包含層間導體接觸窗之半導體裝置之方法，更包括在提供所述第二絕緣 層之前於所述第一絕緣層及所述第一導體圖案上提供蝕刻終止層，且其中於所述第一絕緣層中形成所述第一開口以及於所述第一開口中形成所述第一導體圖案是先於提供所述蝕刻終止層進行。
  30. 如申請專利範圍第25項所述之製造包含層間導體接觸窗之半導體裝置之方法，更包括在提供所述第二絕緣層之前於所述第一絕緣層上提供蝕刻終止層，且其中於所述第一絕緣層中形成所述第一開口以及於所述第一開口中形成所述第一導體圖案接著提供所述蝕刻終止層進行。
  31. 如申請專利範圍第23項所述之製造包含層間導體接觸窗之半導體裝置之方法，其中提供所述第一導體圖案之步驟更包括以下步驟之一：形成所述第一導體圖案之上部並使所述頂部相對所述其下接觸窗區域沿所述半導體裝置之水平方向伸展，以形成第一內連線圖案；以及提供導體插塞；且其中提供所述第二導體圖案之步驟更包括以下步驟之一：提供相對所述其下第一導體圖案沿所述半導體裝置之水平方向伸展之內連線；以及提供導體插塞。
  32. 如申請專利範圍第23項所述之製造包含層間導體接觸窗之半導體裝置之方法，更包括於所述第一導體圖案之所述頂面上所述第一開口側壁上提供側壁間隙壁。
  33. 如申請專利範圍第23項所述之製造包含層間導體接觸窗之半導體裝置之方法，其中所述其下接觸窗區域包括以下各物中之至少一者：基板、基板之摻雜區域、磊晶層、電晶體之閘極、矽化物區域、以及導體接觸窗。
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