CN111261583A - 半导体器件及其制造方法 - Google Patents

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Abstract

本公开涉及半导体器件及其制造方法。一种用于制造半导体器件的方法，包括：移除第一电介质层的一部分以形成由第一电介质层的侧壁限定的第一凹槽；在第一凹槽中形成第一导电层；移除第一导电层的一部分以形成由第一电介质层的侧壁限定的第二凹槽；在第二凹槽中形成第二导电层，其中，第二导电层与第一导电层接触；在第二导电层上方形成第二电介质层；移除第二电介质层的一部分以形成由第二电介质层的侧壁限定的第三凹槽，其中，第二导电层通过第三凹槽被暴露；以及在第三凹槽中形成第三导电层，其中，第三导电层与第二导电层接触。

Description

半导体器件及其制造方法
技术领域
本公开涉及一种半导体器件及其制造方法。
背景技术
在半导体制造期间，不同导电层彼此连接以建立半导体结构。用于连接不同导电层的一种技术是使用将两个或多个导电层彼此连接的一个或多个金属接触。
发明内容
根据本公开的一个实施例，提供了一种用于制造半导体器件的方法，包括：移除第一电介质层的一部分以形成由所述第一电介质层的第一侧壁和所述第一电介质层的第二侧壁限定的第一凹槽；在所述第一凹槽中形成第一导电层；移除所述第一导电层的一部分以形成由所述第一电介质层的第一侧壁和所述第一电介质层的第二侧壁限定的第二凹槽；在所述第二凹槽中形成第二导电层，其中，所述第二导电层与所述第一导电层接触；在所述第二导电层上方形成第二电介质层；移除所述第二电介质层的一部分以形成由所述第二电介质层的第一侧壁和所述第二电介质层的第二侧壁限定的第三凹槽，其中，所述第二导电层通过所述第三凹槽被暴露；以及在所述第三凹槽中形成第三导电层，其中，所述第三导电层与所述第二导电层接触。
根据本公开的另一实施例，提供了一种半导体结构，包括：第一导电层，位于第一电介质层的第一侧壁和第一电介质层的第二侧壁之间，其中，所述第一导电层具有第一宽度；第二导电层，位于所述第一电介质层的第一侧壁和所述第一电介质层的第二侧壁之间并且与所述第一导电层接触，其中，所述第二导电层具有第二宽度；以及第三导电层，与所述第二导电层接触并且位于第二电介质层的第一侧壁和第二电介质层的第二侧壁之间，其中，第三导电层具有第三宽度，该第三宽度小于所述第一宽度或所述第二宽度中的至少一者。
根据本公开的又一实施例，提供了一种用于制造半导体器件的方法，包括：形成具有第一材料组合物和第一宽度的第一导电层；形成具有第二材料组合物和第二宽度的第二导电层，其中，所述第二导电层位于所述第一导电层上方并且与所述第一导电层接触，并且所述第二材料组合物不同于所述第一材料组合物；以及形成具有第三材料组合物和第三宽度的第三导电层，其中，所述第三导电层位于所述第二导电层上方并且与所述第二导电层接触，并且所述第三宽度小于所述第一宽度或所述第二宽度中的至少一者。
附图说明
在结合附图阅读下面的具体实施方式时，可以从下面的具体实施方式中最佳地理解本公开。应当注意，根据行业的标准做法，各种特征不是按比例绘制的。事实上，为了讨论的清楚起见，各种特征的尺寸可能被任意增大或减小。
图1-图22示出了根据一些实施例的处于各个制造阶段的半导体器件的横截面视图。
图23示出了根据一些实施例的处于制造阶段的半导体器件的俯视图。
具体实施方式
下面的公开内容提供了用于实现本发明的不同特征的许多不同的实施例或示例。下文描述了组件和布置的具体示例以简化本公开。当然，这些仅仅是示例而不意图是限制性的。例如，在下面的说明中，在第二特征上方或之上形成第一特征可以包括以直接接触的方式形成第一特征和第二特征的实施例，并且还可以包括可以在第一特征和第二特征之间形成附加特征，使得第一特征和第二特征可以不直接接触的实施例。此外，本公开可以在各种示例中重复参考标号和/或字母。该重复是为了简单和清楚的目的，并且本身并不表示所讨论的各种实施例和/或配置之间的关系。
此外，本文中可能使用了空间相关术语(例如，“下方”、“之下”、“低于”、“以上”、“上部”等)，以易于描述图中所示的一个要素或特征相对于另外(一个或多个)要素或(一个或多个)特征的关系。这些空间相关术语意在涵盖器件在使用或工作中除了图中所示朝向之外的不同朝向。器件可能以其他方式定向(旋转90度或处于其他朝向)，并且本文中所用的空间相关描述符同样可能被相应地解释。
一些实施例涉及一种用于制造半导体器件的方法，该方法包括：移除第一电介质层的一部分以形成由第一电介质层的第一侧壁和第一电介质层的第二侧壁限定的第一凹槽；在第一凹槽中形成第一导电层；移除第一导电层的一部分以形成由第一电介质层的第一侧壁和第一电介质层的第二侧壁限定的第二凹槽；在第二凹槽中形成第二导电层，其中，第二导电层与第一导电层接触；在第二导电层上方形成第二电介质层；移除第二电介质层的一部分以形成由第二电介质层的第一侧壁和第二电介质层的第二侧壁限定的第三凹槽，其中，第二导电层通过第三凹槽被暴露；以及在第三凹槽中形成第三导电层，其中，第三导电层与第二导电层接触。
根据一些实施例，移除第一电介质层的一部分以形成第一凹槽产生支撑介质(第一导电层在该支撑介质上形成)的相对均匀的上表面。根据一些实施例，相对均匀的表面是以下表面：其是基本上光滑的、平面的、规则的、或无缺陷的中的至少一者。根据一些实施例，当在支撑介质上方形成第一导电层时，支撑介质的相对均匀的上表面产生支撑介质与第一导电层之间的相对均匀的界面。根据一些实施例，与具有不太均匀的界面的层相比，支撑介质与第一导电层之间的相对均匀的界面产生相对于支撑介质和第一导电层的较低电阻。根据一些实施例，与具有不太均匀的界面的层相比，支撑介质与第一导电层之间的相对均匀的界面产生相对于支撑介质和第一导电层的较低电容。根据一些实施例，与具有不太均匀的界面的层相比，支撑介质与第一导电层之间的相对均匀的界面产生相对于支撑介质和第一导电层的较低RC延迟，其中RC延迟是用于测量随着电阻和电容而变化的信号速度的延迟的度量。
根据一些实施例，移除第一导电层的一部分以形成第二凹槽产生第一导电层(第二导电层在该第二表面上形成)的相对均匀的上表面。根据一些实施例，当在第一导电层上方形成第二导电层时，第一导电层的相对均匀的上表面产生第一导电层与第二导电层之间的相对均匀的界面。根据一些实施例，与具有不太均匀的界面的导电层相比，第一导电层与第二导电层之间的相对均匀的界面产生相对于第一导电层和第二导电层的较低电阻。根据一些实施例，与具有不太均匀的界面的导电层相比，第一导电层与第二导电层之间的相对均匀的界面产生相对于第一导电层和第二导电层的较低电容。根据一些实施例，与具有不太均匀的界面的导电层相比，第一导电层与第二导电层之间的相对均匀的界面产生相对于第一导电层和第二导电层的较低RC延迟。
根据一些实施例，移除第二电介质层的一部分以通过第三凹槽暴露第二导电层产生第二导电层(第三导电层在该第二导电层上形成)的相对均匀的上表面。根据一些实施例，当在第二导电层上方形成第三导电层时，第二导电层的相对均匀的上表面产生第二导电层与第三导电层之间的相对均匀的界面。根据一些实施例，与具有不太均匀的界面的导电层相比，第二导电层与第三导电层之间的相对均匀的界面产生相对于第二导电层和第三导电层的较低电阻。根据一些实施例，与具有不太均匀的界面的导电层相比，第二导电层与第三导电层之间的相对均匀的界面产生相对于第二导电层和第三导电层的较低电容。根据一些实施例，与具有不太均匀的界面的导电层相比，第二导电层与第三导电层之间的相对均匀的界面产生相对于第二导电层和第三导电层的较低RC延迟。
根据一些实施例，第二导电层的宽度大于第三导电层的宽度，使得第三导电层与第二导电层接触但不与围绕或邻近第二导电层的第一电介质层接触。根据一些实施例，和其中第三导电层与第一电介质层中的至少一些接触的器件相比，在第三导电层与第二导电层接触但不与第一电介质层接触的情况下，相对于第二导电层和第三导电层的电阻被减小。根据一些实施例，和其中第三导电层与第一电介质层中的至少一些接触的器件相比，在第三导电层与第二导电层接触但不与第一电介质层接触的情况下，相对于第二导电层和第三导电层的电容被减小。根据一些实施例，和其中第三导电层与第一电介质层中的至少一些接触的器件相比，在第三导电层与第二导电层接触但不与第一电介质层接触的情况下，相对于第二导电层和第三导电层的RC延迟被减小。
图1示出了根据一些实施例的包括支撑介质102和电介质层104的半导体器件100。在一些实施例中，支撑介质102用作基础、基底、或桌台，以在制造期间保持各种层。在一些实施例中，支撑介质102是衬底。根据一些实施例，支撑介质102是由玻璃制成的。在一些实施例中，支撑介质102对光是透明的。在一些实施例中，支撑介质102对处于紫外(UV)波长的光是透明的。在一些实施例中，支撑介质102是p型半导体衬底(P衬底)。在一些实施例中，支撑介质102是n型半导体衬底(N衬底)。在一些实施例中，支撑介质102包括硅、锗、碳化物、砷化物、镓、砷、磷化物、铟、锑化物、SiGe、SiC、GaAs、GaP、InP、InAs、InSb、GaAsP、AlInAs、AlGaAs、GaInAs、GaInP、GaInAsP、或其他合适的材料中的至少一种。在一些实施例中，支撑介质102包括至少一个掺杂区域。根据一些实施例，支撑介质102包括外延层、绝缘体上硅(SOI)结构、晶圆、或从晶圆形成的管芯中的至少一者。
根据一些实施例，电介质层104被形成在支撑介质102上方。在一些实施例中，电介质层104与支撑介质102的顶表面接触。在一些实施例中，电介质层104包括聚合物、氧化物、聚苯并二恶唑(PBO)、聚酰亚胺(PI)、金属氮化物、硅、锗、碳化物、镓、砷化物、砷、铟、氧化硅、蓝宝石、隐埋氧化物(BOX)层、高k电介质常数材料、稀土氧化物、稀土氧化物的铝酸盐、稀土氧化物的硅酸盐、外延层、SOI结构、晶圆、从晶圆形成的管芯、掺杂的外延层、半导体层、梯度半导体层、多个半导体层、多个半导体层(其中一个或多个半导体层具有与该多个半导体层中的另一半导体层不同的类型)、或其他合适的材料中的至少一者。在一些实施例中，电介质层104是通过物理气相沉积(PVD)、溅射、化学气相沉积(CVD)、低压CVD(LPCVD)、原子层沉积(ALD)、原子层化学气相沉积(ALCVD)、超高真空CVD(UHVCVD)、减压CVD(RPCVD)、分子束外延(MBE)、液相外延(LPE)、旋涂、氧化、或其他合适的技术中的至少一者形成的。
图2示出了根据一些实施例的被形成在电介质层104上方的光致抗蚀剂106。在一些实施例中，光致抗蚀剂106是通过旋转、喷涂、或其他适用工艺中的至少一者形成的。
图3示出了根据一些实施例的光致抗蚀剂106，该光致抗蚀剂106被图案化以具有由光致抗蚀剂的第一部分106a的侧壁和光致抗蚀剂的第二部分106b的侧壁限定的开口108。在一些实施例中，光致抗蚀剂106包括光敏材料，其中光致抗蚀剂106的性质(例如，溶解度)受光影响。光致抗蚀剂106是负性光致抗蚀剂或正性光致抗蚀剂。针对负性光致抗蚀剂，负性光致抗蚀剂的区域在被光源照射时变得不可溶，使得在后续显影阶段期间将溶剂施加到负性光致抗蚀剂上，移除负性光致抗蚀剂的未经照射区域。因此，在负性光致抗蚀剂中形成的图案是由光源与负性光致抗蚀剂之间的模板的不透明区域限定的图案的负像。在正性光致抗蚀剂中，正性光致抗蚀剂的经照射区域变得可溶，并且在显影期间通过施加溶剂被移除。因此，在正性光致抗蚀剂中形成的图案是光源与正性光致抗蚀剂之间的模板的不透明区域的正像。
图4示出了根据一些实施例的经图案化的光致抗蚀剂106在移除电介质层104的一部分以形成由电介质层104的第一部分104a的第一侧壁104c和电介质层104的第二部分104b的第二侧壁104d限定的凹槽110时的使用。在一些实施例中，执行蚀刻工艺以形成凹槽110，其中，光致抗蚀剂106的第一部分106a保护或屏蔽电介质层104的第一部分104a免受在蚀刻工艺期间施加的蚀刻剂的影响，并且光致抗蚀剂106和第二部分106b保护或屏蔽电介质层104的第二部分104b免受在蚀刻工艺中施加的蚀刻剂的影响。电介质层104的未被光致抗蚀剂106覆盖的部分暴露于蚀刻剂，并且在蚀刻工艺期间被移除或被蚀刻掉，以暴露支撑介质102的一部分。在一些实施例中，电介质层104未被蚀刻穿透，使得支撑介质102不通过凹槽110被暴露。
在一些实施例中，凹槽110具有由电介质层104的第一部分104a的第一侧壁104c与电介质层104的第二部分104b的第二侧壁104d之间的距离限定的宽度112。根据一些实施例，宽度112是基本恒定的，例如，第一侧壁104c和第二侧壁104d基本是平面并且彼此平行。根据一些实施例，凹槽110向下延伸至支撑介质102的顶表面。在一些实施例中，凹槽110仅朝向支撑介质102延伸一部分，使得支撑介质102不通过凹槽110被暴露。根据一些实施例，凹槽110具有由支撑介质102的顶表面和电介质层104的顶表面之间的距离限定的深度113。在一些实施例中，凹槽110的深度113与宽度112的比率在0.25与7.5之间，这表明凹槽足够深，使得形成在凹槽110中的特征位于凹槽中并且不太可能轻易地从凹槽110中移出。在一些实施例中，凹槽110的深度113与宽度112的比率小于7.5，这表明该凹槽足够深，使得形成在凹槽110中的特征位于凹槽中并且不可能轻易地从凹槽110中移出。根据一些实施例，蚀刻工艺是湿法蚀刻工艺。根据一些实施例，蚀刻工艺是干法蚀刻工艺。根据一些实施例，蚀刻工艺使用氯化氢(HCl2)、硫化氢(H2S)、或其他合适的材料中的至少一种。根据一些实施例，在形成凹槽110之后，支撑介质102的顶表面相对均匀。在一些实施例中，支撑介质102、电介质层104、或光致抗蚀剂106中的至少一者相对于蚀刻工艺的蚀刻剂的蚀刻选择性产生了支撑介质102的相对均匀的顶表面。在一些实施例中，相对均匀的表面基本上是平面的，使得该表面的很少甚至没有部分不位于同一平面内。在一些实施例中，时间、温度、压力、所使用的(一个或多个)蚀刻剂、或其他变量中的至少一者被控制以控制电介质层104的一部分的移除。在一些实施例中，控制一个或多个变量以促进电介质层104的基本上垂直的移除(而不是横向的移除)，使得在移除电介质层104的一部分时，第一侧壁104c和第二侧壁104d中的至少一者基本上是平坦的，或电介质层104的第一部分104a和电介质层104的第二部分104b的相应厚度几乎很少改变或没有改变。在一些实施例中，一个或多个蚀刻剂以基本均匀的速率移除电介质层104，使得随着电介质层104的厚度在第一部分104a和第二部分104b之间减小，电介质层104的厚度在第一部分104a和第二部分104b之间仍然基本上保持恒定。在一些实施例中，电介质层104的厚度是从支撑介质102的顶表面到电介质层104的顶表面测量的。在一些实施例中，电介质层104的厚度是从电介质层104的底表面到电介质层104的顶表面测量的。在一些实施例中，给定电介质层104的基本均匀的移除速率，在支撑介质102的顶表面的任何其他部分被暴露之前，通常没有支撑介质102的顶表面的部分被暴露。在一些实施例中，支撑介质102的顶表面的基本均匀的暴露产生支撑介质102的相对均匀的顶表面，至少是因为与支撑介质102的顶表面的任何其他部分相比，没有支撑介质102的顶表面的部分被暴露于蚀刻剂的时间更长。在一些实施例中，控制一个或多个变量以促进电介质层104的基本均匀的移除速率，从而与这类变量不受控制的情况相比，产生支撑介质102的相对均匀的顶表面。
图5示出了根据一些实施例的光致抗蚀剂的第一部分106a和光致抗蚀剂的第二部分106b被洗去、被剥离、或以其他方式被移除。
图6示出了根据一些实施例的在凹槽110中并且在第一侧壁104c和第二侧壁104d上方形成的第一导电层114。在一些实施例中，第一导电层114包括用于导电的金属材料。根据一些实施例，第一导电层114包括金属。根据一些实施例，第一导电层114是导电的。根据一些实施例，第一导电层114包括金属，但是具有几乎很少或没有导电性。根据一些实施例，第一导电层114包括钴、钨、碳化物、钛(Ti)、氮化钛(TiN)、钽(Ta)、氮化钽(TaN)、或其他合适的材料中的至少一者。在一些实施例中，第一导电层114是通过物理气相沉积(PVD)、溅射、化学气相沉积(CVD)、低压CVD(LPCVD)、原子层沉积(ALD)、原子层化学气相沉积(ALCVD)、超高真空CVD(UHVCVD)、减压CVD(RPCVD)、分子束外延(MBE)、液相外延(LPE)、旋涂、氧化、或其他合适的技术中的至少一者形成的。
在一些实施例中，形成第一导电层114包括在第一侧壁104c、第二侧壁104d、或限定凹槽110的底部的特征的顶表面(例如，支撑介质102的顶表面)中的至少一者上方形成种子层(未示出)。在一些实施例中，种子层包括铜、钛或其他合适的材料中的至少一者。在一些实施例中，种子层有助于在凹槽110中生长第一导电层114。
在一些实施例中，第一导电层114用作金属接触，其有助于电连接到位于第一导电层114上方或下方中的至少一者的一个或多个导电层，例如支撑介质102中的一个或多个导电层。在一些实施例中，第一导电层114用作电容底部金属(CBM)电极。在一些实施例中，第一导电层114具有与宽度112相对应的宽度。
图7示出了根据一些实施例的移除工艺，由此移除第一导电层114的多余材料。根据一些实施例，移除工艺包括化学机械抛光(CMP)或其他合适技术中的至少一者。根据一些实施例，第一导电层114的多余材料被向下移除至电介质层104的第一部分104a的顶表面或电介质层104的第二部分104b的顶表面中的至少一者。在一些实施例中，除第一导电层114的多余材料之外，移除工艺移除了电介质层104的第一部分104a或电介质层104的第二部分104b中的至少一者的一些。根据一些实施例，第一导电层114的顶表面通过移除工艺(例如，通过选择CMP工艺中使用的化学物质、研磨液等)而变得相对均匀。
图8示出了根据一些实施例的在移除光致抗蚀剂的第一部分106a和光致抗蚀剂的第二部分106b之前在凹槽110中形成的第一导电层114。因此，在一些实施例中，与参考图6描述的情形不同，第一导电层114也形成在光致抗蚀剂106的剩余部分上方。
图9示出了根据一些实施例的从光致抗蚀剂106的剩余部分移除第一导电层114的多余材料。根据一些实施例，移除工艺包括化学机械抛光(CMP)或其他合适技术中的至少一者。根据一些实施例，将第一导电层114的多余材料向下移除至光致抗蚀剂的第一部分106a的顶表面或光致抗蚀剂的第二部分106b的顶表面中的至少一者。在一些实施例中，移除工艺移除光致抗蚀剂的第一部分106a或光致抗蚀剂的第二部分106b中的至少一者，使得所得的结构对应于图7所示的结构。
图10示出了根据一些实施例的移除第一导电层114的一部分以形成由电介质层104的第一部分104a的第一侧壁104c和电介质层104的第二部分104b的第二侧壁104d限定的凹槽116。在一些实施例中，执行蚀刻工艺以形成凹槽116。在一些实施例中，经图案化的光致抗蚀剂(未示出)用于移除第一导电层114的一部分，其中，经图案化的光致抗蚀剂的第一剩余部分保护或屏蔽电介质层104的第一部分104a免受在蚀刻工艺期间施加的蚀刻剂的影响，并且经图案化的光致抗蚀剂的第二剩余部分保护或屏蔽电介质层104的第二部分104b免受蚀刻工艺期间施加的蚀刻剂的影响。第一导电层114的未被经图案化的光致抗蚀剂覆盖的部分暴露于蚀刻剂，并且在蚀刻工艺期间被移除或蚀刻掉。在一些实施例中，第一导电层114未被蚀刻穿透，使得第一导电层114中的一些保留在电介质层104的第一部分104a和电介质层104的第二部分104b之间。
根据一些实施例，凹槽116具有由电介质层104的第一部分104a的第一侧壁104c和电介质层104的第二部分104b的第二侧壁104d之间的距离限定的宽度118。根据一些实施例，宽度118是基本恒定的，例如，第一侧壁104c和第二侧壁104d基本是平面并且彼此平行。在一些实施例中，宽度118等于宽度112。参考图11，在一些实施例中，宽度118大于或小于宽度112。在一些实施例中，蚀刻工艺移除了电介质层104的第一部分104a或电介质层104的第二部分104b中的至少一者中的至少一些，使得宽度118大于宽度112。根据一些实施例，凹槽116具有由第一导电层114的顶表面和电介质层104的顶表面之间的距离限定的深度119。根据一些实施例，深度119大于3nm。在一些实施例中，凹槽116的深度119与宽度118的比率在0.25与7.5之间，这表明凹槽足够深，使得形成在凹槽116中的特征位于凹槽中并且不太可能轻易地从凹槽116中移出。在一些实施例中，凹槽116的深度119与宽度118的比率小于7.5，这表明该凹槽足够深，使得形成在凹槽116中的特征位于凹槽中并且不可能轻易地从凹槽116中移出。根据一些实施例，凹槽116的深度119至少为3nm，与凹槽116的深度119不是至少为3nm的情况相比，使得能够实现以下至少一者：抑制第一导电层114免受一个或多个后续工艺(例如，蚀刻工艺)的影响；抑制第一导电层114与一个或多个其他层(例如，覆盖第一导电层114的第三导电层132(图19))相互混合；或促进第一导电层114或在凹槽116中形成的一个或多个层中的至少一者的相对较低电阻。根据一些实施例，蚀刻工艺是湿法蚀刻工艺。根据一些实施例，蚀刻工艺是干法蚀刻工艺。根据一些实施例，蚀刻工艺使用氯化氢(HCl2)、硫化氢(H2S)、或其他合适的材料中的至少一种。根据一些实施例，在形成凹槽116之后，第一导电层114的顶表面相对均匀。在一些实施例中，第一导电层114、电介质层104、或经图案化的光致抗蚀剂中的至少一者相对于蚀刻工艺的蚀刻剂的蚀刻选择性产生了第一导电层114的相对均匀的顶表面。在一些实施例中，相对均匀的表面基本上是平面的，使得该表面的很少甚至没有部分不位于同一平面内。在一些实施例中，时间、温度、压力、所使用的(一个或多个)蚀刻剂、或其他变量中的至少一者被控制以控制第一导电层114的一部分的移除。在一些实施例中，控制一个或多个变量以促进第一导电层114的基本上垂直的移除(而不是横向的移除)，使得在移除第一导电层114的一部分时，第一侧壁104c和第二侧壁104d中的至少一者是基本上平坦的，或电介质层104的第一部分104a和电介质层104的第二部分104b的相应厚度几乎很少改变或没有变化。在一些实施例中，一个或多个蚀刻剂以基本均匀的速率移除第一导电层114，使得随着第一导电层114的厚度在第一部分104a和第二部分104b之间减小，第一导电层114的厚度在第一部分104a和第二部分104b之间仍然基本上保持恒定。在一些实施例中，第一导电层114的厚度是从支撑介质102的顶表面到第一导电层114的顶表面测量的。在一些实施例中，第一导电层114的厚度是从第一导电层114的底表面到第一导电层114的顶表面测量的。在一些实施例中，控制一个或多个变量以促进第一导电层114的基本均匀的移除速率，从而与这类变量不受控制的情况相比，产生第一导电层114的相对均匀的顶表面。
图12示出了根据一些实施例的在凹槽116中并且在第一侧壁104c和第二侧壁104d上方形成的第二导电层120。在一些实施例中，第二导电层120包括用于导电的金属材料。根据一些实施例，第二导电层120包括金属。根据一些实施例，第二导电层120是导电的。根据一些实施例，第二导电层120包括金属，但是具有几乎很少或没有导电性。根据一些实施例，第二导电层120包括钴、钨、碳化物、钛(Ti)、氮化钛(TiN)、钽(Ta)、氮化钽(TaN)、或其他合适的材料中的至少一者。在一些实施例中，第二导电层120和第一导电层114是由不同材料组成的、或具有不同材料组合物。在一些实施例中，第二导电层120和第一导电层114是由不同材料组成的、或具有不同材料组合物，从而对蚀刻剂具有不同的蚀刻选择性。根据一些实施例，不同的蚀刻选择性使得用于蚀刻第二导电层120的蚀刻剂对第一导电层114具有几乎很少或没有影响。在一些实施例中，第二导电层120和第一导电层114是由不同材料组成的、或具有不同材料组合物，使得第一导电层114很好地粘附到支撑介质102上，而第二导电层120具有期望的导电性。在一些实施例中，第二导电层120和第一导电层114是由相同材料组成的、或具有相同材料组合物。在一些实施例中，第二导电层120和第一导电层114是由相同材料组成的、或具有相同材料组合物，以在对支撑介质102的粘附力和期望的电导性之间达到平衡。在一些实施例中，第二导电层120和第一导电层114的材料很好地粘附到支撑介质102上，但是具有一定的电阻。在一些实施例中，第二导电层120和第一导电层114的材料较好地粘附到支撑介质102上，但是具有相对低的电阻。在一些实施例中，在第二导电层120和第一导电层114是由相同材料组成的、或具有相同材料组合物的情况下，不需要多个蚀刻操作，使得执行单个操作来填充凹槽110，并且凹槽116未被形成。在一些实施例中，第二导电层120与第一导电层114接触。在一些实施例中，第二导电层120是通过物理气相沉积(PVD)、溅射、化学气相沉积(CVD)、低压CVD(LPCVD)、原子层沉积(ALD)、原子层化学气相沉积(ALCVD)、超高真空CVD(UHVCVD)、减压CVD(RPCVD)、分子束外延(MBE)、液相外延(LPE)、旋涂、氧化、或其他合适的技术中的至少一者形成的。
在一些实施例中，形成第二导电层120包括在第一侧壁104c、第二侧壁104d、或限定凹槽116的底部的特征的顶表面(例如，第一导电层114的顶表面)中的至少一者上方形成种子层(未示出)。在一些实施例中，种子层包括铜、钛或其他合适的材料中的至少一者。在一些实施例中，种子层有助于在凹槽116中生长第二导电层120。在一些实施例中，形成第二导电层120包括使用选择性金属生长。根据一些实施例，与使用除选择性金属生长以外的方式形成第二导电层120的情况相比，使用选择性金属生长来形成第二导电层120促进了第二导电层120的相对低的电阻。
图13示出了根据一些实施例的移除工艺，由此移除第二导电层120的多余材料。根据一些实施例，移除工艺包括化学机械抛光(CMP)或其他合适技术中的至少一者。根据一些实施例，第二导电层120的多余材料被向下移除至电介质层104的第一部分104a的顶表面或电介质层104的第二部分104b的顶表面中的至少一者。在一些实施例中，除第二导电层120的多余材料之外，移除工艺移除了电介质层104的第一部分104a或电介质层104的第二部分104b中的至少一者的一些。根据一些实施例，第二导电层120的顶表面通过移除工艺(例如，通过选择CMP工艺中使用的化学物质、研磨液等)而变得相对均匀。
在一些实施例中，第二导电层120用作针对第一导电层114的金属帽盖120a。在一些实施例中，第二导电层120用作接触，其有助于电连接到位于第二导电层120上方或下方中的至少一者的一个或多个导电层。第二导电层120具有宽度121。在一些实施例中，宽度121对应于宽度118。第二导电层120具有厚度123。在一些实施例中，厚度123对应于图10中所示的深度119。根据一些实施例，厚度123大于3nm。在一些实施例中，金属帽盖120a的厚度123与宽度121的比率在0.25与7.5之间，这表明能够实现以下至少一者：金属帽盖120a很好地位于凹槽116内并且不太可能轻易地从凹槽116中移出；或金属帽盖120a的最上表面为覆盖特征提供足够的表面积以接触金属帽盖120a。在一些实施例中，金属帽盖120a的厚度123与宽度121的比率小于7.5，这表明能够实现以下至少一者：金属帽盖120a很好地位于凹槽116内并且不太可能轻易地从凹槽116中移出；或金属帽盖120a的最上表面为覆盖特征提供足够的表面积以接触金属帽盖120a。
图14示出了根据一些实施例的在第二导电层120、电介质层104的第一部分104a、或电介质层104的第二部分104b中的至少一者上方形成的电介质层122。在一些实施例中，电介质层122与第二导电层120的顶表面、电介质层104的第一部分104a的顶表面、或电介质层104的第二部分104b的顶表面中的至少一者接触。在一些实施例中，电介质层122包括聚合物、氧化物、聚苯并二恶唑(PBO)、聚酰亚胺(PI)、金属氮化物、硅、锗、碳化物、镓、砷化物、锗、砷、铟、氧化硅、蓝宝石、隐埋氧化物(BOX)层、高k电介质常数材料、稀土氧化物、稀土氧化物的铝酸盐、稀土氧化物的硅酸盐、外延层SOI结构、晶圆、从晶圆形成的管芯、掺杂的外延层、半导体层、梯度半导体层、多个半导体层、多个半导体层(其中一个或多个半导体层具有与该多个半导体层中的另一半导体层不同的类型)、或其他合适的材料中的至少一者。在一些实施例中，电介质层104和电介质层122是由相同材料组成的、或具有相同材料组合物。在一些实施例中，电介质层104和电介质层122由不同材料组成的、或具有不同材料组合物。在一些实施例中，电介质层122是通过物理气相沉积(PVD)、溅射、化学气相沉积(CVD)、低压CVD(LPCVD)、原子层沉积(ALD)、原子层化学气相沉积(ALCVD)、超高真空CVD(UHVCVD)、减压CVD(RPCVD)、分子束外延(MBE)、液相外延(LPE)、旋涂、氧化、或其他合适的技术中的至少一者形成的。
图15示出了根据一些实施例的被形成在电介质层122上方的光致抗蚀剂124。在一些实施例中，光致抗蚀剂124是通过旋转、喷涂、或其他适用工艺中的至少一者形成的。
图16示出了根据一些实施例的光致抗蚀剂124，该光致抗蚀剂124被图案化以具有由光致抗蚀剂的第一部分124a的侧壁和光致抗蚀剂的第二部分124b的侧壁限定的开口126。在一些实施例中，光致抗蚀剂106包括光敏材料，如以上关于图3所述。
图17示出了根据一些实施例的经图案化的光致抗蚀剂124在移除电介质层122的一部分以形成由电介质层122的第一部分122a的第一侧壁122c和电介质层122的第二部分122b的第二侧壁122d限定的凹槽128时的使用。在一些实施例中，执行蚀刻工艺以形成凹槽128，其中，光致抗蚀剂124的第一部分124a保护或屏蔽电介质层122的第一部分122a免受在蚀刻工艺期间施加的蚀刻剂的影响，并且光致抗蚀剂124的第二部分124b保护或屏蔽电介质层122的第二部分122b免受在蚀刻工艺期间施加的蚀刻剂的影响。电介质层122的未被光致抗蚀剂124覆盖的部分暴露于蚀刻剂，并且在蚀刻工艺期间被移除或蚀刻掉，以暴露第二导电层120的一部分。
根据一些实施例，凹槽128具有由电介质层122的第一部分122a的第一侧壁122c与电介质层122的第二部分122b的第二侧壁122d之间的距离限定的宽度130。根据一些实施例，宽度130是基本恒定的，例如，第一侧壁122c和第二侧壁122d基本是平面并且彼此平行。在一些实施例中，宽度130小于宽度112。在一些实施例中，宽度130小于宽度118。根据一些实施例，凹槽128具有由第二导电层120的顶表面与电介质层122的顶表面之间的距离限定的深度125。根据一些实施例，深度125大于宽度130。在一些实施例中，凹槽128的深度125与宽度130的比率在0.25与10之间，这表明凹槽足够深，使得在凹槽110中形成的特征位于凹槽中并且不太可能轻易地从凹槽128中移出。根据一些实施例，蚀刻工艺是湿法蚀刻工艺。根据一些实施例，蚀刻工艺是干法蚀刻工艺。根据一些实施例，蚀刻工艺使用氯化氢(HCl2)、硫化氢(H2S)、或其他合适的材料中的至少一种。根据一些实施例，在形成凹槽128之后，第二导电层120的顶表面相对均匀。在一些实施例中，第二导电层120、电介质层122、或光致抗蚀剂124中的至少一者相对于蚀刻工艺的蚀刻剂的蚀刻选择性产生了第二导电层120的相对均匀的顶表面。在一些实施例中，相对均匀的表面基本上是平面的，使得该表面的很少甚至没有部分不位于同一平面内。在一些实施例中，时间、温度、压力、所使用的(一个或多个)蚀刻剂、或其他变量中的至少一者被控制以控制电介质层122的一部分的移除。在一些实施例中，控制一个或多个变量以促进电介质层122的基本上垂直的移除(而不是横向的移除)，使得在移除电介质层122的一部分时，第一侧壁122c和第二侧壁122d中的至少一者基本上是平坦的，或电介质层122的第一部分122a和电介质层122的第二部分122b的相应厚度几乎很少改变或没有改变。在一些实施例中，一个或多个蚀刻剂以基本均匀的速率移除电介质层122，使得随着电介质层122的厚度在第一部分122a和第二部分122b之间减小，电介质层122的厚度在第一部分122a和第二部分122b之间仍然基本上保持恒定。在一些实施例中，电介质层122的厚度是从第二导电层120的顶表面到电介质层122的顶表面测量的。在一些实施例中，电介质层122的厚度是从电介质层122的底表面到电介质层122的顶表面测量的。在一些实施例中，给定电介质层122的基本均匀的移除速率，在第二导电层120的顶表面的任何其他部分被暴露之前，通常没有第二导电层120的顶表面的部分被暴露。在一些实施例中，第二导电层120的顶表面的基本均匀的暴露产生第二导电层120的相对均匀的顶表面，至少是因为与第二导电层120的顶表面的任何其他部分相比，没有第二导电层120的顶表面的部分被暴露于蚀刻剂的时间更长。在一些实施例中，控制一个或多个变量以促进电介质层122的基本均匀的移除速率，从而与这类变量不受控制的情况相比，产生第二导电层120的相对均匀的顶表面。
图18示出了根据一些实施例的光致抗蚀剂的第一部分124a和光致抗蚀剂的第二部分124b被洗去、被剥离、或以其他方式被移除。
图19示出了根据一些实施例的在凹槽128中并且在第一侧壁122c和第二侧壁122d上方形成的第三导电层132。在一些实施例中，第三导电层132包括用于导电的金属材料。根据一些实施例，第三导电层132包括金属。根据一些实施例，第三导电层132是导电的。根据一些实施例，第三导电层132包括金属，但是具有几乎很少或没有导电性。根据一些实施例，第三导电层132包括钴、钨、碳化物、钛(Ti)、氮化钛(TiN)、钽(Ta)、氮化钽(TaN)、或其他合适的材料中的至少一者。在一些实施例中，第三导电层132和第一导电层114是由不同材料组成的、或具有不同材料组合物。在一些实施例中，第三导电层132和第一导电层114是由相同材料组成的、或具有相同材料组合物。在一些实施例中，第三导电层132和第二导电层120是由不同材料组成的、或具有不同材料组合物。在一些实施例中，第三导电层132和第二导电层120是由相同材料组成的、或具有相同材料组合物。在一些实施例中，第三导电层132与第二导电层120接触。在一些实施例中，第三导电层132是通过物理气相沉积(PVD)、溅射、化学气相沉积(CVD)、低压CVD(LPCVD)、原子层沉积(ALD)、原子层化学气相沉积(ALCVD)、超高真空CVD(UHVCVD)、减压CVD(RPCVD)、分子束外延(MBE)、液相外延(LPE)、旋涂、氧化、或其他合适的技术中的至少一者形成的。
在一些实施例中，形成第三导电层132包括在第一侧壁122c、第二侧壁122d、或限定凹槽116的底部的特征的顶表面(例如，第二导电层120的顶表面)中的至少一者上方形成种子层(未示出)。在一些实施例中，种子层包括铜、钛或其他合适的材料中的至少一者。在一些实施例中，种子层有助于在凹槽128中生长第三导电层132。在一些实施例中，形成第三导电层132包括使用选择性金属生长。根据一些实施例，与使用除选择性金属生长以外的方式形成第三导电层132的情况相比，使用选择性金属生长来形成第三导电层132促进了第三导电层132的相对低的电阻。
图20示出了根据一些实施例的移除工艺，由此移除第三导电层132的多余材料。根据一些实施例，移除工艺包括化学机械抛光(CMP)或其他合适技术中的至少一者。根据一些实施例，第三导电层132的多余材料被向下移除至电介质层122的第一部分122a的顶表面或电介质层122的第二部分122b的顶表面中的至少一者。在一些实施例中，除第三导电层132的多余材料之外，移除工艺移除了电介质层122的第一部分122a或电介质层122的第二部分122b中的至少一者的一些。根据一些实施例，第三导电层132的顶表面通过移除工艺(例如，通过选择CMP工艺中使用的化学物质、研磨液等)而变得相对均匀。
图21示出了根据一些实施例的在移除光致抗蚀剂的第一部分124a和光致抗蚀剂的第二部分124b之前在凹槽128中形成的第三导电层132。因此，在一些实施例中，与参考图19描述的情形不同，第三导电层132也形成在光致抗蚀剂124的剩余部分上。
图22示出了根据一些实施例的从光致抗蚀剂124的剩余部分移除第三导电层132的多余材料。根据一些实施例，移除工艺包括化学机械抛光(CMP)或其他合适技术中的至少一者。根据一些实施例，将第三导电层132的多余材料向下移除至光致抗蚀剂的第一部分124a的顶表面或光致抗蚀剂的第二部分124b的顶表面中的至少一者。在一些实施例中，移除工艺移除光致抗蚀剂的第一部分124a或光致抗蚀剂的第二部分124b中的至少一者，使得所得的结构对应于图20所示的结构。
在一些实施例中，第三导电层132用作金属接触132a，其有助于电连接到位于第三导电层132上方或下方中的至少一者的一个或多个导电层。第三导电层132具有宽度127。在一些实施例中，宽度127对应于宽度130。第二导电层120具有厚度129。在一些实施例中，厚度129对应于图17所示的深度125。在一些实施例中，金属接触132a的厚度129与宽度127的比率在0.25和10之间。根据一些实施例，金属接触132a很好地位于凹槽128内并且不太可能轻易地从凹槽128中移开。在一些实施例中，金属接触132a的宽度127小于金属帽盖120a的宽度121。在一些实施例中，金属接触132a的宽度127相对于金属帽盖120a的宽度121更大，抑制了对沿着金属接触132a的侧壁的路径的损坏(例如，化学损坏)，例如，通过阻塞沿着金属接触132a的侧壁的这种路径的延续性。根据一些实施例，因为多个金属接触132a被同时形成在不同衬底上(例如，位于不同金属帽盖120a上方)，所以实现金属帽盖120a提供了在形成金属接触132a中的成本降低。在一些实施例中，各种金属帽120a具有各种材料组合物，并且各种金属接触132a具有各种材料组合物。在一些实施例中，一个或多个金属接触132a具有不同材料组合物，而一个或多个金属帽盖120a具有相同材料组合物。在一些实施例中，一个或多个金属接触132a具有相同材料组合物，而一个或多个金属帽盖120a具有不同材料组合物。在一些实施例中，一个或多个金属接触132a具有不同材料组合物，并且一个或多个金属帽盖120a具有不同材料组合物。在一些实施例中，一个或多个金属接触132a具有相同材料组合物，而一个或多个金属帽盖120a具有相同材料组合物。
图23示出了根据一些实施例的半导体器件100的第三导电层132、第二导电层120、和第一导电层114的俯视图。根据一些实施例，第二导电层120的面积大于第三导电层132的面积。在一些实施例中，第三导电层132相对于第二导电层120被确定尺寸，使得没有第三导电层132延伸超过或伸出任意第二导电层120。在一些实施例中，第二导电层120相对于第一导电层114被确定尺寸，使得没有第二导电层120延伸超过或伸出任意第一导电层114。在一些实施例中，第二导电层120相对于第一导电层114被确定尺寸，使得一些第二导电层120延伸超过或伸出任意第一导电层114。在一些实施例中，第二导电层120相对于第一导电层114被确定尺寸，使得一些第二导电层120延伸超过或伸出任意第一导电层114，同时第三导电层132相对于第二导电层120被确定尺寸，使得没有第三导电层132延伸超过或伸出任意第二导电层120。在一些实施例中，第一导电层层114在FinFET结构中用作S/D接触，并且金属接触132a在FinFET结构中用作接触通孔。在一些实施例中，支撑介质102对应于FinFET结构的S/D区域，使得半导体器件100提供用于电耦合至FinFET结构的S/D区域的机制。在一些实施例中，支撑介质102对应于MOS晶体管的S/D区域，使得半导体器件100提供用于电耦合至MOS晶体管的S/D区域的机制。在一些实施例中，支撑介质102对应于FinFET结构的栅极，使得半导体器件100提供用于电耦合至FinFET结构的栅极的机制。在一些实施例中，支撑介质102对应于MOS晶体管的栅极，使得半导体器件100提供用于电耦合至MOS晶体管的栅极的机制。在一些实施例中，半导体器件的各种实例被分别耦合到各种导电区域(例如，S/D区域、栅极、阱等)，以提供用于电耦合到各种导电区域的相应机制。
根据一些实施例，至少针对支撑介质与第一导电层之间的界面、第一导电层与第二导电层之间的界面、或第二导电层与第三导电层之间的界面，与不太均匀的界面相比，半导体器件具有较低的电阻、较低的电容、或较低的RC延迟中的至少一者。
根据一些实施例，一种用于制造半导体器件的方法，包括：移除第一电介质层的一部分以形成由第一电介质层的第一侧壁和第一电介质层的第二侧壁限定的第一凹槽；以及在第一凹槽中形成第一导电层。方法还包括：移除第一导电层的一部分以形成由第一电介质层的第一侧壁和第一电介质层的第二侧壁限定的第二凹槽；以及在第二凹槽中形成第二导电层，其中，第二导电层与第一导电层接触。方法还包括：在第二导电层上方形成第二电介质层；以及移除第二电介质层的一部分以形成由第二电介质层的第一侧壁和第二电介质层的第二侧壁限定的第三凹槽，其中，第二导电层通过第三凹槽被暴露。方法还包括：在第三凹槽中形成第三导电层，其中，第三导电层与第二导电层接触。
在一些实施例中，第一导电层是由钴制成的。在一些实施例中，第二导电层是由钨制成的。在一些实施例中，第二电介质层覆盖第二导电层。在一些实施例中，第二电介质层与第一电介质层接触以限定界面。在一些实施例中，移除第一电介质层的一部分、移除第一导电层的一部分、或移除第二电介质层的一部分中的至少一者包括执行蚀刻工艺。在一些实施例中，执行蚀刻工艺包括采用化学蚀刻剂。在一些实施例中，第一导电层具有第一宽度，第二导电层具有第二宽度，并且第三导电层具有第三宽度，该第三宽度小于第一宽度或第二宽度中的至少一者。在一些实施例中，第一导电层和第二导电层是由不同材料制成的。
根据一些实施例，一种半导体结构，包括：第一导电层，位于第一电介质层的第一侧壁和第一电介质层的第二侧壁之间，其中，第一导电层具有第一宽度。半导体结构还包括：第二导电层，位于第一电介质层的第一侧壁和第一电介质层的第二侧壁之间并且与第一导电层接触，其中，第二导电层具有第二宽度。半导体结构还包括：第三导电层，与第二导电层接触并且位于第二电介质层的第一侧壁与第二电介质层的第二侧壁之间，其中，第三导电层具有第三宽度，该第三宽度小于第一宽度或第二宽度中的至少一者。
在一些实施例中，第一导电层与第一电介质层的第一侧壁和第一电介质层的第二侧壁接触。在一些实施例中，第二导电层与第一电介质层的第一侧壁和第一电介质层的第二侧壁接触。在一些实施例中，第二电介质层与第二导电层接触。在一些实施例中，第二宽度等于第一宽度。在一些实施例中，第三导电层与第二电介质层的第一侧壁和第二电介质层的第二侧壁接触。
根据一些实施例，一种用于制造半导体器件的方法，包括：形成具有第一材料组合物和第一宽度的第一导电层；以及形成具有第二材料组合物和第二宽度的第二导电层，其中，第二导电层位于第一导电层上方并且与第一导电层接触，并且第二材料组合物不同于第一材料组合物。方法还包括：形成具有第三材料组合物和第三宽度的第三导电层，其中，第三导电层位于第二导电层上方并且与第二导电层接触，并且第三宽度小于第一宽度或第二宽度中的至少一者。
在一些实施例中，形成第一导电层包括在由第一电介质层的第一侧壁和第一电介质层的第二侧壁限定的第一凹槽中形成第一导电层，并且形成第二导电层包括在由第一电介质层的第一侧壁和第一电介质层的第二侧壁限定的第二凹槽中形成第二导电层。在一些实施例中，形成第三导电层包括在由第二电介质层的第一侧壁和第二电介质层的第二侧壁限定的第三凹槽中形成第三导电层。在一些实施例中，第二电介质层的底表面与第二电介质层的顶表面接触。在一些实施例中，第二电介质层的底表面与第二导电层的顶表面接触。
以上概述了若干实施例的特征，使得本领域技术人员可以更好地理解本公开的各方面。本领域技术人员应当理解，他们可以容易地使用本公开作为设计或修改其他工艺和结构以实现本文介绍的实施例或示例的相同目的和/或实现本文介绍的实施例或示例的相同优点的基础。本领域技术人员还应该认识到，这样的等同构造不脱离本公开的精神和范围，并且他们可以在不脱离本公开的精神和范围的情况下在本文中进行各种改变、替换和变更。
虽然已经以结构特征或方法学动作专用的语言描述了主题，但是应当理解，所附权利要求的主题不必限于上述特定特征或动作。而是，上述特定特征和动作被公开为实现至少一些权利要求的示例形式。
本文提供了实施例的各种操作。描述某些或所有操作的顺序不应当被解释为暗示这些操作必定与顺序有关。在受益于该描述的情况下，将能够意识到替代排序。此外，将理解的是，在本文所提供的每个实施例中并非所有操作都必须存在。另外，将理解的是，在一些实施例中并非所有操作都是必需的。
应当理解，例如，出于简化和易于理解的目的，本文描绘的层、特征、元件等被示出为具有相对于彼此的特定尺寸(例如，结构尺寸或取向)，并且在一些实施例中，层、特征、元件等的实际尺寸与本文所示的尺寸实质不同。此外，存在用于形成本文提及的层、区域、特征、元件等的多种技术，例如，蚀刻技术、平坦化技术、注入技术、掺杂技术、旋涂技术、溅射技术、生长技术、或诸如化学气相沉积(CVD)之类的沉积技术中的至少一种。
此外，“示例性”在本文中被用来表示用作示例、实例、说明等，并且不一定是有利的。如在本申请中使用的，“或”旨在表示包括性的“或”而不是排他性的“或”。此外，在本申请和所附权利要求书中使用的“一”和“一个”通常被解释为意指“一个或多个”，除非另有说明或从上下文清楚地指向单数形式。同样，A和B等中的至少一个通常表示A、或B、或A和B两者。此外，在使用“包含”、“具有”、“拥有”、“含有”、或其变体的情况下，这类术语旨在以类似于术语“包括”的方式是包括性的。同样，除非另有说明，否则“第一”、“第二”等并非暗示时间方面、空间方面、排序等。相反，这类术语仅用作特征、元件、项等的标识符、名称等。例如，第一元件和第二元件通常对应于元件A和元件B、或两个不同或两个相同元件、或相同元件。
同样，虽然已经相对于一个或多个实现方式示出和描述了本公开，但是基于对本说明书和附图的阅读和理解，本领域的其他普通技术人员将想到等同的变更和修改。本公开包括所有这样的修改和变更，并且仅由所附权利要求的范围限制。具体地，关于由上述组件执行的各种功能，除非另有说明，否则用于描述此类组件的术语旨在与执行所述组件的指定功能(例如，功能上等效)的任何组件相对应，即使在结构上不等同于所公开的结构。另外，虽然可能已经仅针对几种实现方式中的一种实现方式公开了本公开的特定特征，但是如针对任何给定的或特定的应用可能期望的和有利的，这种特征可以与其他实现方式的一个或多个其他特征组合。
示例1是一种用于制造半导体器件的方法，包括：移除第一电介质层的一部分以形成由所述第一电介质层的第一侧壁和所述第一电介质层的第二侧壁限定的第一凹槽；在所述第一凹槽中形成第一导电层；移除所述第一导电层的一部分以形成由所述第一电介质层的第一侧壁和所述第一电介质层的第二侧壁限定的第二凹槽；在所述第二凹槽中形成第二导电层，其中，所述第二导电层与所述第一导电层接触；在所述第二导电层上方形成第二电介质层；移除所述第二电介质层的一部分以形成由所述第二电介质层的第一侧壁和所述第二电介质层的第二侧壁限定的第三凹槽，其中，所述第二导电层通过所述第三凹槽被暴露；以及在所述第三凹槽中形成第三导电层，其中，所述第三导电层与所述第二导电层接触。
示例2是示例1所述的方法，其中，所述第一导电层包括钴。
示例3是示例1所述的方法，其中，所述第二导电层包括钨。
示例4是示例1所述的方法，其中，所述第二电介质层覆盖所述第二导电层。
示例5是示例1所述的方法，其中，所述第二电介质层与所述第一电介质层接触以限定界面。
示例6是示例1所述的方法，其中，所述移除所述第一电介质层的一部分、所述移除所述第一导电层的一部分、或所述移除所述第二电介质层的一部分中的至少一者包括执行蚀刻工艺。
示例7是示例6所述的方法，其中，执行所述蚀刻工艺包括：采用化学蚀刻剂。
示例8是示例1所述的方法，其中，所述第一导电层具有第一宽度，所述第二导电层具有第二宽度，并且所述第三导电层具有第三宽度，该第三宽度小于所述第一宽度或所述第二宽度中的至少一者。
示例9是示例1所述的方法，其中，所述第一导电层和所述第二导电层包含不同的材料。
示例10是一种半导体结构，包括：第一导电层，位于第一电介质层的第一侧壁和第一电介质层的第二侧壁之间，其中，所述第一导电层具有第一宽度；第二导电层，位于所述第一电介质层的第一侧壁和所述第一电介质层的第二侧壁之间并且与所述第一导电层接触，其中，所述第二导电层具有第二宽度；以及第三导电层，与所述第二导电层接触并且位于第二电介质层的第一侧壁和第二电介质层的第二侧壁之间，其中，所述第三导电层具有第三宽度，该第三宽度小于所述第一宽度或所述第二宽度中的至少一者。
示例11是示例10所述的半导体结构，其中，所述第一导电层与所述第一电介质层的第一侧壁和所述第一电介质层的第二侧壁接触。
示例12是示例10所述的半导体结构，其中，所述第二导电层与所述第一电介质层的第一侧壁和所述第一电介质层的第二侧壁接触。
示例13是示例10所述的半导体结构，其中，所述第二电介质层与所述第二导电层接触。
示例14是示例10所述的半导体结构，其中，所述第二宽度等于所述第一宽度。
示例15是示例10所述的半导体结构，其中，所述第三导电层与所述第二电介质层的第一侧壁和所述第二电介质层的第二侧壁接触。
示例16是一种用于制造半导体器件的方法，包括：形成具有第一材料组合物和第一宽度的第一导电层；形成具有第二材料组合物和第二宽度的第二导电层，其中，所述第二导电层位于所述第一导电层上方并且与所述第一导电层接触，并且所述第二材料组合物不同于所述第一材料组合物；以及形成具有第三材料组合物和第三宽度的第三导电层，其中，所述第三导电层位于所述第二导电层上方并且与所述第二导电层接触，并且所述第三宽度小于所述第一宽度或所述第二宽度中的至少一者。
示例17是示例16所述的方法，其中：形成所述第一导电层包括：在由第一电介质层的第一侧壁和所述第一电介质层的第二侧壁限定的第一凹槽中形成所述第一导电层，以及形成所述第二导电层包括：在由所述第一电介质层的第一侧壁和所述第一电介质层的第二侧壁限定的第二凹槽中形成所述第二导电层。
示例18是示例17所述的方法，其中，形成所述第三导电层包括：在由第二电介质层的第一侧壁和所述第二电介质层的第二侧壁限定的第三凹槽中形成所述第三导电层。
示例19是示例18所述的方法，其中，所述第二电介质层的底表面与所述第二电介质层的顶表面接触。
示例20是示例18所述的方法，其中，所述第二电介质层的底表面与所述第二导电层的顶表面接触。

Claims (10)

1.一种用于制造半导体器件的方法，包括：
移除第一电介质层的一部分以形成由所述第一电介质层的第一侧壁和所述第一电介质层的第二侧壁限定的第一凹槽；
在所述第一凹槽中形成第一导电层；
移除所述第一导电层的一部分以形成由所述第一电介质层的第一侧壁和所述第一电介质层的第二侧壁限定的第二凹槽；
在所述第二凹槽中形成第二导电层，其中，所述第二导电层与所述第一导电层接触；
在所述第二导电层上方形成第二电介质层；
移除所述第二电介质层的一部分以形成由所述第二电介质层的第一侧壁和所述第二电介质层的第二侧壁限定的第三凹槽，其中，所述第二导电层通过所述第三凹槽被暴露；以及
在所述第三凹槽中形成第三导电层，其中，所述第三导电层与所述第二导电层接触。
2.根据权利要求1所述的方法，其中，所述第一导电层包括钴。
3.根据权利要求1所述的方法，其中，所述第二导电层包括钨。
4.根据权利要求1所述的方法，其中，所述第二电介质层覆盖所述第二导电层。
5.根据权利要求1所述的方法，其中，所述第二电介质层与所述第一电介质层接触以限定界面。
6.根据权利要求1所述的方法，其中，所述移除所述第一电介质层的一部分、所述移除所述第一导电层的一部分、或所述移除所述第二电介质层的一部分中的至少一者包括执行蚀刻工艺。
7.根据权利要求6所述的方法，其中，执行所述蚀刻工艺包括：采用化学蚀刻剂。
8.根据权利要求1所述的方法，其中，所述第一导电层具有第一宽度，所述第二导电层具有第二宽度，并且所述第三导电层具有第三宽度，该第三宽度小于所述第一宽度或所述第二宽度中的至少一者。
9.一种半导体结构，包括：
第一导电层，位于第一电介质层的第一侧壁和第一电介质层的第二侧壁之间，其中，所述第一导电层具有第一宽度；
第二导电层，位于所述第一电介质层的第一侧壁和所述第一电介质层的第二侧壁之间并且与所述第一导电层接触，其中，所述第二导电层具有第二宽度；以及
第三导电层，与所述第二导电层接触并且位于第二电介质层的第一侧壁和第二电介质层的第二侧壁之间，其中，所述第三导电层具有第三宽度，该第三宽度小于所述第一宽度或所述第二宽度中的至少一者。
10.一种用于制造半导体器件的方法，包括：
形成具有第一材料组合物和第一宽度的第一导电层；
形成具有第二材料组合物和第二宽度的第二导电层，其中，所述第二导电层位于所述第一导电层上方并且与所述第一导电层接触，并且所述第二材料组合物不同于所述第一材料组合物；以及
形成具有第三材料组合物和第三宽度的第三导电层，其中，所述第三导电层位于所述第二导电层上方并且与所述第二导电层接触，并且所述第三宽度小于所述第一宽度或所述第二宽度中的至少一者。
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