TW202119598A - 用於在三維記憶體裝置中形成階梯的方法和結構 - Google Patents

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Abstract

公開了一種三維（3D）記憶體裝置及其製造方法的實施例。在示例中，一種3D記憶體裝置包括具有複數個階梯的儲存堆疊體。每個階梯可以包括交織的一個或複數個導體層以及一個或複數個介電質層。所述階梯中的每個包括所述導體層中在所述階梯的頂表面上的一個導體層，所述一個導體層具有：（i）與介電質層的其中之一接觸的底部部分，以及（ii）透過儲存堆疊體暴露並且與所述底部部分接觸的頂部部分。所述頂部部分的橫向尺寸可以小於底部部分的橫向尺寸。可橫向遠離所述儲存堆疊體的所述頂部部分的端部係超出所述底部部分一距離。

Description

用於在三維記憶體裝置中形成階梯的方法和結構
本公開的實施例涉及三維（3D）記憶體裝置及其製造方法。
透過改善製程技術、電路設計、程式設計演算法和製作過程，平面儲存單元被縮放到更小的尺寸。然而，隨著儲存單元的特徵尺寸接近下限，平面製程和製造技術變得具有更具挑戰性且成本高昂。結果，平面儲存單元的儲存密度接近上限。
3D記憶體架構能夠解決平面儲存單元中的密度限制。3D記憶體架構包括記憶體陣列以及週邊元件，所述週邊元件用於控制傳至記憶體陣列的信號以及控制來自記憶體陣列的信號。
本文公開了3D記憶體裝置及其製造方法的實施例。
在一個示例中，一種3D記憶體裝置包括具有複數個階梯的儲存堆疊體。每個階梯可以包括交織的一個或複數個導體層以及一個或複數個介電質層。所述階梯中的每個包括所述導體層中位在所述階梯的頂表面上的一個導體層，所述一個導體層具有：（i）與所述介電質層的其中之一接觸的底部部分；以及（ii）透過所述儲存堆疊體暴露並且與所述底部部分接觸的頂部部分。所述頂部部分的橫向尺寸可以小於所述底部部分的橫向尺寸。可以橫向遠離所述儲存堆疊體的所述頂部部分的端部係超出所述底部部分一距離。
在另一示例中，一種3D記憶體裝置包括具有複數個階梯的儲存堆疊體。每個階梯可以包括交織的一個或複數個導體層以及一個或複數個介電質層。所述階梯中的每個可以包括所述導體層中位在所述階梯的頂表面上的一個導體層。所述一個導體層可以包括：（i）與所述介電質層的其中之一接觸的底部部分；以及（ii）透過所述儲存堆疊體暴露並且與所述底部部分接觸的頂部部分。所述頂部部分中可以橫向遠離所述儲存堆疊體的端部係超出所述底部部分大約0.1nm到大約20nm範圍中的一距離。
在又一示例中，一種用於形成3D記憶體裝置的方法包括以下操作。首先，可以形成介電質堆疊體以具有交織的複數個犧牲層和複數個介電質層。可以在介電質堆疊體中形成階梯。所述階梯可以包括所述複數個犧牲層中的一個或複數個犧牲層以及所述複數個介電質層中的一個或複數個介電質層。所述階梯可以暴露所述犧牲層中位在頂表面上的一個犧牲層以及側表面上的所述一個或複數個犧牲層。可以形成絕緣部分以覆蓋所述階梯的側表面，從而覆蓋所述一個或複數個犧牲層。可以形成犧牲部分以覆蓋所述階梯的所述頂表面，所述犧牲部分與所述一個犧牲層接觸。可以利用一個或複數個導體層替換所述一個或複數個犧牲層以及所述犧牲部分。
儘管討論了具體的配置和佈置，但應該理解，這僅僅是為了說明的目的而進行的。相關領域的技術人員將認識到，在不脫離本公開的精神和範圍的情況下，可以使用其他配置和佈置。對於相關領域的技術人員顯而易見的是，本公開還可以用於各種其他應用中。
應當注意到，在說明書中對「一個實施例」、「實施例」、「示例性實施例」、「一些實施例」等的引用指示所描述的實施例可以包括特定的特徵、結構或特性，但是每個實施例可能不一定包括該特定的特徵、結構或特性。而且，這樣的語詞不一定指代相同的實施例。此外，當結合實施例描述特定的特徵、結構或特性時，無論是否明確描述，結合其他實施例來實現這樣的特徵、結構或特性都在相關領域的技術人員的知識範圍內。
通常，可以至少部分地從上下文中的用法來理解術語。例如，至少部分取決於上下文，如本文所使用的術語「一個或複數個」可用於以單數意義描述任何特徵、結構或特性，或可用於以複數意義描述特徵、結構或特徵的組合。類似地，至少部分取決於上下文，諸如「一」、「一個」或「所述」等術語同樣可以被理解為表達單數用法或表達複數用法。另外，術語「基於」可以被理解為不一定旨在表達一組排他性的因素，而是可以替代地，同樣至少部分地取決於上下文，允許存在不一定明確描述的其他因素。
應當容易理解的是，本公開中的「在……上」、「在……上方」和「在……之上」的含義應以最寬泛的方式來解釋，使得「在……上」不僅意味著「直接在某物上」，而且還包括其間具有中間特徵或層的「在某物上」的含義，並且「在……之上」或「在……上方」不僅意味著「在某物之上」或「在某物上方」的含義，而且還可以包括其間沒有中間特徵或層的「在某物之上」或「在某物上方」的含義（即，直接在某物上）。
此外，為了便於描述，可以在本文使用諸如「在……之下」、「在……下方」、「下」、「在……上方」、「上」等空間相對術語來描述如圖所示的一個元件或特徵與另一個（或複數個）元件或特徵的關係。除了附圖中所示的取向之外，空間相對術語旨在涵蓋元件在使用或操作中的不同取向。設備可以以其他方式定向（旋轉90度或在其他取向上）並且同樣可以相應地解釋本文使用的空間相關描述詞。
如本文所使用的，術語「基底」是指在其上添加後續材料層的材料。基底本身可以被圖案化。添加在基底頂部上的材料可以被圖案化或可以保持未被圖案化。此外，基底可以包括各種各樣的半導體材料，例如矽、鍺、砷化鎵、磷化銦等。可替換地，可以由諸如玻璃、塑膠或藍寶石晶圓的非導電材料來製成基底。
如本文所使用的，術語「層」是指包括具有厚度的區域的材料部分。層可以在整個下層或上層結構上方延伸，或者其範圍可以小於下層或上層結構的範圍。此外，層可以是厚度小於連續結構的厚度的均勻或不均勻連續結構的區域。例如，層可以位於連續結構的頂表面和底表面之間的任何一對水平平面之間或在頂表面和底表面處。層可以橫向、垂直及/或沿著錐形表面延伸。基底可以是層，基底可以在其中包括一層或多層，及/或基底可以在其上、上方及/或其下具有一層或多層。層可以包括複數個層。例如，互連層可以包括一個或複數個導體和接觸部層（其中形成互連線及/或通孔接觸部）以及一個或複數個介電質層。
如本文所使用的，術語「名義/名義上」是指在產品或製程的設計階段期間設定的部件或製程操作的特性或參數的期望值或目標值、以及高於及/或低於期望值的值的範圍。值的範圍可以是由於製造製程或公差的輕微變化而引起的。如本文所使用的，術語「大約」表示可以基於與主題半導體元件相關聯的特定技術節點而變化的給定量的值。基於特定的技術節點，術語「大約」可以表示給定量的值，該給定量的值例如在該值的10至30％內變化（例如，值的±10％、±20％或±30％）。
如本文所使用的，術語「3D記憶體串」是指在橫向取向的基底上串聯連接的儲存單元電晶體形成的垂直取向串，使得儲存單元電晶體的串相對於所述基底在垂直方向上延伸。如本文所使用的，術語「垂直/垂直地」表示名義上垂直於基底的橫向表面。
如本文所使用的，術語「階梯」、「臺階」和「層級」可以互換使用。如本文所使用的，階梯結構是指包括至少兩個水平表面和至少兩個垂直表面的一組表面，使得每個水平表面連接到從水平表面的第一邊緣向上延伸的第一垂直表面，並且連接到從水平表面的第二邊緣向下延伸的第二垂直表面。「階梯結構」是指具有複數個垂直延伸的階梯的結構。
隨著對更高儲存容量的需求連續增大，階梯結構已經被引入3D記憶體裝置中。一種其中垂直和橫向地分佈了儲存單元的3D記憶體裝置沿垂直方向可以具有期望數量（例如，32、64和96個）的階梯/層級。3D記憶體裝置常常可以透過首先形成具有複數個階梯的階梯結構來形成，每個階梯具有一個或複數個犧牲/介電質層。然後利用導體層替換犧牲層，在導體層上形成接觸部以將導體層導電連接到週邊電路。由於3D記憶體裝置不斷垂直增大尺寸（例如，具有96層級或更多），所以使用更薄的犧牲/介電質層對。更薄的犧牲層可以導致更薄的導體層。
更薄的導體層可能難以在形成接觸部期間充當蝕刻停止層，接觸部常常是透過對階梯結構所在的絕緣結構進行圖案化以形成在絕緣結構中延伸並暴露導體層的開口而形成的。作為改進措施，加厚了與接觸部進行接觸的導體層。一種方式是在利用導體層替換犧牲層之前，在犧牲層上使用例如原子層沉積（ALD）沉積例如氮化矽膜的犧牲膜，以加厚犧牲層。作為ALD的結果，犧牲膜還可以覆蓋階梯的側表面，並且常常執行回蝕製程以去除犧牲膜在側表面上的多餘部分，防止在隨後的閘極替換製程中在側表面上形成不期望的導體部分並引起短路。然而，回蝕製程有時還去除了犧牲層在側表面上暴露的部分，減小了犧牲層的總面積。這可能引起導體層的總面積減少和3D記憶體裝置的電阻增大。因此，需要改進階梯結構的製造。
根據本公開的各實施例提供了一種具有儲存堆疊體的3D記憶體裝置。所述儲存堆疊體包括形成階梯結構的複數個階梯。每個階梯具有設置在頂表面上並與接觸部接觸的導體層。相應階梯的頂表面上的導體層能夠具有足夠的厚度，以充當用於形成接觸部的蝕刻停止層，而階梯中的其他導體層的總面積保持不變（例如，不受製造過程影響/減小）。由於階梯的頂表面上的導體層加厚，導體層的電阻可以增大很少或沒有增大。
具體而言，在利用導體層替換犧牲層之前，可以形成具有複數個階梯的堆疊體結構。每個階梯可以具有在相應頂表面上設置的相應犧牲層。可以（例如，使用ALD）沉積並回蝕絕緣層以形成覆蓋階梯的側表面的絕緣部分。絕緣部分可以覆蓋階梯的側表面上的導體層，從而防止導體層在隨後的製造步驟中被蝕刻/損壞。絕緣層可以包括可以由沉積形成的任何適當絕緣材料，例如氧化矽及/或高介電常數（高k）介電質材料。然後可以沉積並回蝕犧牲膜以形成覆蓋所述頂表面並與所述犧牲層的暴露部分接觸的部分。然後可以利用複數個導體層在同一製程（例如，閘極替換製程）中替換犧牲層和犧牲膜的部分。犧牲層的長度/寬度可以保持不變。因此，階梯的頂表面上的導體層可以均具有更大的厚度，以充當用於形成導體層的蝕刻停止層。
在根據本公開的3D記憶體裝置中，每個階梯的頂表面上的導體層可以包括頂部部分和底部部分。底部部分可以與下方的介電質層接觸，而頂部部分可以在所述底部部分上方並與接觸部接觸。遠離儲存堆疊體的頂部部分的端部可以超出底部部分一距離，該距離基於覆蓋側表面的相應絕緣部分的厚度來確定。絕緣部分可以被頂部部分覆蓋。所述距離（即，絕緣部分的厚度）可以在大約0.1nm(奈米)到大約20nm的範圍內。在一些實施例中，所述距離在大約1nm到大約10nm之間。
圖1示出了在基底102上方具有儲存堆疊體112的3D記憶體裝置100。儲存堆疊體112可以包括交織的複數個導體層106和複數個介電質層108以及在儲存堆疊體112中延伸到基底102中的複數個3D記憶體串110。3D記憶體裝置100還可以包括儲存堆疊體112設置於其中的絕緣結構116，以及在絕緣結構116中延伸並與相應的導體層106接觸的複數個接觸部114。要指出的是，在圖1至圖3中增加了x-軸、y-軸和z-軸以進一步示出結構/元件中的部件的空間關係。例如，基底102包括在x-軸和y-軸（橫向方向）上橫向延伸的兩個橫向表面（例如，頂表面和底表面）。如本文所用的，在基底被定位在y-軸上的半導體元件的最低平面中時，在z-軸（垂直方向或厚度方向）上相對於半導體元件的基底（例如，基底102）確定半導體元件（例如，3D記憶體裝置100）的一個部件（例如，層或元件）是否在另一部件（例如，層或元件）的「上」、「上方」或「下方」。在整個本公開中應用相同的標記法來描述空間關係。
在一些實施例中，基底102包括矽（例如，單晶矽、c-Si）、矽鍺（SiGe）、砷化鎵（GaAs）、鍺（Ge）、絕緣體上矽（SOI）或任何其他適當材料。在一些實施例中，絕緣結構116包括氧化矽。在一些實施例中，接觸部114包括導體材料，包括但不限於W、Co、Cu、Al、摻雜矽、矽化物或其任意組合。
儲存堆疊體112可以包括形成階梯結構的複數個階梯104。儲存堆疊體112可以包括在x-軸和y-軸上延伸並且交織的複數個導體層106和複數個介電質層108，以形成沿z-軸/垂直方向堆疊的複數個導體/介電質對。儲存堆疊體112中交織的導體層106和介電質層108可以沿垂直方向交替。換言之，除了儲存堆疊體112的頂部或底部處的之外，每個導體層106可以鄰接兩側上的兩個介電質層108，並且每個介電質層108可以鄰接兩側上的兩個導體層106。導體層106可以均具有相同的厚度或不同的厚度。類似地，介電質層108可以均具有相同的厚度或不同的厚度。導體層106可以包括導體材料，包括但不限於W、Co、Cu、Al、摻雜矽、矽化物或其任意組合。介電質層108可以包括介電質材料，包括但不限於氧化矽、氮化矽、氮氧化矽或其任意組合。
3D記憶體串110和導體層106相交可以形成儲存堆疊體112中的儲存單元陣列。在一些實施例中，每個3D記憶體串110都是「電荷捕獲」型NAND記憶體串，其包括半導體通道和儲存膜。在一些實施例中，半導體通道包括矽，例如非晶矽、多晶矽或單晶矽。在一些實施例中，儲存膜是包括穿隧層、儲存層（也稱為「電荷捕獲/儲存層」）和阻障層的複合介電質層。每個3D記憶體串110可以具有圓柱形狀（例如，柱形）。根據一些實施例，以半導體通道、儲存膜的穿隧層，儲存層和阻障層的順序從中心向柱的外表面的方向進行佈置。穿隧層可以包括氧化矽、氮氧化矽或其任意組合。儲存層可以包括氮化矽、氮氧化矽、矽或其任意組合。阻障層可以包括氧化矽、氮氧化矽、高k介電質或其任意組合。在一個示例中，阻障層可以包括氧化矽/氮氧化矽/氧化矽（ONO）的複合層。在另一示例中，阻障層可以包括高k介電質層，例如氧化鋁（Al2 O3 ）、氧化鉿（HfO2 ）或氧化鉭（Ta2 O5 ）層等。
在一些實施例中，3D記憶體串110還包括複數個控制閘極（每個都是字元線的一部分）。儲存堆疊體112中的每個導體層106能夠充當用於3D記憶體串110的每個記憶體單元的控制閘極。在一些實施例中，每個3D記憶體串110包括在垂直方向上的相應端部處的兩個插塞。一個插塞在3D記憶體串110的下端處並與半導體通道接觸，可以包括半導體材料，例如從基底102磊晶生長的單晶矽。插塞可以充當由3D記憶體串110的源極選擇閘極控制的通道。如本文所用的，在基底102被定位在3D記憶體裝置100的最下平面時，部件（例如，3D記憶體串110）的「上端」是在z-軸上更遠離基底102的端部，部件（例如，3D記憶體串110）的「下端」是在z-軸上更接近基底102的端部。另一插塞可以包括半導體材料（例如，多晶矽）。透過在製造過程期間覆蓋3D記憶體串110的上端，其他插塞可以充當蝕刻停止層，以防止蝕刻3D記憶體串110中填充的介電質，例如氧化矽和氮化矽。在一些實施例中，其他插塞充當3D記憶體串110的汲極。
如圖1所示，每個階梯104可以包括沿垂直方向堆疊的一個或複數個導體/介電質對。在一些實施例中，每個階梯104包括設置於相應頂表面上以與相應接觸部114接觸的導體層106，接觸部114導電連接到儲存堆疊體112的週邊電路（未示出）。
圖2A和圖2B示出了使用現有步驟形成階梯結構中的階梯的部分製造過程200。圖2B是圖2A的繼續。具體而言，圖2A和圖2B示出了在閘極替換製程之前，加厚每個階梯頂表面上的犧牲層的製程。如製造過程200的步驟（I）中所示，可以形成具有複數個階梯的階梯結構202。為了便於說明，可以將基底從圖2A和圖2B中省略，並且示出了兩個連續的階梯202-1和202-2以代表階梯結構202中的階梯。階梯結構202包括沿垂直方向堆疊的交織的複數個介電質層204和複數個犧牲層206。犧牲層206可以包括與介電質層204的材料不同的適當材料並且可以在隨後的閘極替換步驟中利用導體層替換。例如，犧牲層206包括氮化矽，而介電質層204包括氧化矽。階梯202-1和202-2中的每個包括犧牲/介電質對的一個或複數個對。階梯202-1和202-2均包括沿垂直方向延伸並暴露相應階梯中的犧牲層206的側表面208。
如在製造過程200的步驟（I）和（II）中所示，垂直蝕刻階梯結構202以暴露在每個階梯，例如202-1和202-2的頂表面上的犧牲層206。在步驟（III）中，沉積犧牲膜210以至少覆蓋階梯，例如202-1和202-2的頂表面，並將每個階梯頂表面上的犧牲材料的總厚度，例如犧牲層206的厚度和犧牲膜210的厚度的總和，增大到期望的值/範圍。犧牲膜210可以透過ALD形成並且可以包括例如氮化矽。在步驟（III）中，為去除階梯，例如202-1和202-2的側表面208上的犧牲膜210的任何部分，執行凹陷蝕刻。凹陷蝕刻還可以去除每個階梯，例如202-1和202-2的頂表面上的犧牲材料的一部分，使得頂表面上犧牲材料的最終厚度是閘極替換製程所期望的。階梯，例如202-1和202-2頂表面上隨後形成的導體層還可以具有足夠大厚度，以為隨後形成接觸部充當蝕刻停止層。
然而，如步驟（IV）中所示，除了去除了側表面208上的犧牲膜210的部分之外，凹陷蝕刻還可能不期望地去除了階梯，例如202-1和202-2的側表面208上暴露的每個犧牲層206的一部分。然後犧牲層206沿x-軸具有減小的長度/寬度，導致透過閘極替換製程形成的儲存堆疊體中的導體層沿x-軸具有減小的長度/寬度。該部分可以沿x-軸大約為20nm到大約50nm，例如大約30nm。在隨後的步驟中，在利用導體層替換犧牲層206之後，形成絕緣結構以填滿透過去除犧牲層206形成的空間，使得透過去除犧牲層206的部分而導致的填充有絕緣結構的橫向距離/空間為大約20nm到大約50nm，例如大約30nm。導體層的電阻可能不合期望地被增大。
本公開的實施例提供了3D記憶體裝置中階梯的結構和製造方法，所述3D記憶體裝置包括基底、具有階梯結構、複數個記憶體串的儲存堆疊體以及儲存堆疊體設置於其中的絕緣結構。所述3D記憶體裝置的總體結構可以類似於3D記憶體裝置100。所述儲存堆疊體/階梯結構可以包括沿z-軸堆疊、類似於階梯104的複數個階梯。然而，形成本公開中的階梯的結構和製造方法可以與現有技術的那些不同並在圖3A至圖3C中詳細描述。在本公開中，示出了兩個連續的階梯以代表3D記憶體裝置中的複數個階梯，例如全部階梯的製造和結構。為例示簡單起見，本公開的實施例強調階梯的形成，例如，加厚與接觸部接觸的導體層而不減小導體層的長度/寬度，並且從圖3A至圖3C的描述中省略了其他部分。
圖3A至圖3C示出了根據一些實施例用於形成儲存堆疊體中的複數個階梯的示範性製造方法300。圖3B是圖3A的繼續，圖3C是圖3B的繼續。在儲存堆疊體中，導體層沿x-軸的長度/寬度保持不變（或犧牲層的長度/寬度不受製造製程的影響）。圖4示出了根據一些實施例的方法300的流程圖400。要理解的是，方法300中所示的步驟不是窮舉性的，且也可以在例示的任何步驟之前、之後或之間執行其他步驟。此外，可以同時，或以與圖3和圖4所示不同的次序執行步驟中的一些。
參考圖4，方法300開始於步驟402，其中形成具有複數個階梯的堆疊體結構，每個階梯暴露相應頂表面上的介電質層和相應側表面上的一個或複數個犧牲層。圖3A示出了對應結構。
如圖3A的步驟（I）中所示，可以在基底（未示出）上形成具有複數個階梯，例如302-1和302-2的階梯結構302。階梯結構302可以包括沿垂直方向交替堆疊的複數個介電質層304和複數個犧牲層306。每個犧牲層306和下方介電質層304可以形成犧牲/介電質對。在一些實施例中，每個階梯，例如302-1和302-2包括一個或複數個犧牲/介電質對。也就是說，每個階梯可以包括沿垂直方向交替佈置的一個或複數個犧牲層306和一個或複數個介電質層304。在一些實施例中，每個階梯包括超過一個犧牲/介電質對。犧牲層306和介電質層304可以包括不同的材料，並因此可以例如在閘極替換製程中選擇性地被蝕刻。
可以透過在相應的堆疊體結構上方使用蝕刻遮罩，例如，圖案化PR層，反覆蝕刻具有複數個交織的初始介電質層和初始犧牲層的堆疊體結構來形成階梯結構302。每個初始犧牲層和下方的初始介電質層可以被稱為介電質對。在一些實施例中，一個或複數個介電質對可以形成一個層級/階梯。在形成階梯結構302期間，PR層被修整（例如，從材料堆疊體的邊界，常常從所有方向增量地向內蝕刻）並用作蝕刻遮罩，以蝕刻堆疊體結構的暴露部分。被修整PR的量可以直接與階梯的尺寸相關（例如，決定性的）。可以使用適當的蝕刻，例如各向同性蝕刻製程，例如濕蝕刻，來獲得PR層的修整。可以連續形成並修整一個或複數個PR層，以用於形成階梯結構302。在PR層的修整之後，可以使用適當的蝕刻劑蝕刻每個介電質對，以去除初始犧牲層和下方初始介電質層兩者的一部分。被蝕刻的初始犧牲層和初始介電質層可以分別形成犧牲層306和介電質層304，它們形成堆疊體結構中的階梯。然後可以去除PR層。
如步驟（I）中所示，蝕刻階梯結構302以暴露每個階梯，例如302-1和302-2的頂表面上的介電質層304。每個階梯可以包括側表面308，其暴露相應階梯中的一個或複數個犧牲層306。在一些實施例中，側表面308還暴露一個或複數個介電質層304，包括相應階梯的頂表面上的介電質層304。
重新參考圖4，在形成階梯結構之後，方法300前進到步驟404，其中形成絕緣層以至少覆蓋每個階梯的側表面。圖3A示出了對應結構。
如圖3A的步驟（II）中所示，可以形成絕緣層312以至少覆蓋階梯結構302的階梯，例如302-1和302-2的側表面308。絕緣層312可以至少覆蓋階梯，例如302-1和302-2的側表面308上暴露的犧牲層306。在一些實施例中，絕緣層312還（例如，部分或完全）覆蓋階梯，例如302-1和302-2的頂表面並且與頂表面上的介電質層304接觸。為便於描述，絕緣層312可以包括均沉積於相應階梯（例如，302-1/302-2）的頂表面上的複數個第一部分312-1，以及均沉積於相應階梯（例如，302-1/302-2）的側表面上的複數個第二部分312-2。絕緣層312可以使用諸如ALD的適當沉積製程來形成，並且可以包括可以使用ALD形成的介電質材料。絕緣層312可以包括與介電質層304相同的材料或包括與介電質層304不同的材料。絕緣層312可以包括與介電質層304的材料相同或不同的材料。在一些實施例中，絕緣層312包括與犧牲膜310的材料不同的介電質材料，使得犧牲膜310的蝕刻可以被絕緣層312阻擋以防止回蝕犧牲層306，犧牲層306具有與犧牲膜310（在隨後的步驟中示出）相同的材料。例如，與犧牲膜310的材料相比，絕緣層312的介電質材料可以具有足夠高的蝕刻選擇性，以防止在蝕刻犧牲膜310同時去除絕緣層312。在一些實施例中，絕緣層312包括氧化矽及/或高k介電質材料，例如氧化鋁（Al2 O3 ）、氧化鉿（HfO2 ）及/或氧化鉭（Ta2 O5 ）。在一些實施例中，絕緣層312包括氧化矽。絕緣層312可以足夠厚以防止犧牲層306在隨後的步驟中被蝕刻。在一些實施例中，還使用諸如化學氣相沉積（CVD）及/或物理氣相沉積（PVD）的其他適當沉積方法來形成絕緣層312。
重新參考圖4，在形成絕緣層之後，方法300前進到步驟406，其中階梯頂表面上的絕緣層的第一部分和介電質層被去除，以（i）保留絕緣層中在階梯的側表面上的第二部分，並（ii）暴露階梯的頂表面上的犧牲層。圖3B示出了對應結構。
如圖3B的步驟（III）所示，可以去除每個階梯，例如302-1和302-2的頂表面上的絕緣層312的第一部分312-1和介電質層304。絕緣層312的第二部分312-2可以保留在階梯的側表面308上。在每個階梯，例如302-1和302-2的頂表面上可以暴露犧牲層306（例如，去除了上方相應的介電質層304）。絕緣層312的第二部分312-2沿x-軸的厚度D可以在大約0.1nm到大約20nm的範圍內，例如，0.1nm到20nm。在一些實施例中，第二部分312-2的厚度可以在大約1nm到大約10nm的範圍內，例如1nm到10nm（例如，1nm、1.5nm、2nm、2.5nm、3nm、3.5nm、4nm、4.5nm、5nm、5.5nm、6nm、6.5nm、7nm、7.5nm、8nm、8.5nm、9nm、9.5nm、10nm，由這些值中的任一個作為下限約束的任何範圍，或由這些值中的任兩個限定的任何範圍）。在一些實施例中，絕緣層312的第二部分312-2的厚度D小於在圖2B的步驟（IV）中被回蝕的犧牲層206的部分的厚度。採用非等向性蝕刻製程，例如乾蝕刻來去除絕緣層312的第一部分312-1和介電質層304。任選地，可以採用各向同性蝕刻製程，例如，濕蝕刻來將第二部分312-2的厚度修整到所期望的範圍中。
重新參考圖4，在去除絕緣層的第一部分和介電質層之後，方法300前進到步驟408，其中形成犧牲膜以至少覆蓋每個階梯的頂表面。圖3B示出了對應結構。
如圖3B的步驟（IV）中所示，可以形成犧牲膜310以至少覆蓋每個階梯，例如302-1和302-2的頂表面。犧牲膜310可以與階梯，例如302-1和302-2的頂表面上的犧牲層306接觸。在一些實施例中，犧牲膜310還（例如，部分或完全）覆蓋階梯，例如302-1和302-2的側表面308。犧牲膜310可以包括與犧牲層306的材料相同的材料，並且可以具有所期望的厚度，該厚度允許在每個階梯的頂表面上隨後形成足夠厚的導體層。在一些實施例中，使用諸如ALD的適當沉積製程來沉積犧牲膜310。在一些實施例中，還使用諸如CVD及/或PVD的其他適當沉積方法以形成犧牲膜310。
重新參考圖4，在形成犧牲膜之後，方法300前進到步驟410，其中去除犧牲膜中位在階梯的側表面上的第一部分，以（i）保留犧牲膜中位在階梯的頂表面上的第二部分；並（ii）暴露絕緣層中位在階梯的側表面上的第二部分。圖3C示出了對應結構。
如圖3C的步驟（V）中所示，可以去除犧牲膜310中位在階梯，例如302-1和302-2的側表面308上的第一部分，並且可以暴露絕緣層312的第二部分312-2。可以執行各向同性蝕刻製程，例如濕蝕刻，以去除犧牲膜310的第一部分。犧牲膜310中位在階梯，例如302-1和302-2的頂表面上的剩餘部分可以形成犧牲膜310的第二部分310-2。犧牲膜310的每個第二部分310-2可以與相應階梯的頂表面上的相應犧牲層306接觸。
如步驟（V）中所示，第二部分310-2可以在每個階梯，例如302-1和302-2的頂表面上的相應犧牲層306的上方並與其接觸。第二部分310-2的遠離階梯結構302的端部可以沿x-軸超出犧牲層306一距離，該距離由絕緣層312的第二部分312-2的厚度來確定。在一些實施例中，一個階梯，例如302-2中的犧牲膜310的第二部分310-2的頂表面高於在其上方的階梯，例如302-1的底表面。在一些實施例中，相應階梯，例如302-1或302-2的底表面是該階梯底部處的介電質層304的底表面。
在形成犧牲膜310的第二部分310-2之後，方法300前進到步驟412，其中利用複數個導體層替換犧牲層和犧牲膜的第二部分。圖3C示出了對應結構。
如圖3C的步驟（VI）中所示，在閘極替換製程中可以利用複數個導體層320替換犧牲層306和犧牲膜310的第二部分310-2。在每個階梯，例如302-1和302-2中，頂表面上的導體層320包括頂部部分320-1和底部部分320-2。頂部部分320-1可以透過利用導體材料替換犧牲膜的第二部分310-2來形成，而底部部分320-2可以透過利用導體材料替換犧牲層306來形成。導體層320的頂部部分320-1可以具有類似於犧牲膜310的相應第二部分310-2的形狀。在一些實施例中，遠離階梯結構302的頂部部分320-1的端部可以沿x-軸超出底部部分320-2由絕緣層312的第二部分312-2的厚度確定的距離。導體層320的頂部部分320-1可以透過階梯結構302暴露（例如，未被在相應階梯上方的階梯覆蓋）並且覆蓋絕緣層312的相應第二部分312-2，例如，覆蓋頂表面上的導體層320的底部部分320-2和相應階梯中的任何其他導體層320，絕緣層312的相應第二部分312-2可以覆蓋相應階梯的側表面。導體層320可以與在階梯結構302中延伸的記憶體串（在圖3中被省略的結構和製造過程）相交並形成儲存單元陣列。階梯結構302可以形成儲存堆疊體。
在一些實施例中，可以透過使用各向同性蝕刻製程，例如濕蝕刻來去除犧牲膜310的第二部分310-2和犧牲層306，以形成階梯結構302中的複數個橫向凹陷，從而形成導體層320。可以沉積導體材料，例如W、Co、Al、Cu、摻雜矽及/或矽化物，以填滿橫向凹陷，形成導體層320。可以使用任何適當沉積方法，例如CVD、PVD、ALD或其組合來沉積導體材料。
在一些實施例中，在形成導體層320之後，形成絕緣結構318以圍繞階梯結構302，使得階梯結構302在絕緣結構318中。絕緣結構318可以與階梯的側表面308（或絕緣層312的第二部分312-2）和階梯的頂表面接觸。絕緣結構318可以包括任何適當的絕緣材料，例如氧化矽，並可以透過任何適當的沉積製程，例如CVD、PVD及/或ALD來形成。可以形成用於形成接觸部的開口以在絕緣結構318中延伸並暴露相應階梯，例如302-1和302-2的頂表面。在一些實施例中，頂部部分320-1和底部部分320-2的總厚度足以充當用於形成相應開口（例如，用於形成相應的接觸部）的蝕刻停止層。也就是說，可以透過開口暴露相應階梯的頂表面處的導體層320的頂部部分320-1的一部分。可以沉積適當的導電材料，例如，W、Co、Al、Cu、摻雜矽及/或矽化物，以填滿開口並形成接觸部314。可以使用任何適當的沉積方法沉積導電材料，例如CVD、PVD、ALD或其組合。任選地，可以在絕緣結構318的頂表面上執行諸如化學機械平坦化及/或濕蝕刻的平坦化製程，以去除任何過剩的絕緣材料及/或導電材料。
根據本公開的實施例，一種3D記憶體裝置包括具有複數個階梯的儲存堆疊體。每個階梯可以包括交織的一個或複數個導體層以及一個或複數個介電質層。所述階梯中的每個包括所述導體層中在所述階梯的頂表面上的一個導體層，所述一個導體層具有：（i）與所述介電質層的其中之一接觸的底部部分，以及（ii）透過所述儲存堆疊體暴露並且與所述底部部分接觸的頂部部分。所述頂部部分的橫向尺寸可以小於所述底部部分的橫向尺寸。可以橫向遠離所述儲存堆疊體的所述頂部部分的端部係超出所述底部部分一距離。
在一些實施例中，所述3D記憶體裝置還包括由所述頂部部分覆蓋並且橫向填滿所述距離的絕緣部分。所述絕緣部分可以（i）覆蓋所述底部部分以及所述一個或複數個導體層中在所述階梯的所述側表面上的剩餘部分，並且（ii）與在相應階梯下方的另一階梯的頂部部分接觸。
在一些實施例中，所述頂部部分的頂表面高於在相應階梯上方的階梯的底表面。
在一些實施例中，所述距離在大約0.1nm到大約20nm的範圍內。
在一些實施例中，所述距離在大約1nm到大約10nm的範圍內。
在一些實施例中，所述絕緣部分包括氧化矽或高k介電質中的至少一種。
在一些實施例中，所述3D記憶體裝置還包括儲存堆疊體設置於其中的絕緣結構，以及在所述絕緣結構中延伸並且與所述導體層的相應一層的頂部部分接觸的接觸部。
根據本公開的實施例，一種3D記憶體裝置包括具有複數個階梯的儲存堆疊體。每個階梯可以包括交織的一個或複數個導體層以及一個或複數個介電質層。每個階梯可以包括所述導體層中在所述階梯的頂表面上的一個導體層。所述一個導體層可以包括：（i）與所述介電質層的其中之一接觸的底部部分，以及（ii）透過儲存堆疊體暴露並且與所述底部部分接觸的頂部部分。可以橫向遠離所述儲存堆疊體的所述頂部部分的端部係超出所述底部部分大約0.1nm到大約20nm範圍中的一距離。
在一些實施例中，所述距離在大約1nm到大約10nm的範圍內。
在一些實施例中，所述3D記憶體裝置還包括由所述頂部部分覆蓋並且橫向填滿所述距離的絕緣部分。所述絕緣部分可以（i）覆蓋所述底部部分以及所述一個或複數個導體層的在所述階梯的側表面上的剩餘部分，並且（ii）與在相應階梯下方的另一階梯的頂部部分接觸。
在一些實施例中，所述頂部部分的橫向尺寸小於所述底部部分的橫向尺寸。
在一些實施例中，所述絕緣部分包括氧化矽或高k介電質中的至少一種。
在一些實施例中，所述3D記憶體裝置還包括所述儲存堆疊體設置於其中的絕緣結構，以及在所述絕緣結構中延伸並且與所述導體層的相應一層的頂部部分接觸的接觸部。
根據本公開的實施例，一種用於形成3D記憶體裝置的方法包括以下步驟。首先，可以形成介電質堆疊體以具有交織的複數個犧牲層和複數個介電質層。可以在所述介電質堆疊體中形成階梯。所述階梯可以包括所述複數個犧牲層中的一個或複數個犧牲層以及所述複數個介電質層中的一個或複數個介電質層。所述階梯可以暴露所述犧牲層中位在頂表面上的一個犧牲層以及側表面上的所述一個或複數個犧牲層。可以形成絕緣部分以覆蓋所述階梯的側表面，從而覆蓋所述一個或複數個犧牲層。可以形成犧牲部分以覆蓋階梯的所述頂表面，所述犧牲部分與所述一個犧牲層接觸。可以利用一個或複數個導體層替換所述一個或複數個犧牲層和所述犧牲部分。
在一些實施例中，形成所述絕緣部分包括形成所述階梯以暴露所述介電質層中位在所述頂表面上的一個介電質層、形成絕緣層以覆蓋所述階梯的頂表面和側表面，以及去除所述絕緣層中位在所述階梯的頂表面上的一部分和所述一個介電質層以暴露所述一個犧牲層。所述絕緣層中位在所述階梯的側表面上的剩餘部分可以形成所述絕緣部分。
在一些實施例中，形成所述絕緣層包括執行ALD。
在一些實施例中，去除所述絕緣層的所述部分包括執行非等向性蝕刻製程。
在一些實施例中，形成所述絕緣層包括沉積由氧化矽或高k介電質中的至少一種所形成的層。
在一些實施例中，形成所述犧牲部分包括形成犧牲膜以至少覆蓋所述犧牲層中位在所述階梯的頂表面上的所述一個犧牲層，以及去除所述犧牲膜中位在所述階梯的側表面上的一部分以暴露所述絕緣部分。所述犧牲膜中位在所述階梯的頂表面上的剩餘部分可以形成所述犧牲部分。
在一些實施例中，形成所述絕緣層包括沉積由與所述犧牲膜的材料不同的介電質材料所形成的層。
在一些實施例中，去除所述犧牲膜的所述部分包括執行各向同性蝕刻製程。
在一些實施例中，形成所述犧牲膜包括沉積由與所述複數個犧牲層的材料相同的犧牲材料所形成的膜。
在一些實施例中，利用一個或複數個導體層替換所述一個或複數個犧牲層和所述犧牲部分包括去除所述一個或複數個犧牲層和所述犧牲部分，以形成一個或複數個橫向凹陷，以及沉積導體材料以填充所述橫向凹陷並且形成所述一個或複數個導體層。
在一些實施例中，所述方法還包括形成圍繞所述介電質堆疊體的絕緣結構，使得所述介電質堆疊體在所述絕緣結構中，以及形成在所述絕緣堆疊體中延伸並且與所述階梯的頂表面上的導體層接觸的接觸部。
對特定實施例的上述說明將展現本公開的一般性質，使得他人在不需要過度實驗和不脫離本公開一般概念的情況下，能夠透過運用本領域技術範圍內的知識容易地對此類特定實施例的各種應用進行修改及/或調整。因此，根據本文呈現的教導和指導，此類調整和修改旨在處於本文所公開實施例的等同物的含義和範圍之內。應當理解，本文中的措辭或術語是出於說明的目的，而不是為了進行限制，所以本說明書的術語或措辭將由技術人員按照所述教導和指導進行解釋。
上文已經借助於功能方塊描述了本公開的實施例，功能方塊例示了指定功能及其關係的實施方式。在本文中出於方便描述的目的任意定義了這些功能方塊的邊界。可以定義替代邊界，只要適當執行其指定功能和關係即可。
發明內容和摘要部分可以闡述發明人構思的本公開的一個或複數個，但未必所有示範性實施例，因此，並非意在透過任何方式限制本公開和所附請求項。
本公開的廣度和範圍不應受任何上述示例性實施例的限制，並且應當僅根據所附發明申請專利範圍及其等同物進行限定。
100:3D記憶體裝置 102:基底 104,202-1,202-2,302-1,302-2:階梯 106,320:導體層 108,204,304:介電質層 110:3D記憶體串 112:儲存堆疊體 114:接觸部 116,318:絕緣結構 200:製造過程 202,302:階梯結構 206,306:犧牲層 208,308:側表面 210,310:犧牲膜 300:製造方法 312:絕緣層 312-1:第一部分 312-2,310-2:第二部分 314:接觸部 320-1:頂部部分 320-2:底部部分 400:流程圖 D:厚度 X:x-軸 Y:y-軸 Z:z-軸 (I)~(VI),402~412:步驟
附圖被併入本文並且形成說明書的一部分，例示了本公開的實施例並且與說明書一起進一步用以解釋本公開的原理，並且使相關領域的技術人員能夠做出和使用本公開。 圖1示出了具有複數個階梯的3D記憶體裝置的示意圖。 圖2A和圖2B示出了用於在3D記憶體裝置中形成階梯的方法。 圖3A至圖3C示出了根據一些實施例用於在3D記憶體裝置中形成階梯的示範性方法。 圖4示出了根據一些實施例用於在3D記憶體裝置中形成階梯的示範性方法的流程圖。 將參考附圖來描述本公開的實施例。
302-1,302-2:階梯
320:導體層
304:介電質層
318:絕緣結構
306:犧牲層
308:側表面
300:製造方法
312-2,310-2:第二部分
314:接觸部
320-1:頂部部分
320-2:底部部分
X:x-軸
Y:y-軸
Z:z-軸
(V)~(VI):步驟

Claims (20)

  1. 一種三維（3D）記憶體裝置，包括儲存堆疊體，所述儲存堆疊體包括複數個階梯，每個所述階梯包括交織的一個或複數個導體層以及一個或複數個介電質層，其中： 所述階梯中的每個包括所述導體層中位在所述階梯的頂表面上的一個導體層，所述一個導體層包括：（i）與所述介電質層的其中之一接觸的底部部分，以及（ii）透過所述儲存堆疊體暴露並且與所述底部部分接觸的頂部部分； 所述頂部部分的橫向尺寸小於所述底部部分的橫向尺寸；並且 橫向遠離所述儲存堆疊體的所述頂部部分的端部係超出所述底部部分一距離。
  2. 根據請求項1所述的3D記憶體裝置，還包括由所述頂部部分覆蓋並且橫向填滿所述距離的絕緣部分，其中，所述絕緣部分：（i）覆蓋所述底部部分以及所述一個或複數個導體層中在所述階梯的側表面上的剩餘部分，並且（ii）與在相應階梯下方的另一階梯的所述頂部部分接觸。
  3. 根據請求項2所述的3D記憶體裝置，其中，所述頂部部分的頂表面高於在所述相應階梯上方的階梯的底表面。
  4. 根據請求項2所述的3D記憶體裝置，其中，所述距離在大約0.1nm到大約20nm的範圍內。
  5. 根據請求項4所述的3D記憶體裝置，其中，所述距離在大約1nm到大約10nm的範圍內。
  6. 根據請求項2所述的3D記憶體裝置，其中，所述絕緣部分包括氧化矽或高介電常數（高k）介電質中的至少一種。
  7. 一種三維（3D）記憶體裝置，包括儲存堆疊體，所述儲存堆疊體包括複數個階梯，每個所述階梯包括交織的一個或複數個導體層以及一個或複數個介電質層，其中： 所述階梯中的每個包括所述導體層中位在所述階梯的頂表面上的一個導體層，所述一個導體層包括：（i）與所述介電質層的其中之一接觸的底部部分，以及（ii）透過所述儲存堆疊體暴露並且與所述底部部分接觸的頂部部分； 橫向遠離所述儲存堆疊體的所述頂部部分的端部係超出所述底部部分大約0.1nm到大約20nm範圍中的一距離。
  8. 根據請求項7所述的3D記憶體裝置，其中，所述距離在大約1nm到大約10nm的範圍內。
  9. 根據請求項7所述的3D記憶體裝置，還包括由所述頂部部分覆蓋並且橫向填滿所述距離的絕緣部分，其中，所述絕緣部分：（i）覆蓋所述底部部分以及所述一個或複數個導體層中在所述階梯的側表面上的剩餘部分，並且（ii）與在相應階梯下方的另一階梯的所述頂部部分接觸。
  10. 根據請求項7所述的3D記憶體裝置，其中，所述頂部部分的橫向尺寸小於所述底部部分的橫向尺寸。
  11. 根據請求項7所述的3D記憶體裝置，其中，所述絕緣部分包括氧化矽或高介電常數（高k）介電質中的至少一種。
  12. 一種用於形成三維（3D）記憶體裝置的方法，包括： 形成包括交織的複數個犧牲層和複數個介電質層的介電質堆疊體； 在所述介電質堆疊體中形成階梯，所述階梯包括所述複數個犧牲層中的一個或複數個犧牲層以及所述複數個介電質層中的一個或複數個介電質層，所述階梯暴露所述犧牲層中位在頂表面上的一個犧牲層以及側表面上的所述一個或複數個犧牲層； 形成絕緣部分以覆蓋所述階梯的所述側表面，從而覆蓋所述一個或複數個犧牲層； 形成犧牲部分以覆蓋所述階梯的所述頂表面，所述犧牲部分與所述一個犧牲層接觸；以及 利用一個或複數個導體層替換所述一個或複數個犧牲層和所述犧牲部分。
  13. 根據請求項12所述的方法，其中，形成所述絕緣部分包括： 形成所述階梯以暴露所述介電質層中位在所述頂表面上的一個介電質層； 形成絕緣層以覆蓋所述階梯的所述頂表面和所述側表面；以及 去除所述絕緣層中位在所述階梯的所述頂表面上的一部分以及所述一個介電質層以暴露所述一個犧牲層，所述絕緣層中位在所述階梯的所述側表面上的剩餘部分形成所述絕緣部分。
  14. 根據請求項13所述的方法，其中，形成所述絕緣層包括執行原子層沉積（ALD）。
  15. 根據請求項13所述的方法，其中，去除所述絕緣層的所述部分包括執行非等向性蝕刻製程。
  16. 根據請求項14所述的方法，其中，形成所述絕緣層包括沉積由氧化矽或高介電常數（高k）介電質的至少一種所形成的層。
  17. 根據請求項12所述的方法，其中，形成所述犧牲部分包括： 形成犧牲膜以至少覆蓋所述犧牲層中位在所述階梯的所述頂表面上的所述一個犧牲層；以及 去除所述犧牲膜中位在所述階梯的所述側表面上的一部分以暴露所述絕緣部分，所述犧牲膜中位在所述階梯的所述頂表面上的剩餘部分形成所述犧牲部分。
  18. 根據請求項17所述的方法，其中，形成所述絕緣層包括沉積由與所述犧牲膜的材料不同的介電質材料所形成的層。
  19. 根據請求項17所述的方法，其中，去除所述犧牲膜的所述部分包括執行各向同性蝕刻製程。
  20. 根據請求項19所述的方法，其中，形成所述犧牲膜包括沉積由與所述複數個犧牲層的材料相同的犧牲材料所形成的膜。
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