TW202017158A - 三維儲存裝置及其製造方法 - Google Patents

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Abstract

一種用於形成3D儲存裝置的方法包含在基底上形成交替的介電疊層，然後在交替的介電疊層的上部中形成沿橫向延伸的臨時頂部選擇性閘極切口，之後形成穿透交替的介電疊層的多個溝渠孔，再去除臨時頂部選擇性閘極切口，最後形成多個溝渠孔中的多個溝渠結構並同時形成頂部選擇性閘極切口結構。

Description

三維儲存裝置及其製造方法
本發明係關於一種半導體技術領域，特別是關於一種用於形成三維（3D）儲存裝置的方法。
通過改進製程製程技術、電路設計、程式設計演算法和製造製程技術，將平面儲存單元縮小到更小的尺寸。然而，隨著儲存單元的特徵尺寸接近下限，平面製程製程和製造技術變得具有挑戰性且成本高。結果，平面儲存單元的儲存密度接近上限。三維（3D）記憶體架構可以解決平面儲存單元中的密度限制。
隨著半導體技術的進步，3D儲存裝置（例如3D NAND儲存裝置）不斷縮小更多的氧化物/氮化物（ON）層以改善晶圓的面積利用率。在一些現有的3D NAND儲存裝置中，記憶體指狀物包括以交錯方式所設置的九行溝渠孔，這需要設置於大晶圓上。因此，在不改變儲存容量的情況下減小晶圓尺寸，並進而減小3D NAND儲存裝置的尺寸是具有挑戰性的。
本文公開了三維（3D）儲存裝置及其製造方法的實施例。
本發明的一個方面提供了一種用於形成三維（3D）儲存裝置的方法。該方法可以包括：在基底上形成交替的介電疊層，在交替的介電疊層的上部中形成沿橫向延伸的臨時頂部選擇性閘極切口，形成穿透交替的介電疊層的多個溝渠孔，去除臨時頂部選擇性閘極切口，以及形成多個溝渠孔中的多個溝渠結構並同時形成頂部選擇性閘極切口結構。
在一些實施例中，形成交替的介電疊層包括：形成在垂直方向上堆疊的至少32個介電層對，其中，每個介電層對包括第一介電層和不同於第一介電層的第二介電層。
在一些實施例中，形成臨時頂部選擇性閘極切口包括在交替的介電疊層的上部中形成沿橫向延伸的溝槽，以及在溝槽中形成犧牲層。
在一些實施例中，形成溝槽包括蝕刻交替的介電疊層的頂部三個介電層對以形成溝槽。
在一些實施例中，形成犧牲層包括將填充材料設置到溝槽中以形成犧牲層，其中，填充材料在約200℃至約400℃的溫度範圍內是物理和化學穩定的。
在一些實施例中，設置填充材料包括沉積與溶劑混合的碳質無機物質。
在一些實施例中，去除臨時頂部選擇性閘極切口包括執行灰化製程以同時清潔多個溝渠孔並去除犧牲層。
在一些實施例中，同時形成多個溝渠結構和頂部選擇性閘極切口結構包括在多個溝渠孔的側壁上形成功能層，並同時在溝槽的側壁上形成虛置功能層，然後形成覆蓋每個溝渠孔中的功能層的溝渠層，並同時形成覆蓋溝槽中的虛置功能層的虛置溝渠層，然後形成填充每個溝渠孔的介電填充結構，並同時形成填充溝槽的介電填充層，然後在介電填充層上在每個溝渠孔的頂部上形成溝渠插塞，並同時在溝槽中的介電填充層上形成虛置溝渠條狀覆蓋物（strip cover）。
在一些實施例中，該方法還包括在形成功能層之前，在基底的由多個溝渠孔暴露的表面上形成磊晶層。在一些實施例中，溝渠層與每個溝渠孔中的磊晶層接觸，每個溝渠結構包括磊晶層、功能層、溝渠層、介電填充結構和溝渠插塞，並且頂部選擇性閘極切口結構包括虛置功能層、虛置溝渠層、介電填充層和虛置溝渠條狀覆蓋物。
在一些實施例中，同時形成功能層和虛置功能層包括在多個溝渠孔的側壁上形成阻擋層，並同時在溝槽的側壁上形成虛置阻擋層，然後在每個溝渠孔中的阻擋層的表面上形成儲存層，並同時在溝槽中的虛置阻擋層的表面上形成虛置儲存層，以及然後在每個溝渠孔中的儲存層的表面上形成穿隧層，並同時在溝槽中的虛置儲存層的表面上形成虛置穿隧層。
在一些實施例中，該方法還包括形成穿透交替的介電疊層的一對縫隙，所述一對縫隙沿橫向平行延伸。在一些實施例中，在所述一對縫隙之間形成N行溝渠結構，其中，每行溝渠結構與相鄰行的溝渠結構交錯排列，並且N是偶數，並且頂部選擇性閘極切口結構形成在第N/2行溝渠結構和第N/2+1行溝渠結構之間。
在一些實施例中，該方法還包括用導電層替換交替介電中的第二介電層。
本發明的另一方面提供了一種三維（3D）儲存裝置，包括基底上的交替疊層，穿透交替疊層的多個溝渠孔，每個溝渠孔中的溝渠結構以及頂部選擇性閘極切口結構，所述頂部選擇性閘極切口結構具有層疊結構，並位於兩行溝渠結構之間。
在一些實施例中，交替疊層包括在垂直方向上堆疊的至少32個導電層/介電層對，其中，每個導電層/介電層對包括介電層和導電層。
在一些實施例中，頂部選擇性閘極切口結構延伸到交替疊層的三個頂部導電層/介電層對中。
在一些實施例中，溝渠結構包括：溝渠孔的底部上的磊晶層，溝渠孔的側壁上的功能層，溝渠層，所述溝渠層覆蓋功能層的側壁並與磊晶層接觸，介電填充結構，所述介電填充結構覆蓋溝渠層的側壁並填充溝渠孔，以及溝渠孔的頂部上的溝渠插塞。
在一些實施例中，頂部選擇性閘極切口結構包括虛置功能層，所述虛置功能層覆蓋溝槽的側壁和底部，虛置溝渠層，所述虛置溝渠層覆蓋虛置功能層，介電填充層和溝槽頂部上的虛置溝渠條狀覆蓋物。
在一些實施例中，功能層和虛置功能層具有相同的材料並且以相同的製程形成，溝渠層和虛置溝渠層具有相同的材料並且以相同的製程形成，介電填充結構和介電填充層具有相同的材料並且以相同的製程形成，並且溝渠插塞和虛置溝渠條狀覆蓋物具有相同的材料並且以相同的製程形成。
在一些實施例中，功能層包括第一溝渠孔的側壁上的阻擋層，被配置為阻擋電荷的流出，第一阻擋層的表面上的儲存層，被配置為在3D儲存裝置的操作期間儲存電荷，以及第一儲存層的表面上的穿隧層，其被配置為使電荷穿隧。
在一些實施例中，該設備還包括穿透交替疊層的一對縫隙，所述一對縫隙沿橫向平行延伸。在一些實施例中，N行溝渠結構位於所述一對縫隙之間，每行溝渠結構與相鄰行的溝渠結構交錯排列，並且N是偶數，並且頂部選擇性閘極切口結構位於第N/2行溝渠結構和第N/2+1行溝渠結構之間。
本領域技術人員根據本發明的說明書、申請專利範圍和附圖可以理解本發明的其他方面。
儘管討論了具體的配置和佈置，但應該理解，這僅僅是為了說明的目的而進行的。相關領域的技術人員將認識到，在不脫離本發明的精神和範圍的情況下，可以使用其他配置和佈置。對於相關領域的技術人員顯而易見的是，本發明還可以用於各種其他應用中。
應當注意到，在說明書中對“一個實施例”、“實施例”、“示例性實施例”、“一些實施例”等的引用指示所描述的實施例可以包括特定的特徵、結構或特性，但是每個實施例可能不一定包括該特定的特徵、結構或特性。而且，這樣的短語不一定指代相同的實施例。此外，當結合實施例描述特定特徵、結構或特性時，無論是否明確描述，結合其他實施例來實現這樣的特徵、結構或特性也在相關領域的技術人員的知識範圍內。
通常，可以至少部分地通過上下文中的用法來理解術語。例如，至少部分取決於上下文，本文所使用的術語“一個或多個”可用於以單數意義描述任何特徵、結構或特性，或可用於以複數意義描述特徵、結構或特徵的組合。類似地，至少部分取決於上下文，諸如“一種”、“一”或“所述”等術語同樣可以被理解為表達單數用法或表達複數用法。
應當容易理解的是，本公開內容中的“在……上”、“在……之上”和“在……上方”的含義應以最寬泛的方式來解釋，使得“在……上”不僅意味著“直接在某物上”，而且還包括其間具有中間特徵或層的“在某物上”的含義，並且“在……之上”或“在……上方”不僅意味著“在某物之上”或“在某物上方”的含義，而且還可以包括其間沒有中間特徵或層的“在某物之上”或“在某物上方”的含義（即，直接在某物上）。
此外，為了便於描述，可以在本文使用諸如“在……之下”、“在……下方”、“下”、“在……之上”、“上”等空間相對術語來描述如圖所示的一個元件或特徵與另一個（或多個）元件或特徵的關係。除了附圖中所示的取向之外，空間相對術語旨在涵蓋設備在使用或操作中的不同取向。該裝置可以以其他方式定向（旋轉90度或在其他取向）並且同樣可以相應地解釋本文使用的空間相關描述詞。
如本文所使用的，術語“基底”是指在其上添加後續材料層的材料。基底本身可以被圖案化。添加在基底頂部上的材料可以被圖案化或可以保持未圖案化。此外，基底可以包括各種各樣的半導體材料，例如矽、鍺、砷化鎵、磷化銦等。可替換地，基底可以由非導電材料製成，例如玻璃、塑膠或藍寶石晶圓。
如本文所使用的，術語“層”是指包括具有厚度的區域的材料部分。層可以在整個下層或上層結構上方延伸，或者可以具有小於下層或上層結構範圍的範圍。此外，層可以是厚度小於連續結構的厚度的均勻或不均勻連續結構的區域。例如，層可以位於連續結構的頂表面和底表面之間或在該頂表面和底表面處的任何一對橫向平面之間。層可以橫向、垂直和/或沿著錐形表面延伸。基底可以是層，其中可以包括一層或多層，和/或可以在其上、上方和/或其下具有一層或多層。一層可以包括多個層。例如，一互連層可以包括一個或多個導體和觸點層（其中形成有觸點、互連線和/或過孔）以及一個或多個介電層。
如本文所使用的，術語“名義上名義上地”是指在產品或製程的設計階段期間設定的部件或​​製程操作的特性或參數的期望值或目標值，以及高於和/或低於期望值的值的範圍。值的範圍可以是由於製造技術或公差的輕微變化而引起。如本文所使用的，術語“約”表示可以基於與主題半導體設備相關聯的特定技術節點而變化的給定量的值。基於特定的技術節點，術語“約”可以表示給定量的值，該給定量例如在該值的10-30％內變化（例如，值的±10％、±20％或±30％）。
如本文所使用的，術語“3D儲存裝置”是指在橫向取向的基底上具有垂直取向的儲存單元電晶體串（即，本文中作為“記憶體串”的區域，例如NAND串）的半導體設備，使得記憶體串相對於基底在垂直方向上延伸。如本文所使用的，術語“垂直/垂直地”表示名義上地垂直於基底的橫向表面。
根據本發明的各種實施例提供了一種用於形成具有用於記憶體陣列（在本文中也稱為“陣列設備”）的頂部選擇性閘極切口結構的3D儲存裝置的方法。
參考圖1（A），以頂視圖繪示出了3D儲存裝置的示意圖。如圖所示，在一些現有的3D NAND儲存裝置中，多個縫隙30可以沿橫向平行延伸，以將記憶體陣列分成多個記憶體指狀物。每個記憶體指狀物可以包括在兩個相鄰縫隙30之間以交錯方式排列的九行溝渠結構50。頂部選擇性閘極（TSG）切口10位於記憶體指狀物的中間，以將記憶體指狀物分成兩個相等的部分。由於尺寸限制，頂部選擇性閘極切口10佔據九行溝渠結構50的第五行的位置。
參考圖1（B），以頂視圖繪示出了根據本發明的一些實施例的3D儲存裝置的示意圖。在一些實施例中，可以在相鄰縫隙30之間以交錯方式排列偶數N（例如，8）行溝渠結構50。TSG切口結構90可以位於第N/2行溝渠結構50（例如，第四行）和第N/2+1行（例如，第五行）溝渠結構50之間，使得相鄰縫隙30之間的總溝渠結構50被分成兩個相等的組。
TSG切口結構90可以在X方向上橫向延伸。如圖1（B）所示，在一些實施例中，TSG切口結構90可以具有條形。在一些其他實施例中，TSG切口結構90可以具有波浪形狀（未示出）。在一些實施例中，頂部選擇性閘極切口90的寬度可以在約10nm至約110nm的範圍內，其在橫向上小於每個溝渠結構50的直徑。這樣，在不佔據一行溝渠結構50的位置的情況下，TSG切口可以佈置在相鄰的溝渠結構50之間。例如，在圖1（A）所示的3D儲存裝置的記憶體指狀物中佈置九行溝渠結構50可以改變為在圖1（B）所示的3D儲存裝置的記憶體指狀物中佈置八行溝渠結構50。
通過減少每個記憶體指狀物中的溝渠結構50的數量，可以在形成溝渠結構50期間減小溝渠孔圖案密度。因此，每個記憶體指狀物的面積可以減小約5％-10％。因此，可以在不降低儲存容量的情況下降低晶圓的尺寸要求，從而實現3D NAND儲存裝置的尺寸減小以及成本降低。此外，通過降低蝕刻去除速率（removal over etch rate），每個記憶體指狀物的減小面積可以有利於在字元線形成期間的閘極替換製程，並使得製程迴圈時間減少。
參考圖2，繪示出了根據本發明的一些實施例的用於形成3D儲存裝置的示例性方法的流程圖。圖3-15示出了在圖2所示方法的某些製造階段的示例性3D儲存裝置的截面圖。
如圖2所示，該方法可以在操作S110開始，在操作S110，可以在基底上形成交替的介電疊層和溝渠連接層。
如圖3所示，在一些實施例中，基底100可以是具有任何合適結構的任何合適的半導體基底，例如單晶單層基底、多晶矽（多晶矽）單層基底、多晶矽和金屬多層基底等。
包括多個介電層對的交替的介電疊層200可以形成在基底100上。例如，交替的介電疊層200可以包括第一介電層202（例如，氧化矽）和與第一介電層不同的第二介電層204（例如，氮化矽）的交替疊層。多個第一介電層202和第二介電層204在與基底100的表面平行的橫向上延伸。在一些實施例中，存在比交替的介電疊層200中由不同材料和以不同厚度製成的介電層對更多的層。可以通過一種或多種薄膜沉積製程形成交替的介電疊層200，薄膜沉積製程包括但不限於化學氣相沉積（CVD）、物理氣相沉積（PVD）、原子層沉積（ALD）或其任何組合。
在一些實施例中，交替的介電疊層200可以包括多個氧化矽/氮化矽層對。每個介電層對包括氧化矽層202和氮化矽層204。多個氧化物/氮化物層對在本文中也稱為“交替的氧化物/氮化物疊層”。即，在交替的介電疊層200中，多個氧化物層202（在具有實心灰色的區域中示出）和多個氮化物層204（在具有網格的區域中示出）在垂直方向上交替。即，除了給定的交替氧化物/氮化物疊層的頂層和底層之外，每個其他氧化物層202可以被兩個相鄰的氮化物層204夾在中間，並且每個氮化物層204可以被兩個相鄰的氧化物層202夾在中間。
氧化物層可以都具有相同的厚度或具有不同的厚度。例如，每個氧化物層的厚度可以在10nm至100nm的範圍內，較佳地約為25nm。類似地，氮化物層可以均具有相同的厚度或具有不同的厚度。例如，每個氮化物層的厚度可以在10nm至100nm的範圍內，較佳地約為35nm。
應當注意，在本發明中，氧化物層202和/或氮化物層204可以包括任何合適的氧化物材料和/或氮化物材料。例如，氧化物材料可以包括矽化物，並且氮化物材料的元素可以包括但不限於鎢（W）、鈷（Co）、銅（Cu）、鋁（Al）、摻雜的矽、矽化物或其任何組合。在一些實施例中，氧化物層可以是氧化矽層，而氮化物層可以是氮化矽層。
交替的介電疊層200可以包括任何合適層數的氧化物層202和氮化物層204。在一些實施例中，交替的介電疊層200中的氧化物層202和氮化物層204的總層數等於或大於64。即，氧化物/氮化物層對的數量可以等於或大於32。與氧化物/氮化物層對相比，在一些實施例中，交替的氧化物/氮化物疊層200包括具有不同的材料和/或厚度的更多的氧化物層或更多的氮化物層。
可以在交替的介電疊層200上形成溝渠連接層300。在一些實施例中，溝渠連接層300可以包括第一絶絶緣層301、第二絶緣層303和第三絶緣層305。第一絶緣層301、第二絶緣層303和第三絶緣層305可以由任何合適的絶緣材料和/或介電材料製成。在一些實施例中，第一絶緣層301的材料和第三絶緣層305的材料可以包括氧化矽，而第二絶緣層303的材料可以包括氮化矽。
在一些實施例中，可以通過使用一個或多個沉積製程來形成交替的介電疊層200和/或溝渠連接層300。應當注意，本發明中使用的術語“沉積製程”可以指代任何合適的沉積製程，包括但不限於化學氣相沉積（CVD）製程、物理氣相沉積（PVD）製程、原子層沉積（ALD）製程和/或其任何合適的組合。
返回參考圖2，在下一操作S120中，可以在交替的介電疊層的上部中形成沿著橫向延伸的臨時頂部選擇性閘極（TSG）切口。
在一些實施例中，用於形成臨時TSG切口的製造製程可以包括形成溝槽，該溝槽穿透溝渠連接層，延伸到交替的介電疊層的上部中，並沿橫向延伸。如圖4所示，溝槽400可以完全穿透溝渠連接層300並且可以延伸到交替的介電疊層200的上部中。在一些實施例中，溝槽400可以延伸穿透交替的介電疊層200的頂部三個氧化物/氮化物層對。注意，溝槽400沿著垂直於圖4所示的截面的橫向延伸。在一些實施例中，可以通過蝕刻溝渠連接層300和交替的介電疊層200的上部來形成溝槽400。形成溝槽400的蝕刻製程可以是乾式蝕刻、濕式蝕刻或其組合。
在一些實施例中，用於形成臨時TSG切口的製造製程還可以包括在溝槽中形成犧牲層。如圖5所示，可以通過借助沉積填充材料填充溝槽400來形成犧牲層450。在一些實施例中，填充材料可以是耐高溫材料，其在高溫（例如在約200℃至約400℃之間的溫度）下物理和化學穩定。在一些實施例中，填充材料可以是與任何合適的溶劑混合的碳質無機物質。例如，填充材料可以是自旋碳（SOC）。在一些實施例中，填充材料可以通過清潔製程容易地去除，例如灰化製程和/或剝離製程。應當注意，在一些實施例中，在用於在溝槽400中形成犧牲層450的沉積製程期間，也可以將填充材料塗覆在溝渠連接層300的頂表面上。
返回參考圖2，在下一操作S130中，可以在臨時TSG切口的兩側上形成穿透交替的介電疊層和溝渠連接層的多個溝渠孔。
在一些實施例中，用於形成多個溝渠孔500的製造製程可以包括在溝渠連接層300上形成硬遮罩層520，以及在硬遮罩層上塗覆光阻540，如圖6所示。在一些實施例中，用於形成多個溝渠孔500的製造製程還可以包括蝕刻溝渠連接層300和交替的介電疊層200，以形成位於犧牲層450的兩側上的多個溝渠孔500。如圖7所示，每個溝渠孔500可以完全穿透溝渠連接層300和交替的介電疊層200，並且可以延伸到基底100中。形成多個溝渠孔500的蝕刻製程可以是乾式蝕刻、濕式濕式蝕刻或它們的組合。在蝕刻製程之後，可以去除光阻540和硬遮罩層520。
在一些實施例中，多個溝渠孔500可以以交錯陣列形式形成和排列。例如，如圖1（B）中的頂視圖所示，每行溝渠孔500可以與其相鄰行的溝渠孔500交錯。此外，在一些實施例中，每個儲存指狀物中可以存在八行溝渠孔500。即，如圖1（B）所示，可以在兩個相鄰縫隙30之間形成八行溝渠孔500。在犧牲層450（其對應於圖1（B）中的TSG切口10）的每一側上形成四行溝渠孔500。
返回參考圖2，在下一操作S140中，可以執行清潔製程以同時清潔多個溝渠孔並去除臨時頂部選擇性閘極切口。
在一些實施例中，清潔製程可​​包括灰化製程，例如電漿灰化製程。例如，電漿源可用於產生反應性物質，例如氧或氟。反應性物質可以與留在溝渠孔500中的光阻結合以形成灰分，灰分可以用真空泵去除。具體地，在一些實施例中，可以通過將低壓氧氣暴露於使氧氣電離的高功率無線電波來產生單原子氧電漿。氧和光阻之間的反應的殘留物可以在電漿灰化器中產生灰分。灰化製程的副產物（例如，揮發性碳氧化物、水蒸氣）可以用電漿灰化器內的真空泵抽走。
在一些實施例中，灰化製程可以包括高溫灰化和/或濕式脫模。灰化製程的溫度可以高於200˚C。注意，犧牲層450的填充材料也可以在灰化製程中與反應性物質結合。這樣，可以通過灰化製程從溝槽400去除犧牲層450，如圖8所示。
返回參考圖2，在下一操作S150中，可以在每個溝渠孔中形成溝渠結構，同時可以在溝槽中形成TSG切口結構。
在一些實施例中，可以在每個溝渠孔500中形成溝渠結構50。如圖13所示，溝渠結構50可以包括溝渠孔500的底部上的磊晶層620、溝渠孔500的側壁上的功能層700、溝渠孔500中的介電填充結構800、功能層700與介電填充結構800之間的溝渠層640、以及溝渠孔500的頂部上的溝渠插塞660。功能層700可以包括阻擋層720、儲存層740和穿隧層760。如圖1（B）所示，功能層700可以具有多層環結構。
在一些實施例中，TSG切口結構90可以形成在溝槽400中，如圖15所示。與溝渠結構50相比，TSG切口結構90不包括溝槽400底部上的磊晶層。TSG切口結構90包括分別在溝槽400的兩個側壁上的兩個虛置功能層700'、各自分別位於兩個虛置功能層700'中的一個上的兩個虛置溝渠層640'、夾在兩個虛置溝渠層640'之間的介電填充層800'、以及位於溝槽400的頂部上的虛置溝渠條狀覆蓋物660'。虛置功能層700'可以包括虛置阻擋層720'、虛置儲存層740'和虛置穿隧層760'。如圖1（B）所示，TSG切口結構90可以在X方向上橫向延伸。此外，如圖15所示，溝槽400中的TSG切口結構90可以在Z方向上具有比溝渠孔500中的溝渠結構50短得多的高度。
在一些實施例中，溝渠結構50和TSG切口結構90可以同時形成。具體地，溝渠結構50中的功能層700和TSG切口結構90的虛置功能層700'同時形成。即，在第一沉積製程中同時形成阻擋層720和虛置阻擋層720'，在第二沉積製程中同時形成儲存層740和虛置儲存層740'，以及在第三沉積製程中同時形成穿隧層760和虛置穿隧層760'。此外，每個溝渠孔500中的溝渠層640和溝槽400中的虛置溝渠層640'同時形成，每個溝渠孔500中的介電填充結構800和溝槽400中的介電填充層800'同時形成，並且，每個溝渠孔500的頂部上的溝渠插塞660和溝槽400的頂部上的虛置溝渠條狀覆蓋物660'同時形成。
在一些實施例中，在下面結合圖9-14詳細說明用於同時形成溝渠結構50和TSG切口結構90的製造製程。
如圖9所示，磊晶層600可以形成在每個溝渠孔500的底部上和由溝渠孔500暴露的基底100上。在一些實施例中，磊晶層600可以是通過選擇性磊晶生長（SEG）製程形成的多晶矽（多晶矽）層。在一些實施例中，磊晶層600可以不直接形成在基底100的表面上。可以在磊晶層600和基底100之間形成一個或多個層。即，磊晶層600覆蓋在基底100上方。應當注意，由於溝槽400不暴露基底100的表面，因此磊晶層600沒有形成在溝槽400的底部中。
如圖10所示，可以形成功能層700，其覆蓋每個溝渠孔500的側壁、每個溝渠孔500中的磊晶層600的頂表面、以及溝槽400的側壁和底表面。在一些實施例中，功能層700可以包括阻擋層720、儲存層740和穿隧層760，並且可以形成在溝渠孔500的側壁上。在一些實施例中，阻擋層720、儲存層740和穿隧層760可以通過任何合適的薄膜沉積製程連續形成，例如化學氣相沉積（CVD）製程、物理氣相沉積（PVD）製程、原子層沉積（ALD）製程或其任何合適的組合。阻擋層720可以形成為覆蓋每個溝渠孔500的側壁、每個溝渠孔500中的磊晶層600的頂表面、以及溝槽400的側壁和底部。儲存層740可以形成為覆蓋阻擋層720，並且穿隧層760可以形成為覆蓋儲存層740。
阻擋層720可以用於阻擋電荷的流出。在一些實施例中，阻擋層720可以是氧化矽層或氧化矽/氧氮化矽/氧化矽（SiO2 -SiON-SiO2 ）多層疊層的組合。在一些實施例中，阻擋層720包括高介電常數（高k）的介電材料（例如，氧化鋁）。在一個示例中，阻擋層7主要是在氮化矽沉積製程之後通過原位蒸汽生成（ISSG）氧化形成的氧化物層。在一些實施例中，阻擋層720的厚度可以小於20nm。
儲存層740可以用於儲存電荷。儲存層740中的電荷的儲存和/或去除可以影響半導體溝渠的通/斷狀態和/或電導性。儲存層740可以包括多晶矽（多晶矽）或氮化矽。儲存層740可以包括一個或多個材料膜，材料包括但不限於氮化矽、氮氧化矽、氧化矽和氮化矽的組合、或其任何組合。在一些實施例中，第一儲存層8可以包括通過使用一種或多種沉積製程形成的氮化物層。
穿隧層760可以用於使電荷（電子或電洞）穿隧。穿隧層760可以是介電材料，包括但不限於氧化矽、氮化矽、氮氧化矽或其任何組合。在一些實施例中，穿隧層760可以是通過使用沉積製程形成的氧化物層。在一些實施例中，穿隧層760的厚度可以小於20nm。
在一些實施例中，可以形成保護層820以覆蓋功能層700。保護層820可以保護功能層700在隨後的蝕刻製程中免受損壞。如圖10所示，保護層可以包括覆蓋功能層700的第一溝渠層840以及覆蓋第一溝渠層840的遮罩層860。在一些實施例中，第一溝渠層820可以包括非晶矽、多晶矽和/或單晶矽。第一溝渠層820可以通過使用薄膜沉積製程形成，例如ALD、CVD、PVD或任何其他合適的製程。在一些實施例中，第一溝渠層820的厚度可以在約5nm至約20nm的範圍內。
在一些實施例中，可以形成遮罩層860以覆蓋第一溝渠層840，從而保護第一溝渠層840在隨後的去除製程中免受損壞。在一些實施例中，遮罩層860可以是通過使用薄膜沉積製程（例如ALD、CVD、PVD或任何其他合適的製程）形成的氧化矽層。在一些實施例中，遮罩層860的厚度可以在約5nm至約20nm的範圍內。
如圖11所示，功能層700和保護層820的位於溝渠孔500和溝槽400外部的部分可以通過任何合適的技術去除，例如背面研磨和/或化學機械拋光（CMP）等。此外，可以去除功能層700和保護層820在每個溝渠孔500的底部上的部分，以形成暴露磊晶層600或延伸到磊晶層600中的凹部。在一些實施例中，功能層700和保護層820的部分可以通過任何合適的蝕刻製程去除，例如乾式蝕刻（例如，衝壓蝕刻）和/或濕式蝕刻。在一些實施例中，可以執行隨後的化學機械拋光（CMP）製程以平坦化溝渠連接層300的頂表面。
如圖11所示，每個溝渠孔500內的阻擋層720、儲存層740和穿隧層760的剩餘部分可以形成功能層700。如圖1（B）所示，每個溝渠孔500中的功能層700可以具有多層環結構。如圖11所示，溝槽400內部的阻擋層720'（虛置阻擋層720'）、儲存層740'（虛置儲存層740'）和穿隧層760'（虛置穿隧層760'）的剩餘部分可以形成兩個虛置功能層700'。如圖1（B）所示，虛置功能層700'可以在X方向上橫向延伸。注意，與每個溝渠孔500中的功能層700相比，溝槽400中的兩個虛置功能層700'不執行上述任何功能。
如圖12所示，可以完全或部分地去除保護層820。在一些實施例中，去除保護層820的製程可以包括研磨、乾式蝕刻、濕式蝕刻或化學機械拋光、或其組合。然後，可以形成覆蓋功能層700並接觸磊晶層600的第二溝渠層640。第二溝渠層640可以通過任何合適的薄膜沉積製程形成，包括但不限於化學氣相沉積（CVD）、物理氣相沉積（PVD）或原子層沉積（ALD）、或其組合。如圖12所示，第二溝渠層640也形成在溝槽400中以覆蓋虛置功能層700'。在一些實施例中，第二溝渠層640的厚度可以在約10nm至約30nm的範圍內。
如圖13所示，可以形成介電填充結構800以填充每個溝渠孔500，並且可以形成介電填充層800'以填充溝槽400。在一些實施例中，介電填充結構800和介電填充層800'可以通過使用至少兩個沉積製程同時形成。例如，可以執行第一原子層沉積（ALD）製程和隨後的第一回蝕刻製程以形成介電填充結構800和介電填充層800'的下部。可以執行第二ALD製程和隨後的第二回蝕刻製程以形成介電填充結構800和介電填充層800'的上部。在一些實施例中，介電填充結構800和介電填充層800'的下部可以包括一個或多個氣隙。介電填充結構800和介電填充層800'的上部的頂表面可以低於溝渠連接層300的頂表面。介電填充結構800和介電填充層800'的材料可以包括任何合適的介電材料，例如氧化矽。
在一些實施例中，可以通過第二回蝕刻製程（也稱為凹陷蝕刻製程）去除介電填充結構800和介電填充層800'的靠近溝渠孔500和溝槽400的開口的部分。回蝕刻製程可以包括但不限於濕式蝕刻、乾式蝕刻或其組合。這樣，可以在每個溝渠孔500中並且在介電填充結構800的剩餘部分上方形成圓形凹部。可以在溝槽400中並且在介電填充層800'的剩餘部分上方形成凹槽。可以執行隨後的稀釋氫氟酸（HF）清潔製程以清潔圓形凹部和凹槽。
仍然如圖13所示，可以形成頂部溝渠結構680以填充溝渠孔500中的圓形凹部和溝槽400的凹槽，並且覆蓋溝渠連接層300的頂表面。頂部溝渠結構680可以是通過使用薄膜沉積製程形成的非晶矽層或多晶矽層，薄膜沉積製程例如是低壓化學氣相沉積（LPCVD）製程；電漿增強化學氣相沉積（PECVD）製程、原子層沉積（ALD）製程或任何其他合適的製程。頂部溝渠結構680與第二溝渠層640接觸。
如圖14所示，頂部溝渠結構680的頂表面可以通過任何合適的技術平坦化，例如背面研磨和/或化學機械拋光（CMP）。這樣，可以去除頂部溝渠結構680在溝渠孔500和溝槽400外的上部。頂部溝渠結構680在每個溝渠孔500內的剩餘部分可以形成具有柱形狀的溝渠插塞660。頂部溝渠結構680在溝槽400內的剩餘部分可以形成具有長條形狀的虛置溝渠條狀覆蓋物660'。
因此，同時形成了多個溝渠結構50和TSG切口結構90。在沿如圖14所示的Y-Z平面的截面圖中，溝渠結構50和TSG切口結構90具有類似的結構。例如，每個溝渠結構50包括功能層700、溝渠層640、介電填充結構800和溝渠插塞660，而TSG切口結構90包括虛置功能層700'、虛置溝渠層640'、介電填充層800'和虛置溝渠條狀覆蓋物660'。然而，在3D視圖中，每個溝渠結構50具有多層環結構，而TSG切口結構90具有沿X方向延伸的層疊結構，該X方向垂直於如圖14所示的Y-Z平面。此外，在Z方向上，每個溝渠結構50垂直地穿透整個交替的介電疊層200，而TSG切口結構90僅延伸到交替的介電疊層200的頂部幾層中。
返回參考圖2，在下一操作S160中，交替的介電疊層可以變換為包括多個導電層/介電層對的交替疊層。在一些實施例中，可以執行閘極替換製程（也稱為“字元線替換”製程）以用閘極結構210替換交替的介電疊層200的第二介電層204（例如，氮化矽）。下面說明閘極替換製程的詳細過程。
如圖15所示，可以在交替的介電疊層200中形成多個縫隙900。在一些實施例中，每個縫隙900可以垂直地穿透交替的介電疊層200，並且在兩個溝渠結構陣列之間基本上以直線延伸。可以通過在交替的介電疊層200上方形成遮罩層並使用例如曝光顯影製程圖案化遮罩以形成與圖案化的遮罩層中的多個縫隙對應的開口來形成多個縫隙900。可以執行合適的蝕刻製程，例如乾式蝕刻和/或濕式蝕刻，以去除交替的介電疊層200由開口暴露的部分，直到多次暴露基底100。可以在形成多個縫隙之後去除遮罩層。
在形成多個縫隙900之後，可以去除交替的介電疊層200中的第二介電層204以形成多個橫向溝槽。多個橫向溝槽可以在橫向上延伸，並且可以用作空間，以便在後續製程中形成閘極結構。應當注意，本文使用的術語“橫向/橫向地”是指X-Y平面。交替的介電疊層200中的第二介電層204用作犧牲層，並且通過使用任何合適的蝕刻製程（例如，等向性乾式蝕刻或濕式蝕刻）來去除。與第一介電層202的材料相比，蝕刻製程對第二介電層204的材料的蝕刻選擇性可以足夠高，使得蝕刻製程可以對第一介電層202的影響最小。等向性乾式蝕刻和/或濕式蝕刻和隨後的清潔製程可​​以在各個方向上去除第二介電層204，以暴露每個第一介電層202的頂表面和底表面。這樣，於是可以在第一介電層202之間形成多個橫向溝槽。
可以在多個橫向溝槽中形成多個閘極結構210。在一些實施例中，每個閘極結構210可以具有包括一個或多個絶緣層208和導電層206的層疊結構。
在一些實施例中，可以在多個橫向溝槽中的每一個中形成一個或多個絶緣層208。絶緣層208可以用作閘極介電層，用於使在後續製程中形成的相應字元線（即，閘極）與相鄰的第一介電層202隔離。在一些實施例中，可以形成一個或多個絶緣層208以用一種或多種合適的絶緣材料覆蓋如圖15所示的橫向溝槽的暴露表面。例如，可以利用一種或多種合適的沉積製程，例如CVD、PVD和/或ALD，將一種或多種絶緣材料（例如，高k值介電）沉積到橫向溝槽中。
在一些實施例中，導電層206可以形成在一個或多個絶緣層208之間的每個橫向溝槽中。可以通過用合適的閘極金屬材料填充橫向溝槽來形成導電層206。導電層206可以為隨後形成的字元線（即閘極）提供基礎材料。閘極金屬材料可以包括用於形成字元線（即閘極）的任何合適的導電材料，例如鎢、鋁、銅、鈷或其任何組合。可以使用諸如CVD、物理氣相沉積（PVD）、電漿增強CVD（PECVD）、濺射、金屬有機化學氣相沉積（MOCVD）和/或ALD等合適沉積方法將閘極材料沉積到橫向溝槽中。在一些實施例中，導電層206包括通過CVD形成的鎢。
在一些實施例中，可以執行任何合適的後續製程以進一步製造圖15中所示的結構。例如，間隔體層可以形成在多個縫隙900的側壁上，並且導電壁可以形成在多個縫隙900中的每一個中。
因此，公開了一種用於形成3D儲存裝置的方法。通過同時形成溝渠結構和頂部選擇性閘極（TSG）切口，可以改善內部和外部溝渠孔蝕刻負載，並且可以跳過傳統的TSG切口ALD填充製程。此外，在不佔據一行溝渠結構的位置的情況下，TSG切口可以佈置在每個記憶體指狀物中的相鄰溝渠結構之間。通過減少每個儲存指狀物中的溝渠結構的數量，可以在溝渠結構的形成期間減小溝渠孔圖案密度，從而將每個記憶體指狀物的面積減小約5％-10％。因此，可以在不降低儲存容量的情況下降低晶圓的尺寸要求，從而實現了3D NAND儲存裝置的尺寸減小以及成本降低。此外，通過降低蝕刻去除速率，每個記憶體指狀物的面積減小可以有利於在字元線形成期間的閘極替換製程，並使得製程迴圈時間減少。
本發明的一個方面提供了一種用於形成三維（3D）儲存裝置的方法。該方法可以包括：在基底上形成交替的介電疊層；在交替的介電疊層的上部中形成沿橫向延伸的臨時頂部選擇性閘極切口；形成穿透交替的介電疊層的多個溝渠孔；去除臨時頂部選擇性閘極切口；以及形成多個溝渠孔中的多個溝渠結構並同時形成頂部選擇性閘極切口結構。
在一些實施例中，形成交替的介電疊層包括：形成在垂直方向上堆疊的至少32個介電層對，其中，每個介電層對包括第一介電層和不同於第一介電層的第二介電層。
在一些實施例中，形成臨時頂部選擇性閘極切口包括：在交替的介電疊層的上部中形成沿橫向延伸的溝槽；以及在溝槽中形成犧牲層。
在一些實施例中，形成溝槽包括：蝕刻交替的介電疊層的頂部三個介電層對以形成溝槽。
在一些實施例中，形成犧牲層包括：將填充材料設置到溝槽中以形成犧牲層；其中，填充材料在約200℃至約400℃的溫度範圍內是物理和化學穩定的。
在一些實施例中，設置填充材料包括沉積與溶劑混合的碳質無機物質。
在一些實施例中，去除臨時頂部選擇性閘極切口包括：執行灰化製程以同時清潔多個溝渠孔並去除犧牲層。
在一些實施例中，同時形成多個溝渠結構和頂部選擇性閘極切口結構包括：在多個溝渠孔的側壁上形成功能層，並同時在溝槽的側壁上形成虛置功能層；然後形成覆蓋每個溝渠孔中的功能層的溝渠層，並同時形成覆蓋溝槽中的虛置功能層的虛置溝渠層；然後形成填充每個溝渠孔的介電填充結構，並同時形成填充溝槽的介電填充層；以及然後在介電填充層上在每個溝渠孔的頂部上形成溝渠插塞，並同時在溝槽中的介電填充層上形成虛置溝渠條狀覆蓋物。
在一些實施例中，該方法還包括：在形成功能層之前，在基底的由多個溝渠孔暴露的表面上形成磊晶層。在一些實施例中，溝渠層與每個溝渠孔中的磊晶層接觸；每個溝渠結構包括磊晶層、功能層、溝渠層、介電填充結構和溝渠插塞；並且頂部選擇性閘極切口結構包括虛置功能層、虛置溝渠層、介電填充層和虛置溝渠條狀覆蓋物。
在一些實施例中，同時形成功能層和虛置功能層包括：在多個溝渠孔的側壁上形成阻擋層，並同時在溝槽的側壁上形成虛置阻擋層；然後在每個溝渠孔中的阻擋層的表面上形成儲存層，並同時在溝槽中的虛置阻擋層的表面上形成虛置儲存層；以及然後在每個溝渠孔中的儲存層的表面上形成穿隧層，並同時在溝槽中的虛置儲存層的表面上形成虛置穿隧層。
在一些實施例中，該方法還包括：形成穿透交替的介電疊層的一對縫隙，所述一對縫隙沿橫向平行延伸。在一些實施例中，在所述一對縫隙之間形成N行溝渠結構，其中，每行溝渠結構與相鄰行的溝渠結構交錯排列，並且N是偶數；並且頂部選擇性閘極切口結構形成在第N/2行溝渠結構和第N/2+1行溝渠結構之間。
在一些實施例中，該方法還包括：用導電層替換交替介電中的第二介電層。
本發明的另一方面提供了一種三維（3D）儲存裝置，包括：基底上的交替疊層；穿透交替疊層的多個溝渠孔；每個溝渠孔中的溝渠結構；以及頂部選擇性閘極切口結構，所述頂部選擇性閘極切口結構具有層疊結構，並位於兩行溝渠結構之間。
在一些實施例中，交替疊層包括：在垂直方向上堆疊的至少32個導電層/介電層對，其中，每個導電層/介電層對包括介電層和導電層。
在一些實施例中，頂部選擇性閘極切口結構延伸到交替疊層的三個頂部導電層/介電層對中。
在一些實施例中，溝渠結構包括：溝渠孔的底部的磊晶層；溝渠孔的側壁上的功能層；溝渠層，所述溝渠層覆蓋功能層的側壁並與磊晶層接觸；介電填充結構，所述介電填充結構覆蓋溝渠層的側壁並填充溝渠孔；以及溝渠孔的頂部上的溝渠插塞。
在一些實施例中，頂部選擇性閘極切口結構包括：虛置功能層，所述虛置功能層覆蓋溝槽的側壁和底部；虛置溝渠層，所述虛置溝渠層覆蓋虛置功能層；介電填充層和溝槽的頂部上的虛置溝渠條狀覆蓋物。
在一些實施例中，功能層和虛置功能層具有相同的材料並且以相同的製程形成；溝渠層和虛置溝渠層具有相同的材料並且以相同的製程形成；介電填充結構和介電填充層具有相同的材料並且以相同的製程形成；並且溝渠插塞和虛置溝渠條狀覆蓋物具有相同的材料並且以相同的製程形成。
在一些實施例中，功能層包括：第一溝渠孔的側壁上的阻擋層，被配置為阻擋電荷的流出；第一阻擋層的表面上的儲存層，被配置為在3D儲存裝置的操作期間儲存電荷；以及第一儲存層的表面上的穿隧層，被配置為使電荷穿隧。
在一些實施例中，該設備還包括：穿透交替疊層的一對縫隙，所述一對縫隙沿橫向平行延伸。在一些實施例中，N行溝渠結構位於所述一對縫隙之間，每行溝渠結構與相鄰行的溝渠結構交錯排列，並且N是偶數；並且頂部選擇性閘極切口結構位於第N/2行溝渠結構和第N/2+1行溝渠結構之間。
以上對具體實施例的描述將充分揭示本發明的總體性質，以使得其他人可以通過應用本領域技術內的知識而針對各種應用容易地修改和/或改變這些具體實施例，而無需進行過度實驗，且不脫離本發明的總體構思。因此，基於本文給出的教導和指導，這樣的改變和修改旨在處於所公開的實施例的等同變換的含義和範圍內。應該理解的是，本文中的措辭或術語是出於描述的目的而非限制的目的，使得本說明書的術語或措辭將由本領域技術人員根據教導和指導來解釋。
上面已經借助於功能構件塊描述了本發明的實施例，該功能構件塊示出了特定功能及其關係的實施方式。為了描述的方便，本文任意定義了這些功能構件塊的邊界。只要適當地執行了特定功能及其關係，就可以定義可替換的邊界。
發明內容和摘要部分可以闡述由（一個或多個）發明人設想的本發明的一個或多個但不是全部的示例性實施例，並且因此不旨在以任何方式限制本發明和所附申請專利範圍第。
本發明的廣度和範圍不應受任何上述示例性實施例的限制，而應僅根據下面的申請專利範圍第及其等同變換來限定。   以上所述僅為本發明之較佳實施例，凡依本發明申請專利範圍所做之均等變化與修飾，皆應屬本發明之涵蓋範圍。
7:阻擋層8:第一儲存層10:切口30:縫隙50:溝渠結構90:TSG切口結構100:基底200:介電疊層202:第一介電層204:第二介電層206:導電層208:絶緣層210:閘極結構300:溝渠連接層301:第一絶絶緣層303:第二絶緣層305:第三絶緣層400:溝槽450:犧牲層500:溝渠孔520:硬遮罩層540:光阻600:磊晶層620:磊晶層640:溝渠層640':虛置溝渠層660:溝渠插塞660':虛置溝渠條狀覆蓋物680:頂部溝渠結構700:功能層700':虛置功能層720:阻擋層720':虛置阻擋層740:儲存層740':虛置儲存層760:穿隧層760':虛置穿隧層800:介電填充結構800':介電填充層820:保護層840:第一溝渠層860:遮罩層900:縫隙S110:操作S120:操作S130:操作S140:操作S150:操作S160:操作
併入本文並形成說明書的一部分的附圖示出了本發明的實施例，並且附圖與說明書一起進一步用於解釋本發明的原理並且使得相關領域技術人員能夠作出和使用本發明。 圖1（A）繪示出了示例性3D儲存裝置的頂視圖； 圖1（B）繪示出了根據本發明的一些實施例的示例性3D儲存裝置的頂視圖； 圖2繪示出了根據本發明的一些實施例的用於形成3D儲存裝置的示例性方法的流程圖；以及 圖3-15繪示出了在圖2所示方法的某些製造階段的示例性3D儲存裝置的截面圖。 將參考附圖來說明本發明的實施例。
202:第一介電層
206:導電層
208:絶緣層
210:閘極結構
900:縫隙

Claims (20)

  1. 一種用於形成三維（3D）儲存裝置的方法，包含： 在一基底上形成一交替的介電疊層； 在該交替的介電疊層的上部中形成沿橫向延伸的一臨時頂部選擇性閘極切口； 形成穿透該交替的介電疊層的多個溝渠孔； 去除該臨時頂部選擇性閘極切口；以及 形成該多個溝渠孔中的多個溝渠結構並同時形成一頂部選擇性閘極切口結構。
  2. 根據申請專利範圍第1項所述的方法，其中，形成該交替的介電疊層包含： 形成在垂直方向上堆疊的至少32個介電層對，其中，各該介電層對包含一第一介電層和不同於該第一介電層的一第二介電層。
  3. 根據申請專利範圍第1項所述的方法，其中，形成該臨時頂部選擇性閘極切口包含： 在該交替的介電疊層的上部中形成沿橫向延伸的一溝槽；以及 在該溝槽中形成一犧牲層。
  4. 根據申請專利範圍第3項所述的方法，其中，形成該溝槽包含： 蝕刻該交替的介電疊層的頂部三個介電層對以形成該溝槽。
  5. 根據申請專利範圍第3項所述的方法，其中，形成該犧牲層包含： 將一填充材料設置到該溝槽中以形成該犧牲層； 其中，該填充材料在約200℃至約400℃的溫度範圍內是物理和化學穩定的。
  6. 根據申請專利範圍第5項所述的方法，其中，設置該填充材料包含沉積與溶劑混合的碳質無機物質。
  7. 根據申請專利範圍第3項所述的方法，其中，去除該臨時頂部選擇性閘極切口包括： 執行灰化製程以同時清潔該等溝渠孔並去除該犧牲層。
  8. 根據申請專利範圍第3項所述的方法，其中，同時形成該等溝渠結構和該頂部選擇性閘極切口結構包含： 在該等溝渠孔的側壁上形成一功能層，並同時在該溝槽的側壁上形成一虛置功能層； 然後形成覆蓋各該溝渠孔中的該功能層的一溝渠層，並同時形成覆蓋該溝槽中的該虛置功能層的一虛置溝渠層； 然後形成填充各該溝渠孔的一介電填充結構，並同時形成填充該溝槽的一介電填充層；以及 然後在該介電填充層上在各該溝渠孔的頂部上形成一溝渠插塞，並同時在該溝槽中的該介電填充層上形成一虛置溝渠條狀覆蓋物。
  9. 根據申請專利範圍第8項所述的方法，還包含： 在形成該功能層之前，在該基底的由該等溝渠孔暴露的表面上形成一磊晶層； 其中： 該溝渠層與各該溝渠孔中的該磊晶層接觸； 各該溝渠結構包含該磊晶層、該功能層、該溝渠層、該介電填充結構和該溝渠插塞；以及 該頂部選擇性閘極切口結構包含該虛置功能層、該虛置溝渠層、該介電填充層和該虛置溝渠條狀覆蓋物。
  10. 根據申請專利範圍第8項所述的方法，其中，同時形成該功能層和該虛置功能層包含： 在該等溝渠孔的側壁上形成一阻擋層，並同時在該溝槽的側壁上形成一虛置阻擋層； 然後在各該溝渠孔中的該阻擋層的表面上形成一儲存層，並同時在該溝槽中的該虛置阻擋層的表面上形成一虛置儲存層；以及 然後在各該溝渠孔中的該儲存層的表面上形成一穿隧層，並同時在該溝槽中的該虛置儲存層的表面上形成一虛置穿隧層。
  11. 根據申請專利範圍第1項所述的方法，還包含： 形成穿透該交替的介電疊層的一對縫隙，該對縫隙沿橫向平行延伸； 其中，在該對縫隙之間形成N行溝渠結構，其中，每行的該溝渠結構與相鄰行的該溝渠結構交錯排列，並且N是偶數；並且 其中，該頂部選擇性閘極切口結構形成在第N/2行的該溝渠結構和第N/2+1行的該溝渠結構之間。
  12. 根據申請專利範圍第1項所述的方法，還包含： 用一導電層替換該交替的介電疊層中的一第二介電層。
  13. 一種三維（3D）儲存裝置，包含： 一基底上的交替疊層； 穿透該交替疊層的多個溝渠孔； 各該溝渠孔中的一溝渠結構；以及 一頂部選擇性閘極切口結構，該頂部選擇性閘極切口結構具有一層疊結構，並位於兩行該溝渠結構之間。
  14. 根據申請專利範圍第13項所述的設備，其中，該交替疊層包含： 在垂直方向上堆疊的至少32個導電層/介電層對，其中，各該導電層/介電層對包含一介電層和一導電層。
  15. 根據申請專利範圍第13項所述的設備，其中： 該頂部選擇性閘極切口結構延伸到該交替疊層的三個頂部該導電層/介電層對中。
  16. 根據申請專利範圍第13項所述的設備，其中，該溝渠結構包含： 該溝渠孔的底部上的一磊晶層； 該溝渠孔的側壁上的一功能層； 一溝渠層，該溝渠層覆蓋該功能層的側壁並與該磊晶層接觸； 一介電填充結構，該介電填充結構覆蓋該溝渠層的側壁並填充該溝渠孔；以及 該溝渠孔的頂部上的一溝渠插塞。
  17. 根據申請專利範圍第16項所述的設備，其中，該頂部選擇性閘極切口結構包含： 一虛置功能層，該虛置功能層覆蓋該溝槽的側壁和底部； 一虛置溝渠層，該虛置溝渠層覆蓋該虛置功能層； 一介電填充層；以及 該溝槽的頂部上的一虛置溝渠條狀覆蓋物。
  18. 根據申請專利範圍第17項所述的設備，其中： 該功能層和該虛置功能層具有相同的材料並且以相同的製程形成； 該溝渠層和該虛置溝渠層具有相同的材料並且以相同的製程形成； 該介電填充結構和該介電填充層具有相同的材料並且以相同的製程形成；以及 該溝渠插塞和該虛置溝渠條狀覆蓋物具有相同的材料並且以相同的製程形成。
  19. 根據申請專利範圍第16項所述的設備，其中，該功能層包含： 一第一溝渠孔的側壁上的一阻擋層，被配置為阻擋電荷的流出； 一第一阻擋層的表面上的一儲存層，被配置為在3D儲存裝置的操作期間儲存電荷；以及 一第一儲存層的表面上的一穿隧層，被配置為使電荷穿隧。
  20. 根據申請專利範圍第13項所述的設備，另包含： 穿透該交替疊層的一對縫隙，該對縫隙沿橫向平行延伸； 其中，N行溝渠結構位於該對縫隙之間，各行的該溝渠結構與相鄰行的該溝渠結構交錯排列，並且N是偶數；並且 其中，該頂部選擇性閘極切口結構位於第N/2行的該溝渠結構和第N/2+1行的該溝渠結構之間。
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Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
TWI808617B (zh) * 2021-09-02 2023-07-11 日商鎧俠股份有限公司 半導體記憶裝置及其製造方法

Families Citing this family (23)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
EP3830871B1 (en) 2018-10-24 2024-05-29 Yangtze Memory Technologies Co., Ltd. Three-dimensional memory devices and fabricating methods thereof
KR20200131050A (ko) * 2019-05-13 2020-11-23 에스케이하이닉스 주식회사 반도체 장치 및 그 제조 방법
CN110391251B (zh) * 2019-06-26 2020-09-11 长江存储科技有限责任公司 三维存储器的形成方法
WO2021035603A1 (en) 2019-08-29 2021-03-04 Yangtze Memory Technologies Co., Ltd. Three-dimensional memory and fabrication method thereof
CN111052381B (zh) 2019-11-28 2021-02-26 长江存储科技有限责任公司 三维存储器件及其制作方法
US11189600B2 (en) * 2019-12-11 2021-11-30 Samsung Electronics Co., Ltd. Method of forming sacrificial self-aligned features for assisting die-to-die and die-to-wafer direct bonding
CN111146209A (zh) * 2019-12-25 2020-05-12 长江存储科技有限责任公司 3d存储器件及其制造方法
JP7317995B2 (ja) * 2020-04-24 2023-07-31 長江存儲科技有限責任公司 ドレイン選択ゲートカット構造を備えた三次元メモリデバイスおよびこれを形成するための方法
US11532640B2 (en) 2020-05-29 2022-12-20 Taiwan Semiconductor Manufacturing Co., Ltd. Method for manufacturing a three-dimensional memory
US11404091B2 (en) 2020-06-19 2022-08-02 Taiwan Semiconductor Manufacturing Co., Ltd. Memory array word line routing
CN111755454B (zh) * 2020-07-03 2021-07-06 长江存储科技有限责任公司 三维存储器及三维存储器制作方法
US11355516B2 (en) 2020-07-16 2022-06-07 Taiwan Semiconductor Manufacturing Co., Ltd. Three-dimensional memory device and method
US11647634B2 (en) * 2020-07-16 2023-05-09 Taiwan Semiconductor Manufacturing Co., Ltd. Three-dimensional memory device and method
US11423966B2 (en) 2020-07-30 2022-08-23 Taiwan Semiconductor Manufacturing Co., Ltd. Memory array staircase structure
CN112071857B (zh) * 2020-08-11 2023-09-12 长江存储科技有限责任公司 三维存储器及其制备方法
CN111968987B (zh) * 2020-08-28 2023-10-27 长江存储科技有限责任公司 三维存储器及其制造方法
CN111968988B (zh) * 2020-08-28 2023-11-03 长江存储科技有限责任公司 三维存储器及其制造方法
CN112038349A (zh) * 2020-09-08 2020-12-04 长江存储科技有限责任公司 用于形成三维存储器件的沟道孔的方法以及三维存储器件
US11417683B2 (en) * 2020-10-22 2022-08-16 Macronix International Co., Ltd. Flash memory and method of fabricating the same
CN112614845B (zh) * 2020-12-15 2024-05-07 长江存储科技有限责任公司 存储器的制作方法
CN112670295A (zh) * 2020-12-23 2021-04-16 长江存储科技有限责任公司 三维存储器的制造方法及三维存储器
CN112992909B (zh) * 2021-03-15 2021-12-17 长江存储科技有限责任公司 三维存储器及其制造方法
CN113410251B (zh) * 2021-06-21 2022-09-09 长江存储科技有限责任公司 三维存储器及其制备方法

Family Cites Families (30)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7705397B2 (en) * 2006-09-08 2010-04-27 Fairchild Semiconductor, Inc. Devices, methods, and systems with MOS-gated trench-to-trench lateral current flow
TWI338947B (en) * 2007-07-05 2011-03-11 Ind Tech Res Inst Semiconductor device and method of fabricating the same
US8644046B2 (en) * 2009-02-10 2014-02-04 Samsung Electronics Co., Ltd. Non-volatile memory devices including vertical NAND channels and methods of forming the same
US8829589B2 (en) * 2010-09-17 2014-09-09 Samsung Electronics Co., Ltd. Three-dimensional semiconductor memory device
KR102031182B1 (ko) * 2011-11-29 2019-10-14 삼성전자주식회사 반도체 메모리 소자 및 그 제조방법
KR101809192B1 (ko) 2011-12-16 2017-12-15 에스케이하이닉스 주식회사 식각 조성물 및 이를 이용한 반도체 소자의 제조방법
US8878278B2 (en) * 2012-03-21 2014-11-04 Sandisk Technologies Inc. Compact three dimensional vertical NAND and method of making thereof
TWI488265B (zh) 2012-07-11 2015-06-11 Powerchip Technology Corp 立體垂直式記憶體的製作方法
KR102007274B1 (ko) * 2013-01-15 2019-08-05 삼성전자주식회사 수직형 메모리 장치 및 그 제조 방법
US9698153B2 (en) * 2013-03-12 2017-07-04 Sandisk Technologies Llc Vertical NAND and method of making thereof using sequential stack etching and self-aligned landing pad
US9515080B2 (en) * 2013-03-12 2016-12-06 Sandisk Technologies Llc Vertical NAND and method of making thereof using sequential stack etching and landing pad
KR102118159B1 (ko) * 2014-05-20 2020-06-03 삼성전자주식회사 반도체 소자 및 그 제조 방법
US9230982B1 (en) * 2014-08-04 2016-01-05 Sandisk Technologies Inc. Protective structure to prevent short circuits in a three-dimensional memory device
US9230974B1 (en) * 2014-08-26 2016-01-05 Sandisk Technologies Inc. Methods of selective removal of blocking dielectric in NAND memory strings
KR102244219B1 (ko) * 2014-09-29 2021-04-27 삼성전자주식회사 메모리 장치 및 그 제조 방법
US9478561B2 (en) 2015-01-30 2016-10-25 Samsung Electronics Co., Ltd. Semiconductor memory device and method of fabricating the same
KR20160106972A (ko) * 2015-03-03 2016-09-13 에스케이하이닉스 주식회사 반도체 장치 및 그 제조방법
US9508730B2 (en) * 2015-03-11 2016-11-29 SK Hynix Inc. Semiconductor device and manufacturing method thereof
US9659786B2 (en) 2015-07-14 2017-05-23 International Business Machines Corporation Gate cut with high selectivity to preserve interlevel dielectric layer
US9627397B2 (en) * 2015-07-20 2017-04-18 Macronix International Co., Ltd. Memory device and method for fabricating the same
US10074665B2 (en) * 2015-09-11 2018-09-11 Toshiba Memory Corporation Three-dimensional semiconductor memory device including slit with lateral surfaces having periodicity
US9397111B1 (en) * 2015-10-30 2016-07-19 Sandisk Technologies Llc Select gate transistor with single crystal silicon for three-dimensional memory
JP6495838B2 (ja) 2016-01-27 2019-04-03 東芝メモリ株式会社 半導体記憶装置及びその製造方法
KR102649162B1 (ko) * 2017-02-27 2024-03-20 에스케이하이닉스 주식회사 반도체 장치 및 그 제조 방법
CN106910746B (zh) 2017-03-08 2018-06-19 长江存储科技有限责任公司 一种3d nand存储器件及其制造方法、封装方法
KR20180106727A (ko) * 2017-03-21 2018-10-01 에스케이하이닉스 주식회사 반도체 장치 및 그 제조 방법
CN107482013B (zh) 2017-08-28 2018-09-18 长江存储科技有限责任公司 三维存储器及其形成方法
CN107731846B (zh) * 2017-08-31 2019-01-01 长江存储科技有限责任公司 提高沟道通孔均一性的三维存储器形成方法
US10614862B2 (en) * 2017-12-22 2020-04-07 Micron Technology, Inc. Assemblies comprising memory cells and select gates
EP3830871B1 (en) 2018-10-24 2024-05-29 Yangtze Memory Technologies Co., Ltd. Three-dimensional memory devices and fabricating methods thereof

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
TWI808617B (zh) * 2021-09-02 2023-07-11 日商鎧俠股份有限公司 半導體記憶裝置及其製造方法

Also Published As

Publication number Publication date
EP3830871A4 (en) 2022-03-16
JP2022508036A (ja) 2022-01-19
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US11024641B2 (en) 2021-06-01
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US11871567B2 (en) 2024-01-09
US20210217772A1 (en) 2021-07-15

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