JP7317989B2 - ３次元メモリデバイス内の階段構造およびそれを形成するための方法 - Google Patents

３次元メモリデバイス内の階段構造およびそれを形成するための方法 Download PDF

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Description

本開示の実施形態は、３次元（３Ｄ）メモリデバイスおよびその製作方法に関する。
平面メモリセルは、プロセス技術、回路設計、プログラミングアルゴリズム、および製作プロセスを改善することによって、より小さいサイズに縮小される。しかしながら、メモリセルの特徴サイズが下限に接近するにつれて、プレーナプロセスおよび製作技法は困難で高価なものになる。その結果、平面メモリセルに対するメモリ密度は上限に接近する。
３Ｄメモリアーキテクチャは、平面メモリセルにおける密度限界に対処することができる。３Ｄメモリアーキテクチャは、メモリアレイと、メモリアレイへのおよびからの信号を制御するための周辺デバイスとを含む。
階段構造を有する３Ｄメモリデバイスおよびそれを形成するための方法の実施形態が、本明細書で開示される。
一例では、３Ｄメモリデバイスは、メモリアレイ構造および階段構造を含む。階段構造は、メモリアレイ構造の中間に位置し、メモリアレイ構造を横方向に沿って第１のメモリアレイ構造と第２のメモリアレイ構造とに分割する。階段構造は、横方向に沿って延びる複数の段と、第１のメモリアレイ構造および第２のメモリアレイ構造と接触しているブリッジ構造とを含む。複数の段は、１つまたは複数の誘電体ペアの上に１つの段を含む。段は、段の上面の上にありかつブリッジ構造と接触して電気的に接続される導体部と、同じレベルにあって導体部と接触している誘電体部とを含む。段は、ブリッジ構造を介して第１のメモリアレイ構造および第２のメモリアレイ構造のうちの少なくとも１つに電気的に接続される。横方向に直角の第２の横方向に沿ってブリッジ構造から離れるにつれて、導体部の幅は減少する。
別の例では、３Ｄメモリデバイスは、メモリアレイ構造と、メモリアレイ構造と接触しているランディング構造とを含む。ランディング構造は、各々が横方向に沿って延びるそれぞれの深さにおける複数のランディング領域と、メモリアレイ構造と接触しているブリッジ構造とを含む。複数のランディング領域は、それぞれの上面の上の導体部と、同じレベルにあって導体部と接触している誘電体部とをそれぞれ含む。導体部は、ブリッジ構造を介してメモリアレイ構造に電気的に接続される。導体部の幅は、横方向に直角の第２の横方向に沿ってブリッジ構造から離れるにつれて減少する。複数のランディング領域はそれぞれ、１つまたは複数の誘電体ペアの上にある。
さらに別の例では、３Ｄメモリデバイスは、メモリアレイ構造および階段構造を含む。階段構造は、横方向に沿って延びる複数の段を含む。複数の段は、段の上面の上の導体部と、同じレベルにあって導体部と接触している誘電体部とを有する段を含む。導体部は、メモリアレイ構造に電気的に接続される。横方向に直角の第２の横方向に沿って、導体部の幅は変化する。
さらに別の例では、３Ｄメモリデバイスの階段構造を形成するための方法は、以下の動作を含む。最初に、複数の段の中に、交互配置された複数の第１の犠牲層と複数の第１の誘電体層とを有する、複数の段が形成される。ブリッジ構造が、複数の段と接触して形成され、ブリッジ構造は、交互配置された複数の第２の犠牲層と複数の第２の誘電体層とを有する。各第１の犠牲層は、同じレベルのそれぞれの第２の犠牲層と接触しており、各第１の誘電体層は、同じレベルのそれぞれの第２の誘電体層と接触している。犠牲部は、段のうちの少なくとも１つに対応する第１の犠牲層内に形成される。犠牲部は、それぞれの段の上面にあり、上側の段の縁部において切断される。第２の犠牲層および犠牲部は、複数の横リセスおよび１つの横リセス部をそれぞれ形成するために、同じエッチングプロセスによって除去される。複数の導体層が、横リセス内に形成され、導体部が、横リセス部内に形成され、導体層のうちのそれぞれの１つと接触している。
本明細書に組み込まれて本明細書の一部を形成する添付の図面は、本開示の実施形態を示し、記述とともに、さらに、本開示の原理を説明して当業者が本開示を作成して使用することを可能にするために役割を果たす。
本開示のいくつかの実施形態による、階段構造を有する例示的な３Ｄメモリデバイスの概略図である。 本開示のいくつかの実施形態による、図１Ａに示す３Ｄメモリデバイスの例示的な階段構造の上面斜視図である。 本開示のいくつかの実施形態による、図１Ａに示す例示的な３Ｄメモリデバイスの平面図である。 本開示のいくつかの実施形態による、図１Ａに示す例示的な３Ｄメモリデバイスの別の平面図である。 本開示のいくつかの実施形態による、図１Ａに示す３Ｄメモリデバイスの例示的な階段構造の詳細な上面斜視図である。 本開示のいくつかの実施形態による、階段構造を有する別の例示的な３Ｄメモリデバイスの概略図である。 本開示のいくつかの実施形態による、図２Ａに示す３Ｄメモリデバイスの例示的な階段構造の上面斜視図である。 本開示のいくつかの実施形態による、図２Ａに示す例示的な３Ｄメモリデバイスの平面図である。 本開示のいくつかの実施形態による、階段構造を有する例示的な３Ｄメモリデバイスの断面図である。 本開示のいくつかの実施形態による、図３Ａに示す３Ｄメモリデバイスの別の断面図である。 本開示のいくつかの実施形態による、図３Ａに示す３Ｄメモリデバイスの別の断面図である。 本開示のいくつかの実施形態による、図３Ｃに示す導体部の詳細な断面図である。 本開示のいくつかの実施形態による、３Ｄメモリデバイスの例示的な階段構造を形成するための製作プロセスを示す図である。 本開示のいくつかの実施形態による、３Ｄメモリデバイスの例示的な階段構造を形成するための製作プロセスを示す図である。 本開示のいくつかの実施形態による、３Ｄメモリデバイスの例示的な階段構造を形成するための製作プロセスを示す図である。 本開示のいくつかの実施形態による、３Ｄメモリデバイスの例示的な階段構造を形成するための製作プロセスを示す図である。 本開示のいくつかの実施形態による、３Ｄメモリデバイスの例示的な階段構造を形成するための製作プロセスを示す図である。 いくつかの実施形態による、イオン注入プロセスの前の例示的な階段を示す図である。 いくつかの実施形態による、イオン注入プロセスの後の例示的な階段を示す図である。 いくつかの実施形態による、３Ｄメモリデバイスの例示的な階段構造を形成するための方法のフローチャートである。
本開示の実施形態について、添付の図面を参照しながら説明する。
特定の構成および配置が説明されるが、これは、例示のためだけに行われることを理解されたい。他の構成および配置が、本開示の趣旨および範囲から逸脱することなく使用され得ることは、当業者には認識されよう。本開示が、様々な他のアプリケーションにおいて採用され得ることも、当業者には明らかとなろう。
本明細書における「一（ｏｎｅ）実施形態」、「一（ａｎ）実施形態」、「例示的な一実施形態」、「いくつかの実施形態」などに対する言及は、説明される実施形態は特定の特徴、構造、または特性を含み得るが、あらゆる実施形態が特定の特徴、構造、または特性を含むとは限らないことを示すことに留意されたい。その上、そのようなフレーズが、同じ実施形態を参照するとは限らない。さらに、特定の特徴、構造、または特性が１つの実施形態に関連して説明されるとき、明確に説明されるか否かにかかわらず、他の実施形態に関連するそのような特徴、構造、または特性に影響を及ぼすことは、当業者の知識の範疇にある。
一般に、専門用語は、文脈における使用法から少なくとも部分的に理解され得る。たとえば、本明細書で使用する「１つまたは複数の」という用語は、少なくとも部分的に文脈に応じて、特徴、構造、または特性を単数の意味で説明するために使用されてもよく、あるいは特徴、構造、または特性の組合せを複数の意味で説明するために使用されてもよい。同様に、「１つの（ａ）」、「１つの（ａｎ）」または「その（ｔｈｅ）」などの用語は、再び、少なくとも部分的に文脈に応じて、単数の使用法を伝達するものと理解されてもよく、または複数の使用法を伝達するものと理解されてもよい。加えて、「に基づいて」という用語は、必ずしも排他的な要因のセットを伝達することを意図するとは限らず、またその代わりに少なくとも部分的に文脈に応じて、再び、明確に記述されるとは限らない追加の要因の存在を許容し得るものと理解され得る。
「の上に（ｏｎ）」は何か「の上に直に」を意味するばかりでなく、中間の形体もしくは介在する層を伴って何か「の上に」の意味も含み、かつ「の上側に（ａｂｏｖｅ）」もしくは「の上方に（ｏｖｅｒ）」は何か「の上側に（ａｂｏｖｅ）」もしくは「の上方に（ｏｖｅｒ）」の意味を意味するばかりでなく、それが中間の形体もしくは介在する層を伴わずに何か「の上に（ａｂｏｖｅ）」もしくは「の上に（ｏｖｅｒ）」（すなわち、何かの上に直に）あるという意味も含むことができるように、本開示における「の上に（ｏｎ）」、「の上側に（ａｂｏｖｅ）」、および「の上方に（ｏｖｅｒ）」の意味は広く解釈されるべきであることは、容易に理解されよう。
さらに、「の真下に（ｂｅｎｅａｔｈ）」、「の下に（ｂｅｌｏｗ）」、「下側の（ｌｏｗｅｒ）」、「の上側に（ａｂｏｖｅ）」、「上側の（ｕｐｐｅｒ）」などの空間に関連する用語は、本明細書では、図に示すように１つの要素または形体の、別の要素または形体に対する関係を説明するための記述を容易にするために使用され得る。空間に関連する用語は、図に示す配向に加えて、使用中または動作中のデバイスの異なる配向を包含することを意図されている。装置は、（９０度回転されるかまたは他の方向に）別様に方向づけられてもよく、本明細書で使用する空間に関連する記述子は、同様に、状況に応じて解釈されてもよい。
本明細書で使用する「基板」という用語は、後続の材料層がその上に追加される材料を指す。基板自体は、パターニングされ得る。基板の上部に追加される材料は、パターニングされ得るか、またはパターニングされないままであり得る。さらに、基板は、シリコン、ゲルマニウム、ヒ化ガリウム、リン化インジウムなど、広範な半導体材料を含むことができる。代替的に、基板は、ガラス、プラスチック、またはサファイアウェハなどの非導電材料で作られ得る。
本明細書で使用する「層」という用語は、厚さを有する領域を含む材料部を指す。層は、下層または上層の構造の全体にわたって延びることができるか、または下層または上層の構造の範囲より小さい範囲を有してもよい。さらに、層は、連続構造の厚さより小さい厚さを有する同質のまたは異質の連続構造の領域であり得る。たとえば、層は、連続構造の上面と下面との間の、または上面および下面における、任意の水平面のペアの間に位置することができる。層は、先細の表面に横方向に、垂直に、および／または沿って延びることができる。基板は、層であり得、その中に１つまたは複数の層を含むことができ、および／またはその上に、その上側に、および／またはその下側に１つまたは複数の層を有することができる。層は、複数の層を含むことができる。たとえば、相互接続層は、１つまたは複数の導体および接触層（そこにおいて、相互接続線および／または垂直相互接続アクセス（ＶＩＡ）コンタクトが形成される）ならびに１つまたは複数の誘電体層を含むことができる。
本明細書で使用する「名目上の／名目上」という用語は、製品またはプロセスの設計段階の間に設定される、構成要素またはプロセス動作に対する特性またはパラメータの所望のまたは目的の値を、所望の値の上および／または下の値の範囲とともに指す。値の範囲は、製造プロセスにおけるわずかな変動または許容誤差に起因し得る。本明細書で使用する「約」という用語は、主題の半導体デバイスに関連する特定の技術ノードに基づいて変化することができる所与の量の値を示す。特定の技術ノードに基づいて、「約」という用語は、たとえば、値の１０～３０％（たとえば、値の±１０％、±２０％または±３０％）の間で変化する所与の量の値を示すことができる。
本明細書で使用する「３Ｄメモリデバイス」という用語は、メモリストリングが基板に対して垂直方向に延びるように、横方向に向けられた基板上にメモリセルトランジスタの垂直方向に向けられたストリング（ＮＡＮＤメモリストリングなど、本明細書では「メモリストリング」と呼ばれる）を有する半導体デバイスを指す。本明細書で使用する「垂直の／垂直に」という用語は、名目上、基板の外側面に対する直角を意味する。
いくつかの３Ｄメモリデバイスでは、データを記憶するためのメモリセルは、積み重ねられた記憶構造（たとえば、メモリスタック）を介して垂直に積み重ねられる。３Ｄメモリデバイスは、通常、ワード線ファンアウトなどの目的で積み重ねられた記憶構造の近くに形成された階段構造を含む。より高い記憶容量に対する需要が増加し続けているので、積み重ねられた記憶構造の垂直方向のレベルの数も増加し、コンタクトを穿孔して短絡を生じることなく、段の上にワード線ＶＩＡコンタクトを形成することはより困難になっている。たとえば、ワード線ＶＩＡコンタクトは、しばしば、階段構造が設置される絶縁構造内で段（たとえば、段のランディング領域）と接触している開口を形成し、その開口を導電材料で充填することによって形成される。従来、異なる深さ／高さにおいて段と接触するように形成されるこれらの開口は、同じエッチングプロセスで形成される。開口深さの変動に起因して、開口は、しばしば、均等にまたは望みどおりにエッチングされない。たとえば、より低い段と接触している開口（たとえば、より深い開口）とより高い段と接触している開口（たとえば、より浅い開口）とが同じエッチング時間にさらされ、その結果、より高い段と接触している開口がオーバーエッチングされる。オーバーエッチングは、より高い段の上面の上の導体層（たとえば、ワード線）が不必要に損傷されるか、またはさらにはエッチングされることを生じることがある。ワード線ＶＩＡコンタクトは、それぞれの導体層の下の他の導体層と不必要に接触して、短絡または不必要なリークにつながる突き抜けを生じることがある。この問題を解決するために、ランディングのための導体層を厚くするなどの努力がなされてきた。しかしながら、より厚いランディング領域は、依然として突き抜けの可能性を好適に低減することができず、製作プロセスはより困難になる。
本開示による様々な実施形態は、階段構造およびその製作方法を提供する。複数の段を有する階段構造は、少なくとも１つの段の上面における導体部と、導体部の下に１つまたは複数の誘電体ペアを含む誘電体構造とを含むことができる。ワード線ＶＩＡコンタクトが、それぞれの段と接触して電気的に接続され得るように、導体部は、少なくともそれぞれの段のランディング領域（たとえば、段の一部）をカバーする。誘電体構造の厚さは、導体部の底面から基板の上面までの距離に等しくてよく、突き抜けに起因する異なる段における導体部間の干渉を防止するのに望ましい厚さである。段が延びる方向と直角である横方向に沿って、各導体部の幅は、端部から徐々に減少してもよい。
本開示の実施形態では、導体部は、重複部と非重複部とを含む。重複部は、真上および／または真下の段と重複する導体部（または、真上／真下の段の導体部）の部分を指す。非重複部は、上側のまたは下側の段と重複しない導体部の部分を指す。ワード線ＶＩＡコンタクトは、導体部の非重複部の上に形成され得る。導体部の非重複部は、それぞれのワード線ＶＩＡコンタクトがその上に形成されるのに望ましい、大きいランディング領域を有することができる。いくつかの実施形態では、段が延びる方向に沿って、導体部の非重複部の寸法は、名目上、段の寸法と同じになる。
いくつかの実施形態では、導体部の下の誘電体構造は、それぞれの誘電体層および１つまたは複数の下層の誘電体ペアを含み、各誘電体ペアは、下側の段の中に誘電体部と誘電体層とを含む。いくつかの実施形態では、それぞれの段の導体部の下の誘電体ペアの数は、段の下の段／レベルの数に等しい。突き抜けが任意の導体部に生じるとしても、ワード線ＶＩＡコンタクトは、下側の段の導体部（または、ワード線）上にコンタクトを有さず、リークまたは短絡は低減／排除され得る。その結果、開口を形成することは、より容易になる。
様々な実施形態では、段は、メモリアレイ構造の中間において、またはメモリアレイ構造の側面上に位置する階段構造内に形成される。階段構造は、交互配置された複数の導体層と誘電体層とを有するブリッジ構造を含むことができる。導体層は、メモリアレイ構造内でメモリセルに導電接続される。同じレベルにおける導体部および導体層を介して電圧がメモリセルに印加され得るように、各段の導体部は、段が延びる方向に直角の方向に沿って同じレベルにおける導体層と接触し得る。
導体部を形成するために、イオン注入プロセスが、ゲート交換の前に実行される。イオン注入プロセスは、犠牲部を形成するために採用され、犠牲部は、段の上面におけるそれぞれの犠牲層のイオン注入処理部である。犠牲部が、イオン注入によって処理されない犠牲層の他の部分より高速でエッチングされ得るように、イオン注入プロセスは、処理部の物理特性を変えることができる。その結果、横リセスおよび横リセス部が形成され得るように、１つのエッチングプロセスが、（たとえば、ブリッジ構造内にワード線を形成するための）犠牲層と、犠牲部とを同時に除去するために適用され得る。犠牲部の下の誘電体構造は留保され得る。いくつかの実施形態では、横リセス部は、犠牲部上のより高いエッチング速度に起因して、真上の段の下の犠牲層のオーバーエッチング部を含む。導体材料が、各段における横リセス部およびブリッジ構造内の横リセスを充填するために堆積される。複数の導体層が、ブリッジ構造内に形成され得る。各々がそれぞれの段においてかつそれぞれの誘電体構造の上にある複数の導体部が、階段内に形成され得る。いくつかの実施形態では、オーバーエッチング部が、導体部で充填された後に、隣接する導体部の間に重複部を形成する。
図１Ａ～図１Ｃおよび図２Ａ～図２Ｃは、いくつかの実施形態による、階段構造をそれぞれ有する３Ｄメモリデバイス１００および２００の概略図を示す。具体的には、図１Ａ～図１Ｃは、階段構造がメモリ平面の中間に位置するレイアウトを示し、図２Ａ～図２Ｃは、階段がメモリ平面の両側面の上に位置するレイアウトを示す。本開示の階段構造は、両３Ｄメモリデバイス１００および２００内に形成され得る。本開示を説明するための一例として、実施形態は、３Ｄメモリデバイス１００内の階段構造の構造および製作プロセスに重点的に取り組む。いくつかの実施形態では、３Ｄメモリデバイス２００内の階段構造は、同様の製作プロセスにおいて形成され得る。ｘ軸およびｙ軸は、ウェハ面内の２つの直交する（直角の）方向を示すために図１Ａおよび図２Ａに含まれることに留意されたい。ｘ方向は、それぞれの３Ｄメモリデバイスのワード線方向であり、ｙ方向は、それぞれの３Ｄメモリデバイスのビット線方向である。本開示における構造は、単に例示を目的としており、それゆえ、実際の製品における寸法、比、または形状を示すものではないことに留意されたい。
図１Ａは、本開示のいくつかの実施形態による、階段構造１０２を有する例示的な３Ｄメモリデバイス１００の概略図を示す。いくつかの実施形態では、３Ｄメモリデバイス１００は、複数のメモリ平面を含む。メモリ平面は、第１のメモリアレイ構造１０４－１と、第２のメモリアレイ構造１０４－２と、第１および第２のメモリアレイ構造１０４－１および１０４－２の中間の階段構造１０２とを含むことができる。ともにメモリアレイ構造と見なされる第１および第２のメモリアレイ構造１０４－１および１０４－２は、同じ面積を有してもまたは有しなくてもよい。いくつかの実施形態では、階段構造１０２は、第１および第２のメモリアレイ構造１０４－１および１０４－２の中央にある。たとえば、第１および第２のメモリアレイ構造１０４－１および１０４－２は、階段構造１０２に対してｘ方向に対称であり得る。いくつかの例では、第１および第２のメモリアレイ構造１０４－１および１０４－２がメモリセルの異なるサイズおよび／または数を有し得るように、階段構造１０２は、第１および第２のメモリアレイ構造１０４－１／１０４－２の中央（中心）ではない中間にあり得ることが理解される。いくつかの実施形態では、３Ｄメモリデバイス１００は、メモリセルが、第１および第２のメモリアレイ構造１０４－１および１０４－２内でＮＡＮＤメモリストリングのアレイ（図１Ａに示さず）の形で設けられるＮＡＮＤフラッシュメモリデバイスである。第１および第２のメモリアレイ構造１０４－１および１０４－２は、限定はしないが、ゲート線スリット（ＧＬＳ）、スルーアレイコンタクト（ＴＡＣ）、アレイ共通ソース（ＡＣＳ）などを含む任意の他の好適な構成要素を含むことができる。
ｘ方向に横に延びるメモリ平面の各ワード線（図１Ａに示さず）は、階段構造１０２によって２つの部分、すなわち、第１のメモリアレイ構造１０４－１を横切る第１のワード線部と第２のメモリアレイ構造１０４－２を横切る第２のワード線部とに分離され得る。各ワード線の２つの部分は、階段構造１０２内のそれぞれの段においてブリッジ構造（図１Ｂおよび図１Ｃの階段構造１０２内のブリッジ構造１０８として示す）によって電気的に接続され得る。行デコーダ（図示せず）が、それぞれの階段構造１０２の真上、真下、またはすぐ近くに形成され得る。各行デコーダは、メモリ平面の中間から相対する方向のワード線を双方向に駆動することができる。
階段構造１０２の詳細な構造が、図１Ｂおよび図１Ｃに示される。図１Ｂは、３Ｄメモリデバイス１００内の階段構造１０２の上面平面図を示す。図１Ｃは、階段構造１０２の上面図および隣接する第１および第２のメモリアレイ構造１０４－１および１０４－２とのその空間的関係を示す。図示を容易にするために、図１Ｃは、１つの階段構造１０２のみを描いている。様々な実施形態では、３Ｄメモリデバイス１００は、たとえば、ｙ方向に沿って階段構造１０２と整列された第１および第２のメモリアレイ構造１０４－１および１０４－２の間に、複数の階段構造を含む。たとえば、別の階段構造は、階段構造１０２と同じであり得、ｙ方向に沿ったミラー階段構造１０２であり得る。同じく、ダミー階段などの他の可能な構造は、図示を容易にするために階段構造１０２の中で省略されている。
図１Ｂは、互いに接触している階段１０６とブリッジ構造１０８とを有する階段構造１０２を示す。図１Ｅは、階段構造１０２の詳細な３Ｄ斜視図を示す。階段構造１０２は、シリコン（たとえば、単結晶シリコン）、シリコンゲルマニウム（ＳｉＧｅ）、ヒ化ガリウム（ＧａＡｓ）、ゲルマニウム（Ｇｅ）、シリコンオンインシュレータ（ＳＯＩ）、または任意の他の好適な材料を含むことができる基板１０（図１Ｄに示す）上にあり得る。
階段１０６は、ワード線方向、たとえばｘ方向に沿って延びる複数の段１１４を含み得る。各段１１４は、たとえば、対応するワード線ＶＩＡコンタクトとのコンタクトを形成するために、ｚ方向に沿った異なる深さとランディング領域とを有し得る。階段１０６の各段１１４（「レベル」として示す）は、１つまたは複数の材料層ペアを含むことができる。いくつかの実施形態では、各段１１４の上部材料層は、垂直方向におけるワード線ＶＩＡコンタクトとの相互接続のための導体部を含む。いくつかの実施形態では、階段１０６の２つの隣接する段１１４のすべては、ｚ方向に名目上同じ距離だけ、およびｘ方向に名目上同じ距離だけオフセットされる。このようにして、各オフセットは、ｚ方向において３Ｄメモリデバイスのワード線コンタクトとの相互接続のための「ランディング領域」を形成することができる。いくつかの実施形態では、各段１１４は、導体部の下に少なくとも１つの誘電体層を含む。
ブリッジ構造１０８は、垂直方向に交互配置された導体層と誘電体層（図示せず）とを含むことができ、導体層（たとえば、金属層またはポリシリコン層）は、ワード線の一部として機能することができる。階段１０６の中のワード線がメモリアレイ構造（たとえば、１０４－１および／または１０４－２）からｘ方向に（たとえば、正のｘ方向、負のｘ方向、または両方向に）切断される階段１０６とは異なり、ブリッジ構造１０８内のワード線は、双方向ワード線駆動方式を達成するために、段１１４の上に載っているワード線ＶＩＡコンタクトとメモリアレイ構造（たとえば、１０４－１および／または１０４－２）とを橋渡しするために保存され得る。いくつかの実施形態では、階段１０６のうちの１つの階段の中の少なくとも１つの段１１４は、ブリッジ構造１０８を介して第１のメモリアレイ構造１０４－１および第２のメモリアレイ構造１０４－２のうちの少なくとも１つに電気的に接続される。少なくとも１つの段１１４が、少なくとも１つのワード線によってブリッジ構造１０８を介して第１および第２のメモリアレイ構造（たとえば、１０４－１および／または１０４－２）のうちの少なくとも１つに電気的に接続され得るように、少なくとも１つのワード線は、メモリアレイ構造（たとえば、１０４－１および／または１０４－２）およびブリッジ構造１０８の中で横方向に延びることができる。一例では、階段１０６内の段１１４は、ブリッジ構造１０８を介して負のｘ方向に延びるそれぞれのワード線部分によって、第１のメモリアレイ構造１０４－１に（負のｘ方向に）電気的に接続され得る。いくつかの実施形態では、階段１０６内の少なくとも１つの段１１４は、たとえば、負および正のｘ方向にそれぞれ延びるそれぞれのワード線部分によって、ブリッジ構造１０８を介して第１のメモリアレイ構造１０４－１および第２のメモリアレイ構造１０４－２の各々に電気的に接続される。
階段１０６内の導体部およびブリッジ構造１０８内の導体層はそれぞれ、限定はしないが、タングステン（Ｗ）、コバルト（Ｃｏ）、銅（Ｃｕ）、アルミニウム（Ａｌ）、多結晶シリコン（ポリシリコン）、ドープシリコン、シリサイド、または任意のそれらの組合せを含む導電材料を含むことができる。階段１０６およびブリッジ構造１０８内の誘電体層は、限定はしないが、酸化シリコン、窒化シリコン、酸窒化シリコン、または任意のそれらの組合せを含む誘電体材料を含むことができる。いくつかの実施形態では、導体部および導体層は、同じ材料、たとえば、タングステンなどの金属を含み、誘電体層は、酸化シリコンなどの同じ材料を含む。
図１Ｃおよび図１Ｄは、第１および第２のメモリアレイ構造１０４－１および１０４－２の間の階段構造１０２を示す。図１Ｃおよび図１Ｄに示すように、階段１０６は、ｘ方向に沿って延びる複数の段１１４を含んでよく、ワード線ＶＩＡコンタクト１１６は、少なくとも１つの（たとえば、各）段１１４の上に形成される。第１および第２のメモリアレイ構造１０４－１および１０４－２の各々は、１つまたは複数のメモリブロックを含んでよく、各メモリブロックは、１つまたは複数のメモリフィンガー１２０を含む。いくつかの実施形態では、階段構造１０２は、ｙ方向に沿ったメモリフィンガー１２０のペアの間にあり得る。各メモリフィンガー１２０は、ｚ方向に沿って延びる複数のメモリストリング１１２を含み得る。メモリストリング１１２は、ブロッキング層と、メモリ層と、トンネル層と、半導体層と、および随意に、チャネルホールの中にあって、側壁からチャネルホールの中心に向けて半径方向に配置された誘電体コアとを有するチャネル構造を含み得る。メモリストリング１１２は、複数のワード線（たとえば、メモリフィンガー１２０内の導体層）と交差してよく、複数のメモリセルを形成する。メモリセルは、それぞれのメモリアレイ構造内にメモリセルアレイを形成し得る。いくつかの実施形態では、ｘ方向およびｚ方向に沿って延びるＧＬＳ１１０は、第１および第２のメモリアレイ構造１０４－１および１０４－２内のメモリセルをｙ方向に沿って複数のメモリフィンガー１２０に分割する。
いくつかの実施形態によれば、双方向ワード線駆動方式を達成するために、ブリッジ構造１０８は、第１のメモリアレイ構造１０４－１および／または第２のメモリアレイ構造１０４－２を（物理的と電気的の両方に）接続する。すなわち、いくつかの実施形態によれば、階段構造１０２は、必ずしも完全にメモリアレイ構造を中間で切断するのではなく、代わりに階段構造のブリッジ構造１０８によって接続されている第１および第２のメモリアレイ構造１０４－１および１０４－２を残す。このようにして、各ワード線は、ブリッジ構造１０８を介して３Ｄメモリデバイス１００の中間においてそれぞれのワード線ＶＩＡコンタクト１１６から双方向に（正と負の両方のｘ方向に）駆動され得る。図１Ｃおよび図１Ｄは、階段構造１０２を有する双方向ワード線駆動方式の例示的な電流経路を示す。矢印で示す電流経路は、それぞれ異なるレベルにおいて別々のワード線を通過する電流を表す。
図２Ａ～図２Ｃは、各々がメモリアレイ構造２０４のそれぞれの側にある階段構造２０２－１および２０２－２を有する３Ｄメモリデバイス２００の概略図を示す。階段構造２０２－１および２０２－２ならびにメモリアレイ構造２０４は、３Ｄメモリデバイス１００の基板と同様の基板１０１上にあり得る。３Ｄメモリデバイス２００は、メモリアレイ構造２０４内にメモリセルアレイを有するメモリ平面を含み得る。３Ｄメモリデバイス１００とは異なり、３Ｄメモリデバイス２００は、メモリアレイ構造２０４のｘ方向に両側に２つの階段構造２０２－１および２０２－２を含む。メモリ平面の各ワード線は、階段構造２０２－１または２０２－２内のそれぞれの段（レベル）まで、メモリ平面全体を横切ってｘ方向に横に延びる。行デコーダ（図示せず）が、それぞれの階段構造の真上、真下、またはすぐ近くに形成される。すなわち、各行デコーダは、ワード線の半分を介してメモリセルの半分を一方向に（両方向ではなく正または負のいずれかのｘ方向に）駆動し、ワード線の各々は、メモリ平面全体を横切る。
階段構造２０２－１および２０２－２は、同様の／同じ構造を有し得る。図２Ｂは、階段構造２０２－１および２０２－２の各々を表すことができる階段構造の正面上面図を示す。階段構造は、階段１０６と同様に、ｘ方向に沿って延びる複数の段２１４を有する階段２０６を含み得る。階段構造は、同じく、階段２０６に電気的および物理的に接続されたブリッジ構造２０８を含む。ブリッジ構造２０８は、ブリッジ構造１０８のものと同様に、交互配置された導体層と誘電体層とを含み得る。いくつかの実施形態では、ブリッジ構造２０８は、ｘ方向に沿って延びる複数の段を含み、段の各々は、階段２０６のそれぞれの段に対応する。階段２０６は、階段１０６と同様であってよく、たとえば、少なくとも１つの段２１４は、上面において導体部を含み、ブリッジ構造２０８内で同じレベルにおいて導体層に電気的に接続される。ブリッジ構造２０８内の導体層は、メモリアレイ構造２０４内でワード線（たとえば、導体層）に電気的に接続されたワード線部分であり得る。
図２Ｃは、各々がメモリアレイ構造２０４のそれぞれの側にある階段構造２０２－１および２０２－２を示す。図２Ｃに示すように、階段２０６は、ｘ方向に沿って延びる複数の段２１４を含んでよく、ワード線ＶＩＡコンタクト２１６は、少なくとも１つの（たとえば、各）段２１４上に形成される。メモリアレイ構造２０４は、１つまたは複数のメモリブロックを含んでよく、各メモリブロックは、１つまたは複数のメモリフィンガー２２０を含む。各メモリフィンガー２２０は、３Ｄメモリデバイス２００内のメモリストリング１１２と同様に、複数のメモリストリング２１２を含み得る。メモリストリング２１２は、複数のワード線（たとえば、メモリフィンガー２２０内の導体層）と交差してよく、それぞれのメモリアレイ構造内でメモリセルアレイを形成する複数のメモリセルを形成する。いくつかの実施形態では、ｘ方向およびｚ方向に沿って延びるＧＬＳ２１０は、メモリアレイ構造２０４内のメモリセルをｙ方向に沿って複数のメモリフィンガー２２０に分割する。
いくつかの実施形態によれば、一方向ワード線駆動方式を達成するために、ブリッジ構造２０８はそれぞれ、メモリアレイ構造２０４を（物理的と電気的の両方に）接続する。このようにして、各ワード線は、ブリッジ構造２０８を介して３Ｄメモリデバイス２００の片側においてそれぞれのワード線ＶＩＡコンタクト２１６から一方向に（正または負のｘ方向に）駆動され得る。図２Ｃに示すように、矢印で示す電流経路は、それぞれ異なるレベルにおいて２つの別々のワード線を通過する電流を表す。
図３Ａ～図３Ｄは、各々が互いに直交する階段構造（たとえば、１０２）の３つの断面図を示す。具体的には、図３Ａおよび図３Ｂはそれぞれ、図１Ｂに示すように、Ａ－Ａ’方向およびＢ－Ｂ’方向に沿った階段構造１０２の断面図を示す。図３Ａは、導体部の非重複部を示す、階段１０６の断面図を示す。図１Ｂに示すように、Ａ－Ａ’方向はｘ－ｚ平面を表し、Ｂ－Ｂ’方向はｚ－ｙ平面を表す。図３Ｃは、階段構造１０２の段／レベルのｘ－ｙ断面図を示す。図３Ｄは、例示的な導体部の詳細な断面図を示す。図３Ａ～図３Ｄは、同じく、ブリッジ構造がｚ方向に沿って異なる数の導体層／誘電体層ペアを有し得ることを除いて、同じ方向（図２Ｂに示す）に沿った階段構造２０２－１／２０２－２の断面図を表すことができる。
前に説明したように、３Ｄメモリデバイスでは、階段構造は、階段と、階段と接触しているブリッジ構造とを含み得る。図３Ａおよび図３Ｂに示すように、階段構造は、階段３０６と、階段３０６と接触しているブリッジ構造３０８（一部のみを図３Ｂに示す）とを含み得る。階段構造は、３Ｄメモリデバイス１００における基板と同様の基板３０２の上に形成され得る。少なくとも階段３０６が絶縁構造３５０内に設置されるように、絶縁構造３５０は、少なくとも階段３０６の上にあり得る。ワード線ＶＩＡコンタクト３１６は、絶縁構造３５０内に形成されてよく、それぞれの段のランディング領域上に載っている。図示を容易にするために、１つだけのワード線ＶＩＡコンタクト３１６が示されている。絶縁構造３５０は、酸化シリコン、窒化シリコン、および／または酸窒化シリコンなど、任意の好適な誘電体材料を含み得る。ワード線ＶＩＡコンタクト３１６は、タングステン、コバルト、銅、アルミニウム、ポリシリコン、ドープシリコン、シリサイド、または任意のそれらの組合せを含み得る。ブリッジ構造３０８は、３Ｄメモリデバイス１００におけるものと同様の、交互配置された複数の導体層３３０と誘電体層３３６とを含み得る。
図３Ａおよび図３Ｂに示すように、階段３０６は、ｘ方向、たとえばワード線方向に沿って延びる複数の段３１４を含む。各段３１４は、ｚ方向に沿って異なる深さを有し得る。いくつかの実施形態では、最上段を除いて、階段３０６は、少なくとも１つの段３１４の上面において導体部３２０を含み、ブリッジ構造３０８内の同じレベルにおいて導体層３３０に電気的および物理的に接続される。いくつかの実施形態では、階段３０６内の各段３１４は、それぞれの導体部３２０を含み得る。導体部３２０は、同じレベルの誘電体部３２４（たとえば、ｘ方向に沿って延びる）と接触し得る。随意に、それぞれの段３１４では、導体部３２０は、下の誘電体層３２６の上にあってそれと接触している別の誘電体部の上にあってそれと接触し得る。いくつかの実施形態では、それぞれの段３１４では、導体部３２０は、任意の他の誘電体部が介在することなく、誘電体層３２６の上にあってそれと接触し得る。いくつかの実施形態では、階段３０６内の各誘電体層３２６は、ブリッジ構造３０８内の同じレベルにおいて誘電体層３２６と接触している。いくつかの実施形態では、導体部３２０は、それぞれの段３１４の中の２つ以上の誘電体層３３６の上にあり得る。
図３Ａに示すように、ｘ方向に沿って、導体部３２０は、それぞれの段３１４のランディング領域内に延びる。導体部３２０の非重複部（図３Ｄに示す）は、上側の段３１４（たとえば、段３１４の真上）の端部において切断され得る（たとえば、段の中に延びない）。すなわち、ｘ方向に沿って、隣接する導体部３２０の非重複部の間に、重複は、ほとんどまたはまったく形成されない。いくつかの実施形態では、ｘ方向に沿って、任意の導体部３２０の非重複部の間に、重複は形成されない。いくつかの実施形態では、ｘ方向に沿って、導体部３２０の非重複部の幅ｄは、段３１４の寸法以下であり得る。それぞれのワード線ＶＩＡコンタクトは、導体部３２０の非重複部の上に形成され得る。
いくつかの実施形態では、段３１４では、誘電体部３２４および他の誘電体部（形成された場合）は、誘電体層３２６の材料とは異なる、同じ材料を有し得る。いくつかの実施形態では、誘電体層３２６は、酸化シリコンを含む。いくつかの実施形態では、誘電体部３２４は、窒化シリコンを含む。いくつかの実施形態では、他の誘電体部（形成された場合）は、ｘ方向に沿って導体部３２０と同じ寸法を有する。段３１４では、誘電体部３２４および他の誘電体部の底面は、ｚ方向に沿って同一平面にあり得る。ｚ方向に沿って、導体部３２０の厚さは、誘電体部３２４の厚さ以下であってよく、他の誘電体部（形成された場合）の厚さは、誘電体部３２４の厚さより小さくてよい。
図３Ｂに示すように、ｙ方向に沿って、導体部３２０の長さＤは、それぞれの段３１４の寸法以下であり得る。いくつかの実施形態では、長さＤは、ｙ方向に沿ったそれぞれの段３１４の寸法に等しい。いくつかの実施形態では、長さＤは、それぞれの段３１４の寸法より小さく、第２の誘電体部３２３は、ブリッジ構造３０８から離れた段３１４の端部において形成される。第２の誘電体部３２３は、ｚ方向に沿って誘電体部３２４と同じ厚さを有してよく、誘電体部３２４と同じ材料を有してよい。ｘ方向に沿って、第２の誘電体部３２３の幅は、導体部３２０の幅ｄに対して小さくても、等しくても、または大きくてもよい。導体部３２０の長さＤおよび幅ｄはそれぞれ、それぞれの段３１４のランディング領域をカバーし、かつそれぞれのワード線ＶＩＡコンタクト３１６が所望のロケーションにおいて形成されることを可能にするのに十分に大きくあり得る。
図３Ａおよび図３Ｂに示すように、導体部３２０は、同じ段３１４の中の少なくとも１つのそれぞれの誘電体層３２６の上にあり得る。いくつかの実施形態では、各段３１４では、導体部３２０は、それぞれの誘電体層３２６と接触しておりかつその上にある。一方では、誘電体部３２４は、たとえば、それぞれの導体部３２０との境界から階段３０６とメモリアレイ構造との間の境界まで、ｘ方向に沿って（たとえば、負のｘ方向に沿って）階段３０６の中に延び得る。いくつかの実施形態では、ｚ方向に沿って、少なくとも１つの導体部３２０は、交互配置された複数の誘電体層３２６と誘電体部３２４との上にある。たとえば、誘電体層３２６は、同じ段の中にそれぞれの誘電体層３２６を、および下側の段３１４の中に１つまたは複数の誘電体層３２６を含み得る。誘電体部３２４は、下側の段３１４の中に１つまたは複数の誘電体部３２４を含み得る。いくつかの実施形態では、ｚ方向に沿って、少なくとも１つの導体部３２０は、同じく、同じ段３１４の中の他の誘電体部の上にある。図３Ｂに示すように、導体部３２０の下にあるすべての誘電体部３２４および誘電体層３２６は、誘電体構造３４０と呼ばれることがあり、ｚ方向に沿った誘電体構造３４０の厚さは、それぞれの導体部３２０の底面と基板３０２の上面との間の距離に等しい。いくつかの実施形態では、ｙ方向に沿った誘電体構造３４０の長さは、導体部３２０の長さ（たとえば、長さＤ）に等しい。いくつかの実施形態では、ｘ方向に沿った誘電体構造３４０の幅は、導体部３２０の幅（たとえば、幅ｄ）に等しい。いくつかの実施形態では、底の段３１４（たとえば、階段３０６の底における段３１４）を除いて、誘電体構造３４０は、下側の段３１４（たとえば、負のｚ方向に沿ったより低い高度／より大きい深さにおける段３１４）に対応する誘電体部３２４および誘電体層３２６の少なくとも１つのペアを含む。いくつかの実施形態では、底の段３１４を除いて、各誘電体構造３４０は、下側の段３１４に対応する誘電体部３２４および誘電体層３２６の少なくとも１つのペアと、それぞれの段３１４の中の誘電体層３２６とを含む。
図３Ｃは、ＧＬＳ３１０、導体層３３０、導体部３２０、および誘電体部３２４の空間的関係を示す、階段構造の側面断面図を示す。図３Ｂおよび図３Ｃに示すように、いくつかの実施形態では、階段３０６は、ブリッジ構造３０８と接触している接続構造３２１を含む。階段３０６の一部でありかつｘ方向に沿って延びる接続構造３２１は、基板３０２の上に交互配置された少なくとも１つの導体ストリップと少なくとも１つの誘電体ストリップとを含み得る。いくつかの実施形態では、ｙ方向に沿った接続構造３２１の長さＬは、ゼロ以上である。それぞれの段３１４に対して、ｘ方向に沿った接続構造３２１の寸法は、それぞれの誘電体層３２６の長さ（たとえば、誘電体部３２４と導体部３２０の幅との和）であり得る。すなわち、ｘ方向に沿って、接続構造３２１の寸法は、段３１４とブリッジ構造３０８との間の接触領域の長さと同じであり得る。ｚ方向に沿った接続構造３２１の厚さは、それぞれの段３１４の高さと同じであり得る。すなわち、接続構造３２１の厚さは、段３１４／導体部３２０の上面から基板３０２の上面までの距離に等しくてよい。各導体ストリップは、同じレベルの導体層３３０と誘電体部３２４とに接触してよく、各誘電体ストリップは、同じレベルの誘電体層３３６と誘電体層３２６とに接触し得る。導体ストリップの材料は、導体層３３０の材料と同じであってよく、誘電体ストリップの材料は、誘電体層３３６の材料と同じであってよい。
それぞれの段３１４に対して、上部導体ストリップは、同じく、それぞれの導体部３２０と接触してよく、したがって、同じレベルの導体部３２０と導体層３３０とを電気的に接続する。ｚ方向に沿って、各導体ストリップの厚さは、それぞれの導体層３３０の厚さと同じであり得る。いくつかの実施形態では、階段３０６の一部である導体ストリップおよび誘電体ストリップは、ｙ方向に沿って階段３０６に入る導体層３３０および誘電体層３３６の延長部と見なされ得る。それぞれの段３１４のいくつかの実施形態では、誘電体構造３４０は、それぞれの接続構造３２１と接触している。
図３Ｃに示すように、ＧＬＳ３１０は、ｘ方向に沿って延びてよく、ブリッジ構造３０８（たとえば、またはブリッジ構造３０８内の導体層３３０）と接触している。いくつかの実施形態では、ブリッジ構造３０８は、ＧＬＳ３１０と階段３０６との間にあり得る。いくつかの実施形態では、負のｙ方向に沿って、導体部３２０の幅ｄは減少し得る。様々な実施形態では、負のｙ方向に沿って、幅ｄは、（たとえば、ブリッジ構造３０８または接続構造３２１（存在する場合）の境界から）第１の距離ｄ１だけ減少し続けてよく、第２の距離ｄ２だけ不変のままである。図３Ｃに示すように、ｄ１とｄ２との和は、接続構造３２１が形成されない場合はＤに等しくてよく、接続構造３２１が形成される場合は（Ｄ－Ｌ）に等しくてよい。いくつかの実施形態では、ｄ１がｄ２と比較して無視できるように、ｄ１は小さいことが望ましい。たとえば、ｄ１は、ｄ２の約２％～約２０％（たとえば、２％、３％、５％、８％、１０％、１５％、１８％、２０％）であり得る。
図３Ｄは、導体部３２０の詳細な構造を示す。図示を容易にするために、異なるパターン／陰影が、導体部３２０の様々な部分を示すために図３Ｄで使用されている。いくつかの実施形態では、導体部３２０は、非重複部３２０－１と、重複部３２０－２および３２０－３とに分割され得る。重複部３２０－２は、ｚ方向に沿って真上の段と重複する導体部３２０（または、真上の段の導体部３２０）の部分を表し得る。重複部３２０－３は、ｚ方向に沿って真下の段と重複する導体部３２０（または、真下の段の導体部３２０）の部分を表し得る。非重複部３２０－１は、上側または下側の段と重複しない導体部３２０の部分を表し得る。非重複部３２０－１および重複部３２０－３はともに、段３１４の上面に露出される導体部３２０の部分を形成し得る。重複部３２０－２と非重複部３２０－１との間の境界は、物理的には形成されないが、真上の段３１４の縁部であり得る。図３Ｃおよび図３Ｄに示すように、非重複部３２０－１は、重複部３２０－２および３２０－３の各々と接触している。その結果、導体部３２０の総面積は、ｘ－ｙ平面に沿って、非重複部３２０－１と、重複部３２０－２および３２０－３との和であり得る。
いくつかの実施形態では、重複部３２０－２および３２０－３は、名目上同じ形状および／または名目上同じ寸法を有し得る。いくつかの実施形態では、図３Ｃに示すように、重複部３２０－２は直角三角形の形状を有し、直角は、真上の段３１４の縁部と、ｘ方向に沿った誘電体部３２４の境界とによって形成される。重複部３２０－２の横寸法は、負のｙ方向に沿って徐々に減少してよい。いくつかの実施形態では、誘電体部３２４の境界は、直角三角形（たとえば、重複部３２０－２）の斜辺ならびにｙ方向に沿った（たとえば、真上の段３１４の縁部と整列された）境界およびｘ方向に沿った（たとえば、接続構造３２１またはブリッジ構造３０８との）境界を含み得る。いくつかの実施形態では、非重複部３２０－１は、直角台形の形状を有し得る。非重複部３２０－１の横寸法は、負のｙ方向に沿って増加してよい。すなわち、導体部の幅ｄは、負のｙ方向に沿って減少してもよく、不変のままでもよい。
図４Ａ～図４Ｄは、本開示の様々な実施形態による、３Ｄメモリデバイスの例示的な階段構造を形成するための製作プロセスを示す。図５Ａおよび図５Ｂは、いくつかの実施形態による、イオン注入プロセスの前と後の階段を示す。図６は、いくつかの実施形態による、３Ｄメモリデバイスの例示的な階段構造を形成するための方法６００のフローチャートである。方法６００に示す動作は、包括的なものではないこと、および他の動作が、示された動作のうちのいずれかの前、後、または途中に同様に実行され得ることが理解される。さらに、動作のうちのいくつかは、同時に実行されてもよく、または図６に示す順序と異なる順序で実行されてもよい。
図６を参照すると、方法６００は、階段およびブリッジ構造を有する階段構造が形成される動作６０２において開始する。図４Ａは、対応する構造を示す。
図４Ａに示すように、階段４０６およびブリッジ構造４０８を有する階段構造が、基板４０２の上に形成される。階段４０６は、ブリッジ構造４０８と接触し得る。階段４０６は、交互配置された複数の犠牲層４２９と複数の誘電体層４２６とを含んでよく、ｘ方向に沿って延びる複数の段４１４（たとえば、図３Ａの段３１４参照）を形成する。各段４１４は、犠牲層４２９／誘電体層４２６の少なくとも１つのペアを含み得る。ブリッジ構造４０８は、交互配置された複数の犠牲層４３９と複数の誘電体層４３６とを含み得る。いくつかの実施形態では、各犠牲層４３９は、同じレベルのそれぞれの犠牲層４２９と接触しており、各誘電体層４３６は、同じレベルのそれぞれの誘電体層４２６と接触している。いくつかの実施形態では、犠牲層４３９および４２９は、窒化シリコンなどの同じ材料を含む。いくつかの実施形態では、誘電体層４３６および４２６は、酸化シリコンなどの同じ材料を含む。
スタック構造を形成するために、材料スタックが最初に形成され得る。材料スタックは、垂直方向に交互配置された第１の誘電体材料層と第２の誘電体材料層とを含み得る。いくつかの実施形態では、材料スタックは誘電体スタックであり、第１の材料層および第２の材料層は、異なる誘電体材料を含む。交互配置された第１の誘電体材料層および第２の誘電体材料層は、基板４０２の上に交互に堆積され得る。いくつかの実施形態では、第１の誘電体材料層は窒化シリコンの層を含み、第２の誘電体材料層は酸化シリコンの層を含む。材料スタックは、限定はしないが、化学気相成長（ＣＶＤ）、物理気相成長（ＰＶＤ）、原子層堆積（ＡＬＤ）、または任意のそれらの組合せを含む、１つまたは複数の薄膜堆積プロセスによって形成され得る。
材料スタックの一部は、スタック構造を形成するためにパターニングされ得る。いくつかの実施形態では、別々のマスク、たとえば別々のエッチングプロセスが、階段４０６およびブリッジ構造４０８を形成するために使用され得る。いくつかの実施形態では、階段４０６の形成は、材料スタックの上でエッチマスク（たとえば、パターニングされたフォトレジストまたはＰＲ層）を使用して材料スタックを反復してエッチングすることを含む。エッチマスクは、エッチングされるべき材料スタックの部分を露出するために、しばしばすべての方向から内側に漸増的に、繰り返しトリミングされ得る。トリミングされたＰＲの量は、段の寸法に直接関連し得る（たとえば、決定因子であり得る）。たとえば、ｘ方向に沿ってトリミングされたＰＲの量は、ｘ方向に沿った段４１４の幅を決定し得る。ＰＲ層のトリミングは、好適なエッチング、たとえばウエットエッチングなどの等方性エッチングを使用して取得され得る。１つまたは複数のＰＲ層は、段の形成のために連続して形成され、トリミングされ得る。いくつかの実施形態では、たとえば、ドライエッチングおよび／またはウエットエッチングなどの好適なエッチングプロセスを使用する材料スタックのエッチングが、ＰＲ層のトリミングに続く。いくつかの実施形態では、材料スタックは、それぞれのＰＲ層のトリミングに続いて、ｚ方向に沿って段の深さだけエッチングされる。段の深さは、段の中に含まれる誘電体材料層ペアの数（たとえば、第１の誘電体材料層／第２の誘電体材料層の数）に等しくてよい。いくつかの実施形態では、誘電体材料層ペアの数は１つである。材料スタックのエッチングプロセスが後続するフォトレジストマスクのトリミングプロセスは、本明細書ではトリムエッチングサイクルと呼ばれる。トリムエッチングサイクルの数は、ｙ軸に沿って材料内に形成される段の数を決定することができる。いくつかの実施形態では、段を形成した後、第１の誘電体材料層は、犠牲層４２９を形成してよく、第２の誘電体材料層は、誘電体層４２６を形成し得る。階段４０６が形成され得る。いくつかの実施形態では、各段４１４は、犠牲層４２９と下層の誘電体層４２６とのペア（たとえば、１つの犠牲／誘電体ペア）を含む。
様々な実施形態では、ブリッジ構造４０８は、材料スタックの別の部分をパターニングすることによって形成され得る。エッチマスクは、ブリッジ構造４０８の設計に応じて、使用されてもされなくてもよい。様々な実施形態では、ブリッジ構造４０８は、図１Ｂに示す「壁形状」構造か、または図２Ｂに示す階段形状を有し得る。ブリッジ構造４０８は、同じエッチングプロセスによって、または異なるエッチングプロセスによって、階段４０６を用いて形成され得る。いくつかの実施形態では、ブリッジ構造４０８の形成は、ドライエッチングおよび／またはウエットエッチングなどの好適なエッチングプロセスが後続するフォトリソグラフィプロセスを含む。階段４０６およびブリッジ構造４０８を有する階段構造が、形成され得る。
いくつかの実施形態では、犠牲層４２９は、階段４０６が形成された後、それぞれの段４１４の上面において露出される。各段４１４では、誘電体層４２６は、犠牲層４２９の下にあり得る。いくつかの実施形態では、図４Ａに示すように、下層の犠牲層４２９が最適化された物理特性を有することができるように、段４１４の上の後続のイオン注入プロセスの間に緩衝および保護を提供するために、保護層４２５が、段４１４の上面の上に形成され得る。保護層４２５は、イオン注入プロセスを経験することになっている段４１４の少なくとも一部（すなわち、犠牲層４２９）をカバーし得る。たとえば、保護層４２５は、段４１４（たとえば、犠牲層４２９）の少なくともランディング領域（または、可能なランディング領域）をカバーし得る。保護層４２５は、ｚ方向に沿った好適な厚さを有する任意の好適な材料を含んでよく、任意の好適な方法を用いて形成され得る。いくつかの実施形態では、保護層４２５は、誘電体材料の層を含む。いくつかの実施形態では、保護層４２５は、段４１４を形成する間に完全にはエッチング除去されない第２の誘電体材料層（たとえば、酸化シリコン）の一部を含む。すなわち、階段４０６内の第１の誘電体材料層の真上の第２の誘電体材料層の少なくとも一部は、材料スタックのエッチングの間に留保され得る。いくつかの実施形態では、段４１４を形成するためのエッチング時間は、保護層４２５が所望の厚さを有することを確実にするように制御される。いくつかの実施形態では、保護層４２５は、同じく、段４１４（すなわち、犠牲層４２９）の上に酸化シリコンなどの誘電体材料の層を堆積させるために、好適な堆積プロセス、たとえばＣＶＤ、ＡＬＤおよび／またはＰＶＤを単独で、または制御されたエッチングに加えることによって形成され得る。
図５Ａは、イオン注入プロセスの前の、段４１４の拡大図５００を示す。図５Ａに示すように、いくつかの実施形態では、各段４１４の中の犠牲層４２９は、犠牲層４２９の真上の第２の誘電体材料の層全体を含む保護層４２５によってカバーされ得る。いくつかの実施形態では、イオン注入プロセスの前に、段４１４は、保護層４２５および下層の犠牲層４２９を含む。誘電体層４２６は、それぞれの犠牲層４２９の下にあってよく、真下の段４１４の保護層４２５と接触していてよい。
図６を参照すると、方法６００は、それぞれの段の上面の上に犠牲層を形成するために、イオン注入プロセスが実行される動作６０４に進む。図４Ｂは、対応する構造を示す。
図４Ｂに示すように、イオン注入プロセスは、少なくとも１つの段４１４の上面の上に犠牲部４１９を形成するために実行され得る。いくつかの実施形態では、複数の犠牲部４１９が、それぞれの段４１４の上にそれぞれ形成される。犠牲部４１９は、少なくともそれぞれの段４１４のランディング領域をカバーし得る。いくつかの実施形態では、犠牲部４１９は、それぞれの段４１４の全幅ｄを（たとえば、図３Ａに戻って参照して、ｘ方向に沿って）カバーする。犠牲部４１９が、ｘ方向に沿って上側の段４１４の下に延びないように、犠牲部４１９は、真上の段４１４の縁部において切断され得る。様々な実施形態では、長さＤを有する犠牲部４１９は、それぞれの段４１４の全長を（たとえば、図３Ｂに戻って参照して、ｙ方向に沿って）カバーしてもしなくてもよい。犠牲部４１９は、イオン注入プロセスに応じて、ブリッジ構造４０８と階段４０６との間の境界において切断されてもされなくてもよい。ｚ方向に沿って、犠牲部４１９の厚さは、犠牲層４２９の厚さ以下であり得る。いくつかの実施形態では、犠牲部４１９の厚さは、犠牲層４２９の厚さに等しい。
イオン注入は、犠牲層４２９の処理部（すなわち、犠牲部４１９）の物理特性を変更し得る。いくつかの実施形態では、後続のゲート交換プロセスにおいて、犠牲層４２９を除去するためのエッチャントが、犠牲層４２９の上の犠牲部４１９上でより高いエッチング速度を有し得るように、犠牲部４１９は、より高い多孔性を有するためにイオンによって照射され得る。すなわち、犠牲層４２９を除去するためのエッチャントは、犠牲層４２９の上の犠牲部４１９を選択的にエッチングし得る。いくつかの実施形態では、犠牲部４１９は、犠牲層４２９より低い密度を有し、より容易にエッチングされるようになる。いくつかの実施形態では、犠牲部４１９上のエッチング速度と犠牲層４２９上のエッチング速度との間の比は、約３：１であり得る。様々な実施形態では、イオン注入プロセスは、任意の好適なエネルギーにおいて好適なイオンを用いる傾斜イオン注入プロセスを採用する。いくつかの実施形態では、傾斜イオン注入プロセスは、イオンをブリッジ構造４０８にも注入し得る。いくつかの実施形態では、イオンは、ホウ素（Ｂ）イオンを含む。随意に、アニールプロセスなどの熱処理が、イオン注入の後に実行され得る。
いくつかの実施形態では、イオン注入プロセスを経験せずに上側の段４１４の下にある犠牲層４２９の部分（図４Ａに戻って参照）は、それぞれの段４１４の中に誘電体部を形成し得る。誘電体部は、真上の段４１４の縁部において犠牲部４１９と接触し得る。いくつかの実施形態では、犠牲部４１９の厚さが犠牲層４２９の厚さより小さい場合、初期の他の誘電体部（図示せず）は、犠牲部４１９の下に形成される。初期の他の誘電体部は、犠牲部４１９の下にあってイオン注入プロセスを経験しない犠牲層４２９の部分によって形成され得る。いくつかの実施形態では、ｘ方向に沿った初期の他の誘電体部の幅は、それぞれの犠牲部４１９と同じであり、ｚ方向に沿った初期の他の誘電体部の幅は、それぞれの誘電体部（または、犠牲層４２９）の幅より小さい。いくつかの実施形態では、ｙ方向に沿った初期の他の誘電体部の長さは、導体部４２０の長さ（たとえば、長さＤ）に等しくてよい。いくつかの実施形態では、ｚ方向に沿って、各段４１４は、犠牲部４１９と、少なくとも下層の誘電体層４２６（および、形成されている場合は初期の他の誘電体部）とを含む。さらに、底の段４１４を除いて、各段４１４は、誘電体部と、下側の段４１４の誘電体層４２６との１つまたは複数のペアの上にあり得る。
随意に、犠牲部４１９は、ｙ方向に沿って段４１４を完全にはカバーしなくてよく、第２の誘電体部４２３は、イオン注入プロセスを経験した部分の外の犠牲層４２９の部分から形成され得る。いくつかの実施形態では、ｘ方向に沿った第２の誘電体部４２３の幅は、それぞれの段４１４の幅（たとえば、幅ｄ）に対して小さくても、等しくても、または大きくてもよい。いくつかの実施形態では、ｚ方向に沿った第２の誘電体部４２３の厚さは、それぞれの犠牲層４２９の厚さ以下であってよい。
図５Ｂは、イオン注入プロセスの後の段４１４の拡大図５０２を示す。図５Ｂに示すように、犠牲部４１９は、それぞれの保護層４２５の下の各段４１４の中に形成され得る。隣接する段４１４の犠牲部４１９は、いかなる方向に沿っても重複しない。随意に、保護層４２５は、下層の犠牲部４１９を露出するために、イオン注入プロセスの後に除去され得る。いくつかの実施形態では、好適なエッチングプロセス、たとえばドライエッチングおよび／またはウエットエッチングが、保護層４２５を除去するために実行される。このようにして、各段４１４の誘電体層４２６が、それぞれの段４１４の縁部において切断され得る。いくつかの実施形態では、保護層４２５が留保される。
図６を参照すると、方法６００は、複数の横リセスがブリッジ構造内に形成され、横リセス部が各犠牲部から形成される動作６０６に進む。図４Ｃは対応する構造を示す。
図４Ｃに示すように、複数の横リセス４２８が、ブリッジ構造４０８内に形成されてよく、横リセス部４１８は、それぞれの犠牲部４１９から形成され得る。いくつかの実施形態では、ＧＬＳ（たとえば、スリット構造、図３ＣのＧＬＳ３１０に戻って参照）は、横リセス４２８および横リセス部４１８を形成する前に、ブリッジ構造４０８と接触して形成され得る。ＧＬＳは、ｘ－ｚ平面内で階段構造内に延びてよく、基板４０２とブリッジ構造４０８内の犠牲／誘電体ペア（４３９／４３６）とを露出する。リン酸などの好適なエッチャントを採用するエッチングプロセスが、ＧＬＳを介して犠牲層４３９および犠牲部４１９を除去するために使用され得る。いくつかの実施形態では、エッチングプロセスは、ウエットエッチングなどの等方性エッチングプロセスを含む。エッチャントは、ＧＬＳの側壁上に露出されたすべての犠牲層４３９ならびに犠牲部４１９を、同じエッチングプロセスにおいて、たとえば同時に除去する。誘電体層４３６は留保され得る。横リセス４２８は、犠牲層４３９の除去から形成されてよく、横リセス部４１８は、犠牲部４１９の除去から形成され得る。
いくつかの実施形態では、保護層４２５がエッチングプロセスの前に除去される場合、それぞれの横リセス部４１８は、それぞれの段４１４の上面の上に露出される。いくつかの実施形態では、保護層４２５が留保される場合、横リセス部４１８が、それぞれの保護層４２５の下に形成される。いくつかの実施形態では、横リセス部４１８は、第２の誘電体部４２３と横方向に（負のｙ方向に沿って）接触している。いくつかの実施形態では、横リセス部４１８は、下層の誘電体層４２６と接触している。
いくつかの実施形態では、エッチャントは、犠牲部４１９上で、犠牲層４３９より高いエッチング速度を有する。犠牲層４３９に対する犠牲部４１９上のエッチング速度の比は、約５：１～約２：１の範囲内にあり得る。いくつかの実施形態では、比は約３：１である。エッチャントは、ＧＬＳから階段４０６に接近するので、誘電体部の一部は、犠牲部４１９上のより高いエッチング速度の結果としてオーバーエッチングされ得る。誘電体部のオーバーエッチング部は、真上の段４１４と重複してよく、後で形成される導体部の重複部（たとえば、図３Ｄの重複部３２０－２に戻って参照）に対応する。オーバーエッチング部は、横リセス部４１８の一部であり得る。いくつかの実施形態では、各横リセス部４１８の下の誘電体材料の少なくとも１つの所望の部分（たとえば、ｙ方向に沿った所望の長さ）が留保されるように、エッチング時間が制御される。横リセス部４１８の下の留保された誘電体材料は、それぞれのワード線ＶＩＡコンタクトがその上に形成されることになっているランディング領域の下のそれぞれの誘電体構造（図３Ａに戻って参照）を形成し得る。
いくつかの実施形態では、犠牲部４１９の下の階段４０６の一部が、エッチングプロセスの間に除去され得る。図４Ｃに示すように、階段４０６の除去された部分は、誘電体部の部分と、犠牲部４１９の下の誘電体層４２６の部分（たとえば、下側の段４１４）とを含み得る。いくつかの実施形態では、階段４０６の除去された部分は、名目上、ｙ方向に沿って長さＬを有してよく、ｘ方向に沿って犠牲層４２９と同じ長さを有してよい。いくつかの実施形態では、ｚ方向に沿って、犠牲部４１９の厚さが犠牲層４２９の厚さより小さい場合、エッチャントは、初期の他の誘電体部の各々の一部も除去し、横リセス部４１８と接触してその下にそれぞれの他の誘電体部を形成する。
いくつかの実施形態では、少なくとも階段４０６が絶縁構造４５０内にあるように、絶縁構造４５０が、エッチングプロセスの前に階段構造の上に形成される。絶縁構造４５０は、好適な誘電体材料を含んでよく、ＣＶＤ、ＡＬＤおよび／またはＰＶＤなど、任意の好適な堆積方法によって堆積される。いくつかの実施形態では、絶縁構造４５０は、酸化シリコンを含み、ＣＶＤによって堆積される。いくつかの実施形態では、絶縁構造４５０が形成される前に保護層４２５が除去される場合、誘電体材料が、犠牲部４１９と接触するように堆積されてよく、絶縁構造４５０を形成する。いくつかの実施形態では、保護層４２５が留保される場合、堆積された誘電体材料は、保護層４２５上に蓄積し得る。その結果、絶縁構造４５０は、保護層４２５と、保護層４２５上に堆積された誘電体材料とを含み得る。絶縁構造４５０は、階段４０６が形成された後でかつワード線ＶＩＡコンタクトが形成される前の任意の好適な時間に形成され得ることに留意されたい。絶縁構造４５０を形成するための特定のタイミングは、本開示の実施形態によって限定されるべきではない。
図６を参照すると、方法６００は、複数の導体層が横リセス内に形成され、導体部がそれぞれの横リセス部内に形成される動作６０８に進む。図４Ｄは対応する構造を示す。
図４Ｃに示すように、複数の導体層４３０が、ブリッジ構造４０８内に形成されてよく、導体部４２０が、階段４０６内のそれぞれの段４１４の中に形成され得る。いくつかの実施形態では、ＡＬＤ、ＣＶＤおよび／またはＰＶＤなどの好適な堆積プロセスが、横リセス４２８および横リセス部４１８を同じプロセス内で充填するように好適な導体材料を堆積するために実行される。導体材料は、横リセス４２８および横リセス部４１８をＧＬＳから充填し得る。それぞれの横リセス部４１８のオーバーエッチング部が、真上の段４１４の下の導体部４２０の重複部を形成するために導電材料で充填され得る。横リセス部４１８の他の部分が、非重複部と、他の重複部（たとえば、図３Ｄの非重複部３２０－１および重複部３２０－３のそれぞれに戻って参照）とを形成するために導体材料で充填されてよく、両者は、それぞれの段４１４の上面の上にある。いくつかの実施形態では、導体材料は、犠牲部４１９（または、導体部４２０）の下の階段４０６の除去された部分も充填してよく、接続構造４２１（図３Ｃに戻って参照）を形成する。導体材料は、タングステン、コバルト、銅、アルミニウム、ポリシリコン、ドープシリコン、シリサイド、または任意のそれらの組合せを含み得る。
図６を参照すると、方法６００は、ワード線ＶＩＡコンタクトが、それぞれの導体部と接触して形成される動作６１０に進む。図４Ｅは対応する構造を示す。
図４Ｅに示すように、ワード線ＶＩＡコンタクト４１６は、絶縁構造４５０内に形成され、それぞれの導体部４２０と接触している。いくつかの実施形態では、ワード線ＶＩＡコンタクト４１６は、それぞれの導体部４２０の非重複部の上に形成される。ワード線ＶＩＡコンタクト４１６は、導体部４２０を露出する開口を形成するために絶縁構造４５０をパターニングすることと、その開口内を充填するために好適な導電材料を堆積することとによって形成され得る。いくつかの実施形態では、絶縁構造４５０のパターニングは、好適なエッチングプロセス、たとえばドライエッチングおよび／またはウエットエッチングが後続するフォトリソグラフィプロセスを含む。導電材料は、タングステン、コバルト、銅、アルミニウム、ポリシリコン、ドープシリコン、シリサイド、または任意のそれらの組合せを含む。いくつかの実施形態では、導体層４３０および導体部４２０が形成された後、ＡＣＳがＧＬＳ内に形成される。
本開示の実施形態は、３Ｄメモリデバイスを提供する。３Ｄメモリデバイスは、メモリアレイ構造および階段構造を含む。階段構造は、メモリアレイ構造の中間に位置し、メモリアレイ構造を横方向に沿って第１のメモリアレイ構造と第２のメモリアレイ構造とに分割する。階段構造は、横方向に沿って延びる複数の段と、第１のメモリアレイ構造および第２のメモリアレイ構造と接触しているブリッジ構造とを含む。複数の段は、１つまたは複数の誘電体ペアの上に１つの段を含む。段は、段の上面の上にありかつブリッジ構造と接触して電気的に接続される導体部と、同じレベルにあって導体部と接触している誘電体部とを含む。段は、ブリッジ構造を介して第１のメモリアレイ構造および第２のメモリアレイ構造のうちの少なくとも１つに電気的に接続される。横方向に直角の第２の横方向に沿ってブリッジ構造から離れるにつれて、導体部の幅は減少する。
いくつかの実施形態では、導体部の一部は、上側の段と重複する。
いくつかの実施形態では、導体部の一部の横寸法は、第２の横方向に沿って減少する。
いくつかの実施形態では、導体部の一部は、直角三角形の側面形状を有する。
いくつかの実施形態では、段は、導体部および誘電体部の下に誘電体層をさらに含む。
いくつかの実施形態では、導体部および誘電体層はそれぞれ、１つまたは複数の誘電体ペアの上にある。
いくつかの実施形態では、横方向に沿って、導体部の別の部分の幅は、段の寸法に等しい。
いくつかの実施形態では、第２の横方向に沿って、導体部の長さは、段の第２の寸法以下である。
いくつかの実施形態では、導体部の厚さは、垂直方向に沿った誘電体部の厚さ以下である。
いくつかの実施形態では、導体部は、タングステン、コバルト、銅、アルミニウム、シリサイド、およびポリシリコンのうちの少なくとも１つを含む。いくつかの実施形態では、誘電体部は、窒化シリコンを含む。いくつかの実施形態では、誘電体層は、酸化シリコンを含む。
いくつかの実施形態では、ブリッジ構造は、各々が第１および第２のメモリアレイ構造と接触している、交互配置された複数の導体層を含む。いくつかの実施形態では、導体部は、同じレベルにあるそれぞれの導体層と接触して電気的に接続される。
いくつかの実施形態では、１つまたは複数の誘電体ペアの各々は、下側の段に対応する誘電体部および誘電体層を含む。
本開示の実施形態は、３Ｄメモリデバイスを提供する。３Ｄメモリデバイスは、メモリアレイ構造と、メモリアレイ構造と接触しているランディング構造とを含む。ランディング構造は、各々が横方向に沿って延びるそれぞれの深さにおける複数のランディング領域と、メモリアレイ構造と接触しているブリッジ構造とを含む。複数のランディング領域は、それぞれの上面の上の導体部と、同じレベルにあって導体部と接触している誘電体部とをそれぞれ含む。導体部は、ブリッジ構造を介してメモリアレイ構造に電気的に接続される。導体部の幅は、横方向に直角の第２の横方向に沿ってブリッジ構造から離れるにつれて減少する。複数のランディング領域はそれぞれ、１つまたは複数の誘電体ペアの上にある。
いくつかの実施形態では、導体部の一部は、上側のランディング領域と重複する。
いくつかの実施形態では、導体部の一部の横寸法は、第２の横方向に沿って減少する。
いくつかの実施形態では、導体部の一部は、直角三角形の側面形状を有する。
いくつかの実施形態では、複数のランディング領域は、導体部および誘電体部の下に誘電体層をさらに含む。
いくつかの実施形態では、導体部および誘電体層はそれぞれ、１つまたは複数の誘電体ペアの上にある。
いくつかの実施形態では、横方向に沿って、導体部の別の部分の幅は、それぞれのランディング領域の寸法に等しい。
いくつかの実施形態では、第２の横方向に沿って、導体部の長さは、それぞれのランディング領域の第２の寸法以下である。
いくつかの実施形態では、ランディング構造は、横方向に沿って延びる複数の段を含む。いくつかの実施形態では、複数のランディング領域の各々は、それぞれの段の上面の上にある。
いくつかの実施形態では、導体部の厚さは、垂直方向に沿った誘電体部の厚さ以下である。
いくつかの実施形態では、導体部は、タングステン、コバルト、銅、アルミニウム、シリサイド、およびポリシリコンのうちの少なくとも１つを含む。いくつかの実施形態では、誘電体部は、窒化シリコンを含む。いくつかの実施形態では、誘電体層は、酸化シリコンを含む。
いくつかの実施形態では、ブリッジ構造は、各々がメモリアレイ構造と接触している、交互配置された複数の導体層を含む。いくつかの実施形態では、導体部は、同じレベルにある第２の導体のうちのそれぞれの１つと接触して電気的に接続される。
いくつかの実施形態では、１つまたは複数の誘電体ペアの各々は、下側のランディング領域に対応する誘電体部および誘電体層を含む。
本開示の実施形態は、３Ｄメモリデバイスを提供する。３Ｄメモリデバイスは、メモリアレイ構造および階段構造を含む。階段構造は、横方向に沿って延びる複数の段を含む。複数の段は、段の上面の上の導体部と、同じレベルにあって導体部と接触している誘電体部とを有する段を含む。導体部は、メモリアレイ構造に電気的に接続される。横方向に直角の第２の横方向に沿って、導体部の幅は変化する。
いくつかの実施形態では、導体部の一部は、上側の段と重複する。
いくつかの実施形態では、導体部の一部の横寸法は、第２の横方向に沿って減少する。
いくつかの実施形態では、導体部の一部は、直角三角形の側面形状を有する。
いくつかの実施形態では、階段構造は、導体部および誘電体部の下に誘電体層をさらに含む。
いくつかの実施形態では、導体部および誘電体層はそれぞれ、１つまたは複数の誘電体ペアの上にある。
いくつかの実施形態では、横方向に沿って、導体部の別の部分の幅は、段の寸法に等しい。
いくつかの実施形態では、第２の横方向に沿って、導体部の長さは、段の第２の寸法以下である。
いくつかの実施形態では、導体部の厚さは、垂直方向に沿った誘電体部の厚さ以下である。
いくつかの実施形態では、導体部は、タングステン、コバルト、銅、アルミニウム、シリサイド、およびポリシリコンのうちの少なくとも１つを含む。いくつかの実施形態では、誘電体部は、窒化シリコンを含む。いくつかの実施形態では、誘電体層は、酸化シリコンを含む。
いくつかの実施形態では、３Ｄメモリデバイスは、階段構造およびメモリアレイ構造と接触しているブリッジ構造をさらに含む。ブリッジ構造は、各々がメモリアレイ構造と接触している、交互配置された複数の導体層を含む。導体部は、同じレベルにある導体層のうちの１つと接触して電気的に接続される。階段構造は、ブリッジ構造を介してメモリアレイ構造に電気的に接続される。
いくつかの実施形態では、１つまたは複数の誘電体ペアの各々は、下側の段に対応する誘電体部および誘電体層を含む。
本開示の実施形態は、３Ｄメモリデバイスの階段構造を形成するための方法を提供する。方法は、以下の動作を含む。最初に、複数の段の中に、交互配置された複数の第１の犠牲層と複数の第１の誘電体層とを有する、複数の段が形成される。ブリッジ構造が、複数の段と接触して形成され、ブリッジ構造は、交互配置された複数の第２の犠牲層と複数の第２の誘電体層とを有する。各第１の犠牲層は、同じレベルのそれぞれの第２の犠牲層と接触しており、各第１の誘電体層は、同じレベルのそれぞれの第２の誘電体層と接触している。犠牲部は、段のうちの少なくとも１つに対応する第１の犠牲層内に形成される。犠牲部は、それぞれの段の上面にあり、上側の段の縁部において切断される。第２の犠牲層および犠牲部は、複数の横リセスおよび１つの横リセス部をそれぞれ形成するために、同じエッチングプロセスによって除去される。複数の導体層が、横リセス内に形成され、導体部が、横リセス部内に形成され、導体層のうちのそれぞれの１つと接触している。
いくつかの実施形態では、方法は、それぞれの第１の犠牲層内に誘電体部を形成するステップをさらに含む。犠牲部は、犠牲層と接触しかつそれと同じレベルにある。
いくつかの実施形態では、エッチングプロセスでは、犠牲部の上のエッチング速度は、第２の犠牲層の上のエッチング速度より高い。
いくつかの実施形態では、第２の犠牲層の上のエッチング速度に対する犠牲部の上のエッチング速度の比は、約３：１である。
いくつかの実施形態では、横リセス部を形成するステップは、上側の段の下の誘電体部の一部をエッチングプロセスによって除去するステップをさらに含む。
いくつかの実施形態では、犠牲部を形成するステップは、エッチングプロセスにおいて第１の犠牲層の露出された部分のエッチング速度を変えるために、段のうちの少なくとも１つの第１の犠牲層の露出された部分の上にイオン注入プロセスを実行するステップを含む。
いくつかの実施形態では、イオン注入プロセスは、ホウ素（Ｂ）を用いる傾斜イオン注入プロセスを含む。
いくつかの実施形態では、方法は、イオン注入プロセスの前に第１の犠牲層の上に保護層を形成するステップをさらに含む。
いくつかの実施形態では、方法は、イオン注入プロセスの後に保護層を除去するステップをさらに含む。
いくつかの実施形態では、方法は、犠牲部の下の下側の段に対応する第１の犠牲層および第１の誘電体層の部分を留保するステップをさらに含む。
いくつかの実施形態では、方法は、犠牲部の下の第１の犠牲層および第１の誘電体層の別の部分をエッチングプロセスによって除去するステップをさらに含む。
いくつかの実施形態では、方法は、階段構造内にスリット構造を形成するステップと、スリット構造を介して複数の第２の犠牲層および犠牲部を除去するステップとをさらに含む。
いくつかの実施形態では、複数の導体および導体部を形成するステップは、横リセスおよび横リセス部を充填するために導体材料を堆積するステップを含む。
いくつかの実施形態では、方法は、導体部の上にコンタクトを形成するステップをさらに含む。
特定の実施形態についての上記の説明は、過度の実験を要することなく、本開示の一般的概念から逸脱することなく、他の人々が、当業者の知識を適用することによって、様々なアプリケーションに対してそのような特定の実施形態を容易に修正および／または適応することができる、本開示の一般的性質を公開する。それゆえ、そのような適応形態および修正形態は、本明細書で提示する教示および指導に基づいて、本開示の実施形態の等価物の意味および範囲に入ることが意図されている。本明細書の表現または専門用語は、本明細書の専門用語または表現が、教示および指導の観点から当業者によって解釈されるように、限定ではなく説明を目的とするものであることが理解されよう。
本開示の実施形態は、特定の機能およびそれらの関係の実装形態を示す機能的構成要素を用いて上記で説明された。これらの機能的構成要素の境界は、説明の便宜のために本明細書で任意に規定された。特定の機能およびそれらの関係が適切に実行される限り、代替の境界が規定され得る。
概要および要約のセクションは、本発明者によって熟考された本開示の例示的な実施形態のすべてではなく１つまたは複数を説明してよく、したがって、本開示および添付の特許請求の範囲を限定することは、まったく意図されていない。
本開示の広がりおよび範囲は、上記で説明した例示的な実施形態のいずれによっても限定されるべきではなく、以下の特許請求の範囲およびそれらの等価物のみに従って規定されるべきである。
１００ ３次元（３Ｄ）メモリデバイス
１０１ 基板
１０２ 階段構造
１０４－１ 第１のメモリアレイ構造
１０４－２ 第２のメモリアレイ構造
１０６ 階段
１０８ ブリッジ構造
１１０ ゲート線スリット（ＧＬＳ）
１１２ メモリストリング
１１４ 段
１１６ ワード線垂直相互接続アクセス（ＶＩＡ）コンタクト
１２０ メモリフィンガー
２００ ３Ｄメモリデバイス
２０２－１ 階段構造
２０２－２ 階段構造
２０４ メモリアレイ構造
２０６ 階段
２０８ ブリッジ構造
２１０ ＧＬＳ
２１２ メモリストリング
２１４ 段
２１６ ワード線ＶＩＡコンタクト
２２０ メモリフィンガー
３０２ 基板
３０６ 階段
３０８ ブリッジ構造
３１０ ＧＬＳ
３１４ 段
３１６ ワード線ＶＩＡコンタクト
３２０ 導体部
３２０－１ 非重複部
３２０－２ 重複部
３２０－３ 重複部
３２１ 接続構造
３２３ 第２の誘電体部
３２４ 誘電体部
３２６ 誘電体層
３３０ 導体層
３３６ 誘電体層
３４０ 誘電体構造
３５０ 絶縁構造
４０２ 基板
４０６ 階段
４０８ ブリッジ構造
４１４ 段
４１８ 横リセス部
４１９ 犠牲部
４２０ 導体部
４２１ 接続構造
４２３ 第２の誘電体部
４２５ 保護層
４２６ 誘電体層
４２８ 横リセス
４２９ 犠牲層
４３０ 導体層
４３６ 誘電体層
４３９ 犠牲層
４５０ 絶縁構造
５００ 段４１４の拡大図
５０２ 段４１４の拡大図

Claims (18)

  1. メモリアレイ構造と、
    前記メモリアレイ構造の中間にありかつ前記メモリアレイ構造をｘ方向に沿って第１のメモリアレイ構造および第２のメモリアレイ構造に分割する階段構造とを含み、前記階段構造が、（ｉ）前記ｘ方向に沿って延びる複数の段と、（ｉｉ）前記第１のメモリアレイ構造および前記第２のメモリアレイ構造と接触しているブリッジ構造とを含み、
    前記複数の段のうちの１つの段が、前記段の上面の上にありかつ前記ブリッジ構造と接触して電気的に接続される導体部と、同じレベルにあって前記導体部と接触している誘電体部とを含み、前記段が、前記ブリッジ構造を介して前記第１のメモリアレイ構造および前記第２のメモリアレイ構造のうちの少なくとも１つに電気的に接続され、
    前記ｘ方向に沿って、前記導体部が、前記ブリッジ構造に近い位置において前記段に直に隣接する上側の段の下部までさらに延び、かつ前記誘電体部と接触しており、
    前記導体部が、ｚ方向に沿って前記上側の段と重複する第１の導体部を含み、前記ｚ方向が、前記ｘ方向に直角である、３次元（３Ｄ）メモリデバイス。
  2. 前記導体部が、前記ｚ方向に沿って前記段に直に隣接する下側の段と重複する第２の導体部と、前記段に直に隣接する段と重複しない第３の導体部とをさらに含む、請求項１に記載の３Ｄメモリデバイス。
  3. 前記第１の導体部および前記第２の導体部が、ｘ-ｙ平面において直角三角形の形状を有し、前記第３の導体部が、ｘ-ｙ平面において直角台形の形状を有し、ｙ方向は前記ｘ方向に直角である、請求項２に記載の３Ｄメモリデバイス。
  4. 前記ｘ方向に沿って、前記第３の導体部の幅が前記段のｘ方向に沿った長さ以下である、請求項３に記載の３Ｄメモリデバイス。
  5. 前記ｘ方向に直角のｙ方向に沿って、前記導体部の長さが前記段のｙ方向に沿った長さ以下である、請求項１に記載の３Ｄメモリデバイス。
  6. 前記導体部の厚さが、ｚ方向に沿った前記誘電体部の厚さ以下であり、前記ｚ方向が前記ｘ方向に直角である、請求項１に記載の３Ｄメモリデバイス。
  7. メモリアレイ構造と、
    ｘ方向に沿って延びる複数の段を含む階段構造とを含み、前記複数の段が、前記段の上面の上の導体部と、同じレベルにあって前記導体部と接触している誘電体部とを含む１つの段を含み、前記導体部が、前記メモリアレイ構造に電気的に接続され、
    前記ｘ方向に直角のｙ方向に沿って、前記導体部の幅が減少し、
    前記導体部が、ｚ方向に沿って上側の段と重複する第１の導体部を含み、前記ｚ方向が、前記ｘ方向および前記ｙ方向に直角である、３次元（３Ｄ）メモリデバイス。
  8. 前記導体部が、前記ｚ方向に沿って前記段に直に隣接する下側の段と重複する第２の導体部と、前記段に直に隣接する段と重複しない第３の導体部とをさらに含む、請求項７に記載の３Ｄメモリデバイス。
  9. 前記第１の導体部および前記第２の導体部が、ｘ-ｙ平面において直角三角形の形状を有し、前記第３の導体部が、ｘ-ｙ平面において直角台形の形状を有する、請求項８に記載の３Ｄメモリデバイス。
  10. 前記ｘ方向に沿って、前記第３の導体部の幅が前記段のｘ方向に沿った長さ以下である、請求項８に記載の３Ｄメモリデバイス。
  11. 前記ｙ方向に沿って、前記導体部の長さが前記段のｙ方向に沿った長さ以下である、請求項７に記載の３Ｄメモリデバイス。
  12. 前記導体部の厚さが、ｚ方向に沿った前記誘電体部の厚さ以下であり、前記ｚ方向が、前記ｘ方向および前記ｙ方向に直角である、請求項７に記載の３Ｄメモリデバイス。
  13. ３次元（３Ｄ）メモリデバイスの階段構造を形成するための方法であって、
    複数の段の中に、交互配置された複数の第１の犠牲層と複数の第１の誘電体層とを含む複数の段を形成するステップと、
    前記複数の段のうちの少なくとも１つに対応する前記第１の犠牲層内に犠牲部を形成するステップであって、前記犠牲部が、前記それぞれの段の上面にある、ステップと、
    複数の横リセスおよび横リセス部をそれぞれ形成するために第２の犠牲層および前記犠牲部を同じエッチングプロセスによって除去するステップと、
    （ｉ）それに応じて、前記複数の横リセス内に複数の導体層を形成するステップ、および（ｉｉ）前記横リセス部内にありかつ前記複数の導体層のうちのそれぞれの１つと接触している導体部を形成するステップとを含み、
    前記導体部が、前記段に直に隣接する上側の段と重複する第１の導体部を含む、方法。
  14. 前記犠牲部を形成するステップが、
    前記エッチングプロセスにおいて前記第１の犠牲層の露出された部分のエッチング速度を変えるために、前記段のうちの前記少なくとも１つの前記第１の犠牲層の前記露出された部分の上にイオン注入プロセスを実行するステップを含む、請求項１３に記載の方法。
  15. 前記イオン注入プロセスが、ホウ素（Ｂ）を用いる傾斜イオン注入プロセスを含む、請求項１４に記載の方法。
  16. 前記イオン注入プロセスの前に前記第１の犠牲層の上に保護層を形成するステップと、前記イオン注入プロセスの後に前記保護層を除去するステップとをさらに含む、請求項１４に記載の方法。
  17. 前記導体部の上にコンタクトを形成するステップをさらに含む、請求項１３に記載の方法。
  18. 前記複数の段と接触しているブリッジ構造を形成するステップをさらに含み、前記ブリッジ構造が、交互配置された複数の第２の犠牲層と複数の第２の誘電体層とを含み、各第１の犠牲層が、同じレベルにおいてそれぞれの第２の犠牲層と接触しており、各第１の誘電体層が、同じレベルにおいてそれぞれの第２の誘電体層と接触しており、前記段が、前記ブリッジ構造を介して前記３Ｄメモリデバイスのメモリアレイ構造に電気的に接続される、請求項１３に記載の方法。
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