TW202023038A - 用於立體記憶體件的接觸結構 - Google Patents

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胡明
程紀偉
羅世金
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Abstract

公開了立體記憶體件的接觸結構及其製造方法的實施例。所述立體儲存結構包括設置在基底上的膜疊層,其中所述膜疊層包括多個導電層和介電層對,每一導電層和介電層對具有導電層和第一介電層。所述立體儲存結構還包括形成於所述膜疊層中的階梯結構,其中所述階梯結構包括多個台階,每一階梯台階具有兩個或更多導電層和介電層對。所述立體儲存結構進一步包括形成於所述階梯結構上方的第一絕緣層中的多個同軸接觸結構,其中每一同軸接觸結構包括一個或多個導電環和絕緣環對以及導電芯,每一導電環和絕緣環對具有導電環和絕緣環。

Description

用於立體記憶體件的接觸結構
本發明總體上涉及半導體技術領域,更具體而言涉及用於形成立體(3D)記憶體的方法。
透過改進製程技術、電路設計、程式設計演算法和製造製程使平面儲存單元縮小到了更小的尺寸。但是,隨著儲存單元的特徵尺寸接近下限,平面加工和製造技術變得更具挑戰性而且成本更高。因此,平面儲存單元的儲存密度接近上限。立體(3D)儲存架構能夠解決平面儲存單元中的密度限制。
在本發明中描述了用於立體記憶體件的接觸結構及其形成方法的實施例。
在一些實施例中,立體儲存結構包括設置在基底上的膜疊層,其中,所述膜疊層包括多個導電層和介電層對,每一導電層和介電層對具有導電層和第一介電層。所述立體儲存結構還包括形成於所述膜疊層中的階梯結構,其中所述階梯結構包括多個階梯台階,每一階梯台階具有兩個或更多導電層和介電層對。所述立體儲存結構進一步包括形成於所述階梯結構上方的第一絕緣層中的多個同軸接觸結構,其中每一同軸接觸結構包括一個或多個導電環和絕緣環對以及導電芯,其中每一導電環和絕緣環對包括導電環和絕緣環。
在一些實施例中,每一導電環接觸所述階梯台階的對應導電層和介電層對的導電層。
在一些實施例中,每一同軸接觸結構至少包括外導電環和內導電環,並且所述外導電環與所述階梯台階的上導電層和介電層對對應,其中,所述外導電環包括更大直徑,並且所述上導電層和介電層對離所述基底更遠。
在一些實施例中,每一同軸接觸結構至少包括外導電環和內導電環,並且所述內導電環與所述階梯台階的下導電層和介電層對對應,其中,所述內導電環包括更小直徑,並且所述下導電層和介電層對離所述基底更近。
在一些實施例中,所述導電芯接觸兩個或更多導電層和介電層對構成的階梯台階中的離基底最近的導電層。
在一些實施例中,所述導電環和絕緣環對的絕緣環被設置為圍繞所述導電環的側壁和所述階梯結構的導電層的側壁,其中,所述絕緣環被配置為使所述導電環與另一導電環或所述導電芯電性隔離。
在一些實施例中,所述絕緣環被設置到兩個或更多導電層和介電層對構成的階梯台階的第一介電層的側壁上。
在一些實施例中,所述立體儲存結構進一步包括設置在所述第一絕緣層和所述階梯結構之間的阻擋層,並且所述多個同軸接觸結構穿過所述阻擋層延伸。
在一些實施例中,所述立體儲存結構進一步包括所述導電層上的閘極介電層,並且所述導電環穿過所述閘極介電層延伸,以接觸所述階梯結構的導電層。
本發明的另一方面提供了一種用於形成立體(3D)記憶體件的方法。一種用於形成立體(3D)儲存結構的方法包括在基底上設置介電膜疊層,其中所述介電膜疊層包括多個交替介電層對,每一交替介電層對具有第一介電層和不同於所述第一介電層的第二介電層。所述方法還包括在所述介電膜疊層中形成介電階梯,其中所述介電階梯包括多個介電階梯台階,每一介電階梯台階具有兩個或更多交替介電層對。所述方法進一步包括在所述介電階梯上設置第一絕緣層,在所述介電膜疊層中形成多個儲存串,以及利用導電層替代所述第二介電層,以形成具有多個台階的階梯結構,其中每一階梯台階包括兩個或更多導電層和介電層對,每一導電層和介電層對具有導電層和第一介電層。所述方法還包括在所述階梯結構上形成多個同軸接觸結構。
在一些實施例中,形成所述同軸接觸結構包括形成用於所述階梯結構中的階梯台階的每一導電層和介電層對的導電環和絕緣環對。
在一些實施例中,形成所述導電環包括:形成第一接觸孔,所述第一接觸孔露出所述階梯結構中的階梯台階的兩個或更多導電層和介電層對之一中的導電層;在所述接觸孔的側壁上和露出的導電層上設置導電膜;以及從所述第一接觸孔的底部去除所述導電膜和所述導電層的部分,以形成導電環,其中所述導電環的底部被形成為接觸所述階梯結構中的階梯台階的兩個或更多導電層和介電層對之一當中的導電層。
在一些實施例中,形成所述導電環進一步包括蝕刻下一導電層和介電層對的介電層。
在一些實施例中,形成所述絕緣環包括:在第一接觸孔中設置第二絕緣層;以及從所述第一接觸孔的底部去除所述第二絕緣層。形成所述絕緣環還包括:形成圍繞所述導電環的側壁以及所述階梯結構中的階梯台階的兩個或更多導電層和介電層對之一的導電層的側壁的絕緣環;以及形成露出所述階梯台階中的下一導電層的第二接觸孔。
在一些實施例中,形成所述同軸接觸結構進一步包括:形成露出兩個或更多導電層和介電層對構成的階梯台階中的離基底最近的導電層的接觸孔;設置導電材料,以填充所述接觸孔;以及形成接觸兩個或更多導電層和介電層對構成的階梯台階中的離基底最近的導電層的導電芯。
在一些實施例中,所述方法進一步包括執行平坦化製程,以去除所述接觸孔外的導電材料,並且形成共平面表面。
在一些實施例中,所述方法進一步包括在形成所述第一絕緣層之前,在所述介電階梯上設置阻擋層。
在一些實施例中,形成所述多個介電階梯台階包括:在介電膜疊層上設置圖案化遮罩;以及在垂直於所述基底的主表面的方向上蝕刻所述介電膜疊層的露出部分,直到去除了所述兩個或更多介電層對的部分為止。形成所述多個介電階梯台階還包括:在平行於所述基底的主表面的方向上對所述圖案化遮罩進行橫向修整;重複所述蝕刻和修整過程,直到形成了最接近基底的主表面的介電階梯台階為止;以及去除所述圖案化遮罩。
在一些實施例中,利用導電層替代所述第二介電層以形成所述階梯結構包括:形成沿所述介電階梯水平延伸的一個或多個縫隙結構開口,其中所述縫隙結構開口垂直穿過所述介電膜疊層。替代所述第二介電層還包括:去除所述介電階梯的第二介電層,以形成多個水平隧道;以及將所述導電層設置到所述多個水平隧道內。
在一些實施例中,所述方法進一步包括在設置所述導電層之前,在所述水平隧道的側壁上設置閘極介電層,其中所述閘極介電層包括高k介電材料、氧化矽、氮化矽或氮氧化矽。
本領域技術人員根據所述本發明的說明書、權利要求和附圖能夠理解本發明的其他方面。
儘管討論了具體配置和排列,但是應當理解所述討論只是為了達到舉例說明的目的。本領域技術人員將認識到可以使用其他配置和排列而不脫離本發明的實質和範圍。本領域技術人員顯然將認識到也可以將本發明用到各種各樣的其他應用當中。
應當指出,在說明書中提到“一個實施例”、“實施例”、“範例實施例”、“一些實施例”等表示所描述的實施例可以包括特定的特徵、結構或特性,但未必各個實施例都包括該特定特徵、結構或特性。此外,這樣的短語未必是指同一實施例。此外,在結合實施例描述特定特徵、結構或特性時,結合明確或未明確描述的其他實施例實現這樣的特徵、結構或特性處於本領域技術人員的知識範圍之內。
一般而言,應當至少部分地根據使用語境來理解術語。例如,文中採用的詞語“一個或多個”可以至少部分地根據語境可以用來從單數的意義上描述任何特徵、結構或特點,或者可以用來從複數的意義上描述特徵、結構或特點的組合。類似地,還可以將詞語“一”、“一個”或“該”理解為傳達單數使用或者傳達複數使用,其至少部分地取決於語境。此外,可以將詞語“基於”理解為未必意在傳達排他的一組因素,相反可以允許存在其他的未必明確表述的因素,這還是至少部分地取決於語境。
應當理解,本發明中的“在……上”、“在……上方”和“在……之上”的含義應當被按照最寬泛的方式解釋,使得“在……上”不僅意味著直接位於某物上,還包括在某物上的時候其間具有中間特徵或層的含義。另外,“在……上”或者“在……之上”不僅有處於某物上或之上的含義,而且還包括其處於某物上或之上但其間沒有任何中間特徵或層的含義(即,直接位於某物上)。
此外,文中為了便於說明可以採用空間相對術語,例如,“下面”、“之下”、“下方”、“之上”、“上方”等,以描述一個元件或特徵與其他元件或特徵的如圖所示的關係。空間相對術語意在包含除了附圖所示的取向之外的處於使用或製程步驟中的裝置的不同取向。所述設備可以具有其他取向(旋轉90度或者處於其他取向上),並照樣相應地解釋文中採用的空間相對描述詞。
如文中所使用的,“基底”一詞是指在上面添加後續材料層的材料。基底包括頂表面和底表面。基底的頂表面通常是形成半導體器件的地方,因此半導體器件形成於基底的頂側,除非另行指明。底表面與頂表面相對,因此基底的底側與基底的頂側相對。能夠對基底本身進行圖案化。添加到基底頂部的材料可以被圖案化,或者可以保持不被圖案化。此外,基底可以包括很寬範圍內的一系列材料,例如,矽、鍺、砷化鎵、磷化銦等。或者,基底可以由非導電材料,例如,玻璃、塑膠或者藍寶石晶圓等形成。
如文中所使用的,“層”一詞可以指包括具有一定厚度的區域的材料部分。層具有頂側和底側,其中,層的底側相對接近基底,頂側相對遠離基底。層可以在整個的下層或上覆結構之上延伸,或者可以具有比下層或上覆結構的範圍小的範圍。此外,層可以是勻質或者非勻質的連續結構的一個區域,其厚度小於該連續結構的厚度。例如,層可以位於所述連續結構的頂表面和底表面之間的任何一組水平面之間,或者位於所述頂表面和底表面處。層可以水平延伸、垂直延伸和/或沿錐形表面延伸。基底可以是層,可以在其內包含一個或多個層,並且/或者可以具有位於其上、之上和/或之下的一個或多個層。層可以包括多個層。例如,互連層可以包括一個或多個導電層和接觸層(在其中形成接觸、互連線路和/或垂直互連接入(VIA)以及一個或多個介電層。
如文中所使用的,詞語“標稱/標稱地”是指在產品或製程的設計階段期間設置的部件或製程步驟的特徵或參數的預期或目標值,連同高於和/或低於所述預期值的某一值範圍。所述值範圍可能歸因於製造製程或容限的略微變化。如文中所使用的,“大約”一詞是指既定量的值能夠基於與物件半導體器件相關聯的特定技術節點改變。基於特定技術節點,“大約”一詞可以指示既定量的值在(例如)該值的10-30%(例如,該值的±10%、±20%或者30%)以內改變。
在本發明中,詞語“水平的/水平地/橫向的/橫向地”是指在標稱上平行於基底的橫向表面。在本發明中,“各個”一詞可能未必僅僅是指“全部中的各個”,而是還可以指“子集中的各個”。
如文中所使用的,“3D記憶體”一詞是指具有垂直取向儲存單元電晶體串(文中稱為“儲存串”,例如,NAND儲存串)的立體(3D)半導體器件,所述垂直取向儲存單元電晶體串位於橫向取向的基底上,進而使得所述儲存串相對於基底沿垂直方向延伸。如文中所使用的,詞語“垂直/垂直地”是指標稱上垂直於基底的橫向表面。
在本發明中,為了便於描述,使用“層級(tier)”指代沿垂直方向基本上具有相同高度的元件。例如,字元線和下面的閘極介電層可以被稱為“層級”,字元線和下面的絕緣層一起可以被稱為“層級”,基本上具有相同高度的各字元線可以被稱為“字元線層級”,依此類推。
在一些實施例中,3D記憶體件的儲存串包括垂直穿過多個導電層和介電層對延伸的半導體柱(例如,矽溝道)。所述多個導電層和介電層對在文中又被稱為“交替導電和介電疊層”。所述導電層與所述半導體柱的相交可以形成儲存單元。所述交替導電和介電疊層的導電層可以在後道工序(BEOL)連接至字元線,其中所述字元線可以電性連接至一個或多個控制閘極。出於例示的目的,以可互換的方式使用字元線和控制閘極來描述本發明。所述半導體柱的頂部(例如,電晶體汲極區)可以連接至位元線(電性連接一個或多個半導體柱)。字元線和位元線通常是相互垂直分布設置的(例如,分別按行和按列),進而形成記憶體的“陣列”,其又被稱為儲存“塊”或者“陣列塊”。
儲存“管芯(die)”可以具有一個或多個儲存“平面”,並且每一儲存平面可以具有多個儲存塊。陣列塊還可以被劃分成多個儲存“頁”,其中每一儲存頁可以具有多個儲存串。在快閃NAND記憶體件中,可以對每一儲存塊執行擦除操作步驟,並且可以對每一儲存頁執行讀出/寫入操作步驟。陣列塊是記憶體件中的執行儲存功能的芯區。為了實現更高的儲存密度,極大提高了垂直3D儲存疊層的數量,進而增加了製造的複雜性和成本。
儲存管芯具有被稱為週邊的另一區域,其為所述管芯提供支援功能。週邊區包括很多數位信號電路、類比信號電路和/或混合信號電路,例如,行解碼器和列解碼器、驅動器、頁緩衝器、感測放大器、定時和控制等電路。週邊電路使用有源和/或無源半導體器件,例如,電晶體、二極體、電容器、電阻器等,這對於本領域技術人員而言將是顯而易見的。
為了便於描述,未討論記憶體件的其他部分。在本發明中,“記憶體件”是一個通稱詞彙,其可以是儲存晶片(封裝)、儲存管芯或者儲存管芯的任何部分。
儘管使用立體NAND器件作為示例,但是在各種應用和設計中,也可以將所公開的結構應用到類似或不同的半導體器件當中,進而(例如)改善金屬連接或佈線。所公開的結構的具體應用不應受到本發明的實施例的限制。
圖1示出了根據本發明的一些實施例的示例性立體(3D)記憶體件100的俯視圖。3D記憶體件100可以是儲存管芯,並且可以包括一個或多個儲存平面101,所述儲存平面101中的每一個可以包括多個儲存塊103。在每一儲存平面101處可以發生等同的併發操作步驟。可以具有數百萬位元組(MB)的尺寸的儲存塊103是執行擦除操作步驟的最小尺寸。如圖1所示,示例性3D記憶體件100包括四個儲存平面101,並且每一儲存平面101包括六個儲存塊103。每一儲存塊103可以包括多個儲存單元,其中可以透過諸如位元線和字元線的互連對每一儲存單元定址。位元線和字元線可以是垂直分布設置的,進而形成金屬線的陣列。在圖1中,字元線和位元線的方向被標示為“BL”和“WL”。在本發明中,儲存塊103又被稱為“儲存陣列”。
3D記憶體件100還包括週邊區105,即圍繞儲存平面101的區域。週邊區105含有週邊電路來支援儲存陣列的功能,例如,頁緩衝器、行解碼器和列解碼器以及感測放大器。
要指出的是,圖1所示的3D記憶體件100中的儲存平面101的排列和每一儲存平面101中的儲存塊103的排列僅被用作示例,其不限制本發明的範圍。
在一些實施例中,3D記憶體件100的儲存陣列和週邊電路被形成到不同的基底上,並且可以被透過晶圓鍵合接合到一起,以形成3D記憶體件100。在這一示例中,貫穿陣列接觸結構可以在儲存陣列和週邊電路之間提供垂直互連,由此降低金屬水平並且縮小管芯尺寸。在發明名稱為“Hybrid Bonding Contact Structure of Three-Dimensional Memory Device”(申請號為No.16/046,852並且提交於2018年7月26日)的共同待審美國專利申請當中描述了採用混合鍵合的3D記憶體的詳細結構和方法,透過引用將其全文併入本文。
參考圖2A,其示出了根據本發明的一些實施例的圖1中的區域108的放大俯視圖。3D記憶體件100的區域108可以包括階梯區210以及溝道結構區211。溝道結構區211可以包括儲存串212的陣列,每一儲存串包括多個堆疊的儲存單元。階梯區210可以包括階梯結構和形成於所述階梯結構上的接觸結構214的陣列。在一些實施例中,橫跨溝道結構區211和階梯區210沿WL方向延伸的多個縫隙結構216能夠將儲存塊劃分成多個儲存指218。至少一些縫隙結構216可以充當用於溝道結構區211中的儲存串212的陣列的共用源極接觸部。頂部選擇閘極切口220可以被設置到每一儲存指218的中央,進而將儲存指218的頂部選擇閘極(top select gate,TSG)劃分成兩部分,並且由此能夠將儲存指劃分成兩個可編程(programmable)設計(讀/寫)頁。儘管可以在儲存塊級別上執行對3D NAND記憶體的擦除操作步驟,但是也可以在儲存頁級別上執行讀操作步驟和寫操作步驟。頁的大小可以具有數千位元組(KB)的尺寸。在一些實施例中,區域108還包括偽儲存串222,以便在製造期間實施製程變化控制和/或用於額外的機械支持。
參考圖2B,其示出了根據本發明的一些實施例的圖1中的區域109的放大俯視圖。3D記憶體件100的區域109可以包括溝道結構區211、貫穿陣列接觸區107以及頂部選擇閘極(TSG)階梯區224。
區域109中的溝道結構區211可以與區域108中的溝道結構區211類似。TSG階梯區224可以包括形成於所述階梯結構上的TSG接觸部226的陣列。TSG階梯區224可以設置於溝道結構區211的側面並在俯視圖中與貫穿陣列接觸區107相鄰。可以在貫穿陣列接觸區107中形成多個貫穿陣列接觸部228。
圖3示出了根據本發明的一些實施例的示例性立體(3D)儲存陣列結構300的部分的透視圖。儲存陣列結構300包括基底330、基底330上方的絕緣膜331、絕緣膜331上方的下選擇閘極(lower select gate,LSG)332構成的層級、以及多個層級的控制閘極333(又被稱為“字元線(WL)”),所述多個層級的控制閘極333堆疊在LSG 332的頂部上,以形成交替導電層和介電層的膜疊層335。在圖3中為了清楚起見沒有示出與各個層級的控制閘極相鄰的介電層。
每一層級的控制閘極透過貫穿膜疊層335的縫隙結構216-1和縫隙結構216-2分隔開。儲存陣列結構300還包括控制閘極333的疊層之上的頂部選擇閘極(TSG)334的層級。TSG 334、控制閘極333和LSG 332的疊層又被稱為“閘電極”。儲存陣列結構300進一步包括儲存串212以及基底330中位於相鄰LSG 332之間的部分中的摻雜源極線區344。每一儲存串212包括穿過絕緣膜331以及交替導電層和介電層的膜疊層335延伸的溝道孔336。儲存串212還包括溝道孔336的側壁上的儲存膜337、儲存膜337上方的溝道層338以及被溝道層338包圍的芯填充膜339。儲存單元340可以形成於控制閘極333和儲存串212的交點處。儲存陣列結構300進一步包括在TSG 334上方連接至儲存串212的多條位元線(BL)341。儲存陣列結構300還包括透過多個接觸結構214連接至閘電極的多條金屬互連線343。膜疊層335的邊緣被配置為具有階梯形狀,以實現對每一層級的閘電極的電性連接。溝道結構區211和階梯區210對應於圖2A的俯視圖中的溝道結構區211和階梯區210,其中圖3中的階梯區210之一能夠被用作用於TSG連接的TSG階梯區230。
在圖3中,出於例示的目的,將三個層級的控制閘極333-1、控制閘極333-2和控制閘極333-3與一個層級的TSG 334和一個層級的LSG 332一起示出。在這一示例中,每一儲存串212可以包括分別對應於控制閘極333-1、333-2和333-3的三個儲存單元340-1、340-2和340-3。在一些實施例中,控制閘極的數量和儲存單元的數量可以超過三個,以提高儲存容量。儲存陣列結構300還可以包括其他結構,例如,貫穿陣列接觸部、TSG切口、共用源極接觸部分和偽溝道結構。為了簡單起見,在圖3中未示出這些結構。
隨著對NAND快閃記憶體中的更高儲存容量的需求,3D儲存單元340或者字元線333的垂直層級的數量也相應增加,進而產生更高的製程複雜性和更高的製造成本。在增加儲存陣列結構300的儲存單元340或字元線333的層級時,為儲存串212蝕刻更深的溝道孔336將變得更加困難,在階梯結構上形成接觸結構214也變得更加困難。例如,為了在大量的垂直堆疊字元線(閘電極)上形成接觸結構214,需要大深寬比蝕刻來形成接觸孔,隨後在接觸孔內進行導電材料的大深寬比沉積。為了降低3D記憶體的每位元成本,要降低儲存結構的尺寸,進而允許在晶圓上製造更多的儲存塊。然而,增多的字元線疊層還將沿平行於基底表面的水平方向導致更寬的階梯結構,進而產生更寬的階梯區210和更低的儲存密度。
為了緩解逐漸增加的垂直堆疊字元線的蝕刻和沉積困難,可以在兩個或更多晶圓上形成3D記憶體件的部分,之後透過晶圓鍵合或者倒裝晶片鍵合將其結合到一起。或者,可以透過依次堆疊多個區段而形成3D記憶體件,其中,每一區段含有更低層級數的字元線堆疊。然而,由於垂直堆疊的字元線引起的階梯結構的更大橫向尺寸仍將限制儲存密度。
本發明中的各種實施例描述了具有同軸接觸結構的3D記憶體的結構和方法,每一同軸接觸結構提供針至所述階梯結構的兩個或更多導電層的電接觸。透過在多個導電層之間共用接觸結構,可以降低階梯區210(圖2中)的尺寸。相應地,能夠改善所述3D NAND記憶體的儲存密度和每比特成本。
圖4示出了根據一些實施例的立體記憶體件的示例性結構400的截面圖,其中所述結構400包括基底330和介電膜疊層445。圖4-17D的截面圖沿圖2A中的WL方向。
基底330能夠提供用於形成後續結構的平臺。在一些實施例中,基底330包括用於形成立體記憶體件的任何適當材料。例如,基底330可以包括任何其他適當材料,例如,矽、矽鍺、碳化矽、絕緣體上矽(SOI)、絕緣體上鍺(GOI)、玻璃、氮化鎵、砷化鎵、III-V族化合物和/或它們的任何組合。
基底330的正表面330f在文中又被稱為基底的“主表面”。可以將材料層設置到基底的正表面330f上。“最頂”層或“上”層是離基底的正表面330f最遠或者較遠的層。“最底”層或“下”層是離基底的正表面330f最近或者較近的層。
在一些實施例中,可以在基底330的正表面330f上的週邊區105中形成週邊器件。在一些實施例中,可以在基底330的正表面330f上的儲存塊103中形成主動元件區 (active device area)。在一些實施例中,基底330可以進一步包括正表面330f上的絕緣膜331。絕緣膜331可以由與所述介電膜疊層相同或不同的材料製成。
週邊器件可以包括任何適當的半導體器件,例如,金屬氧化物半導體場效應電晶體(MOSFET)、二極體、電晶體、電容器等。所述週邊器件可以用到支援儲存芯的儲存功能的數位信號電路、類比信號電路和/或混合信號電路的設計當中,例如,所述週邊器件可以是行解碼器和列解碼器、驅動器、頁緩衝器、感測放大器、定時和控制器件。
儲存塊中的主動元件區被諸如淺溝槽隔離的隔離結構包圍。可以根據儲存塊中的陣列器件的功能在所述主動元件中形成摻雜區,例如,p型摻雜阱和/或n型摻雜阱。
介電膜疊層445沿平行於基底330的正表面330f的橫向方向延伸。介電膜疊層445包括相互交替堆疊的介電層450(又稱為“第一介電層”)和犧牲層452(又稱為“第二介電層”),其中介電層450被配置為是介電膜疊層445的最底層和最頂層。在這種配置中,每一犧牲層452夾在兩個介電層450之間,並且每一介電層450夾在兩個犧牲層452之間(除了最底層和最頂層之外)。
介電層450和下面的犧牲層452又被稱為交替介電層對454。介電膜疊層445的形成可以包括將介電層450設置為均具有相同的厚度或者具有不同的厚度。例如,介電層450的示例性厚度可以處於10nm到500nm的範圍內。類似地,犧牲層452可以均具有相同厚度或者可以具有不同厚度。例如,犧牲層452的示例性厚度可以處於10nm到500nm的範圍內。
儘管在圖4的介電膜疊層445中僅例示了總共21個層,但是應當理解,這只是為了達到舉例說明的目的,可以在介電膜疊層445中包括任何數量的層。
在一些實施例中,介電膜疊層445可以包括除了介電層450和犧牲層452之外的層,並且可以由不同材料製成並且具有不同厚度。
在一些實施例中,介電層450包括任何適當絕緣材料,例如,氧化矽、氮氧化矽、氮化矽、TEOS或者與F、C、N和/或H結合的氧化矽。介電層450還可以包括高k介電材料,例如,氧化鉿、氧化鋯、氧化鋁、氧化鉭或者氧化鑭膜。
基底330上的介電層450的形成可以包括任何適當的沉積方法,例如化學氣相沉積、物理氣相沉積、電漿增強化學氣相沉積(PECVD)、快速熱化學氣相沉積(RTCVD)、低壓化學氣相沉積(LPCVD)、濺射、金屬有機化學氣相沉積(MOCVD)、原子層沉積(ALD)、高密度電漿化學氣相沉積(HDP-CVD)、熱氧化、氮化、任何其他適當沉積方法以及/或者它們的組合。
在一些實施例中,犧牲層452包括不同於介電層450並且能夠被有選擇地去除的任何適當材料。例如,犧牲層452可以包括氧化矽、氮氧化矽、氮化矽、TEOS、多晶矽、多晶鍺、多晶鍺矽及其任何組合。在一些實施例中,犧牲層452還包括非晶半導體材料,例如,非晶矽或非晶鍺。犧牲層452可以是使用與介電層450類似的技術設置的,例如,化學氣相沉積、物理氣相沉積、原子層沉積、熱氧化或氮化或者它們的任何組合。
在一些實施例中,介電層450可以是氧化矽,犧牲層452可以是氮化矽。
圖5示出了根據一些實施例的立體記憶體件的示例性結構500的截面圖,其中所述結構500包括形成於介電膜疊層445中的介電階梯560。在介電階梯560中,介電階梯台階562或者“階梯層”是指在平行於基底表面330f的表面中具有相同的橫向尺寸的層堆疊體。每一介電階梯台階562與下面的階梯台階相比具有於更短的長度,在圖5中將所短的長度示為橫向尺寸“a”。
在一些實施例中,每一介電階梯台階562包括兩個或更多交替介電層對454。每一介電階梯台階562可以具有相同數量的交替介電層對或者不同數量的交替介電層對。作為示例,圖5示出了具有兩個交替介電層對454的介電階梯560。
在一些實施例中,可以透過使用圖案化遮罩(未示出)對所述介電膜疊層445實施重複的蝕刻-修整過程而形成介電階梯560的多個台階。在一些實施例中,所述圖案化遮罩可以包括光阻或者基於碳的聚合物材料。所述圖案化遮罩可以在形成介電階梯560之後被去除。
所述蝕刻-修整過程包括蝕刻過程和修整過程。在蝕刻過程期間,可以去除每一介電階梯台階562的具有露出表面的部分。每一介電階梯台階562被上方層級的階梯台階覆蓋或是被圖案化遮罩覆蓋的部分不被蝕刻。蝕刻深度是介電階梯台階562的厚度。在一些實施例中,介電階梯台階562的厚度是兩個或者更多交替介電層對454的總厚度。在圖5所示的示例中,介電階梯台階562的厚度是兩個或者交替介電層對454的厚度。針對介電層450的蝕刻過程可以具有相對於犧牲層452的高選擇性,並且/或者反之亦然。相應地,下面的交替介電層對454可以充當蝕刻停止層。透過針對每一層切換蝕刻製程,能夠在一個蝕刻循環期間蝕刻出具有多個交替介電層對454的介電階梯台階562。結果,在每一蝕刻-修整循環期間形成一個階梯台階。
在一些實施例中,可以使用諸如反應離子蝕刻(RIE)或其他乾式蝕刻製程的異向性蝕刻來蝕刻介電階梯台階562。在一些實施例中,介電層450是氧化矽。在這一示例中,對氧化矽的蝕刻可以包括使用基於氟的氣體和/或任何其他適當氣體的RIE,例如,所述基於氟的氣體可以是氟化碳(CF4 )、六氟乙烷(C2 F6 )、CHF3 或C3 F6 。在一些實施例中,可以透過濕化學製劑,例如,氫氟酸或者氫氟酸和乙二醇的混合物來去除氧化矽層。在一些實施例中,可以採用定時蝕刻方案。在一些實施例中,犧牲層452是氮化矽。在這一示例中,對氮化矽的蝕刻可以包括使用O2 、N2 、CF4 、NF3 、Cl2 、HBr、BCl3 和/或其組合的RIE。用於去除單層堆疊體的方法和蝕刻劑不應受到本發明實施例的限制。
所述修整過程包括對所述圖案化遮罩應用適當蝕刻製程(例如,同向性乾式蝕刻或者濕式蝕刻),進而能夠將所述圖案化遮罩沿橫向向後拉。橫向後拉尺寸決定著介電階梯560的每一台階的橫向尺寸“a”。在圖案化遮罩修整之後,最頂上的介電階梯台階562的一部分露出,而最頂上的介電階梯台階562的其他部分仍被圖案化遮罩覆蓋。下一個循環的蝕刻-修整過程繼續進行所述蝕刻過程。
在一些實施例中,圖案化遮罩修整過程可以包括乾式蝕刻,例如,使用O2 、Ar、N2 等的RIE。
在一些實施例中,最頂上的介電階梯台階562可以被介電層450覆蓋。在一些實施例中,最頂上的介電階梯台階562可以進一步被其他介電材料覆蓋。可以向形成介電階梯560的每一蝕刻-修整循環的蝕刻過程添加去除介電層450和/或其他介電材料的製程步驟。
圖6示出了根據一些實施例的立體記憶體件的示例性結構600的截面圖,其中結構600包括被設置在結構500上方的阻擋層664。
阻擋層664既覆蓋介電階梯560的頂表面,又覆蓋介電階梯560的側壁。在一些實施例中,阻擋層664可以是任選的蝕刻停止層。例如,阻擋層664可以被用作在接觸孔蝕刻製程期間對下面的結構予以保護的蝕刻停止層。在一些實施例中,側壁上的阻擋層664的厚度可以與頂表面上的阻擋層664的厚度相同。在一些實施例中,側壁上的阻擋層664的厚度可以與頂表面上的阻擋層664的厚度不同。在一些實施例中,阻擋層664可以是使用類似的技術由與介電層450類似的材料製成。
圖7示出了根據一些實施例的立體記憶體件的示例性結構700的截面圖,其中結構700包括被設置在結構600上方的第一絕緣層768。
第一絕緣層768可以是在阻擋層664形成之後被設置到介電階梯560上的。第一絕緣層768可以由任何適當絕緣體制成,並且可以是使用類似的技術由與介電層450類似的材料製成。在一些實施例中,第一絕緣層768還可以包括旋塗玻璃、懸浮在溶劑溶液中的氧化矽和摻雜劑(硼或者磷)的混合物,並且可以是採用例如旋塗的製程設置的。在一些實施例中,第一絕緣層768可以包括低k介電材料,例如,摻碳氧化物(CDO或SiOC或SiOC:H)或者摻氟氧化物(SiOF)等。所述低k介電材料可以是透過化學氣相沉積、物理氣相沉積、濺射等設置的。
在一些實施例中,可以執行平坦化製程,例如,RIE回蝕或者化學機械拋光(CMP),以形成與基底330的表面330f平行的共平面表面。在一些實施例中,第一絕緣層768的頂表面768S可以與阻擋層664的最上部分的頂表面664S共平面。在這一示例中,阻擋層664可以被用作拋光停止部。
圖8示出了根據一些實施例的立體記憶體件的示例性結構800的截面圖,其中所述結構800包括穿過介電膜疊層445的多個儲存串212。儲存串212對應於圖2A-2B以及圖3中的儲存串212。出於例示的目的,圖8示出了兩個儲存串。每一儲存串212穿過由交替介電層對構成的介電膜疊層445延伸,並且包括儲存串212的內表面上的儲存膜337、儲存膜337上的溝道層338以及被溝道層338包圍的芯填充膜339。在發明名稱為“Method for Forming Gate Structure of Three-Dimensional Memory Device”(申請號為No. 16/047,158並且提交於2018年7月27日)的共同待審美國專利申請當中描述了所述NAND儲存串的詳細結構和方法,透過引用將其全文併入本文。
圖9示出了根據一些實施例的立體記憶體件的示例性結構900的截面圖(沿WL方向),其中去除了犧牲層452並且形成了多個水平隧道970。
在形成儲存串212之後,可以沿WL方向形成多個縫隙結構開口(參考圖2A-2B以及圖3)。這些縫隙結構開口穿過介電膜疊層445延伸。之後,可以從縫隙結構216的開口沿BL方向(垂直於WL方向,例如,垂直於圖9所示的截面)去除犧牲層452。
可以透過相對於介電層450具有選擇性的任何適當蝕刻製程(例如,同向性乾式蝕刻或濕式蝕刻)去除犧牲層452,進而使所述蝕刻製程對介電層450具有最低影響。在一些實施例中,犧牲層452可以是氮化矽。在這一示例中,犧牲層452可以是透過使用CF4 、CHF3 、C4 F8 、C4 F6 和CH2 F2 中的一種或多種蝕刻劑的RIE去除的。在一些實施例中,可以使用濕式蝕刻(例如,磷酸)去除犧牲層452。
在去除犧牲層452之後,在水平隧道970中露出了儲存膜337的側壁。
圖10示出了根據一些實施例的立體記憶體件的示例性結構1000的截面圖,其中所述結構1000包括由交替導電層和介電層構成的膜疊層335(例如,對應於圖3中的膜疊層335)。由交替導電層和介電層構成的膜疊層335包括夾在介電層450之間的導電層1072。在結構1000中,每一階梯台階1076包括兩個或更多導電層和介電層對1074,每一導電層和介電層對1074具有一個導電層1072和一個介電層450。在圖10中,作為示例,每一階梯台階1076包括兩個導電層和介電層對1074-1和介電層對1074-2,它們分別被稱為“上層對”和“下層對”。在將導電層1072設置到多個水平隧道內之後,現在將具有交替介電層和犧牲層的介電階梯560變成了具有交替導電層和介電層的階梯結構1060。
導電層1072可以包括任何適用於閘電極的適當導電材料,例如,鎢(W)、鋁(Al)、銅(Cu)、鈷(Co)、鈦(Ti)、鉭(Ta)、氮化鈦(TiN)、氮化鉭(TaN)和/或其任何組合。利用適當沉積方法,所述導電材料可以填充水平隧道970,例如,所述沉積方法為化學氣相沉積(CVD)、物理氣相沉積(PVD)、電漿增強化學氣相沉積(PECVD)、濺射、熱蒸鍍、電子束蒸鍍、金屬有機化學氣相沉積(MOCVD)和/或原子層沉積。在一些實施例中,導電層1072包括透過化學氣相沉積方式而形成的鎢(W)。
在一些實施例中,導電層1072還可以是多晶半導體,例如,多晶矽、多晶鍺、多晶鍺矽、任何其他適當材料和/或它們的組合。在一些實施例中,所述多晶材料可以結合有任何適當類型的摻雜劑,例如,硼、磷或砷。在一些實施例中,導電層1072還可以是非晶半導體。
在一些實施例中,導電層1072可以由包括WSix 、CoSix 、NiSix 或AlSix 等在內的金屬矽化物製成。所述金屬矽化物材料的形成可以包括採用上文描述的類似技術形成金屬層和多晶半導體。所述金屬矽化物的形成可以進一步包括對所沉積的金屬層和多晶半導體層實施熱退火製程,隨後去除未發生反應的金屬。
在一些實施例中,可以在導電層1072(圖10中未示出)之前在水平隧道970中設置閘極介電層,以減少相鄰字元線(閘電極)之間的漏電流,以及/或者減少閘極和溝道之間的漏電流。所述閘極介電層可以包括氧化矽、氮化矽、氮氧化矽和/或其任何適當組合。所述閘極介電層還可以包括高k介電材料,例如,氧化鉿、氧化鋯、氧化鋁、氧化鉭、氧化鑭和/或其任何組合。所述閘極介電層可以是透過諸如化學氣相沉積、物理氣相沉積和/或原子層沉積的其中一種或多種適當沉積製程來形成。
導電層1072在與儲存串212的相交處達成閘電極的作用。在圖10中,十個導電層1072能夠為每一儲存串212形成十個閘電極,例如,TSG 334、LSG 332和八個控制閘極333。對應於八個控制閘極333,每一儲存串212可以具有八個儲存單元340。要指出的是,圖10中示出的儲存串和儲存單元的數量只是為了達到舉例說明的目的,可以增大所述數量,以實現更高的儲存容量。
在形成閘電極之後,可以在所述開口中去除導電材料並且沉積絕緣材料,以形成縫隙結構216,進而將儲存塊分成多個可程式設計並且可讀取的儲存指(參考圖2A-2B)。
在一些實施例中,可以採用諸如離子注入的技術,在部分的基底330中形成摻雜源極線區344(參考圖3)。在這一示例中,可以在縫隙結構216中插入導電芯,以形成針對摻雜源極線區344的共用源極接觸部。
結構1000可以包括其他結構,例如,貫穿陣列接觸部(tunnel array contact,TAC)、TSG切口、共用源極接觸部和偽溝道結構,為了簡潔起見在圖10中未示出所述結構。
圖11示出了根據一些實施例的立體記憶體件的示例性結構1100的截面圖,其中結構1100包括第一絕緣層768中的多個具有直徑“d1 ”的第一接觸孔1180。在圖11中,針對每一階梯台階1076示出了一個第一接觸孔1180,這只是為了達到舉例說明的目的。可以在每一階梯台階1076上形成多個第一接觸孔1180。在一些實施例中,在偽階梯級上沒有第一接觸孔1180。
在一些實施例中,可以使用光阻或聚合物材料作為遮罩層來蝕刻第一接觸孔1180。由於所述階梯結構的拓撲結構(topology)的原因,從頂表面到階梯台階的第一接觸孔1180的深度“H”取決於每一台階的位置。對於具有很多層級的字元線的3D NAND記憶體而言,針對下階梯台階的第一接觸孔1180可能比針對上階梯台階的第一接觸孔1180深得多。因此,離基底330的表面330f更近的階梯台階1076的第一接觸孔1180比離基底330的表面330f遠的階梯台階1076的第一接觸孔1180需要更長的蝕刻時間。可以採用選擇性蝕刻製程,進而使得第一絕緣層768的蝕刻速率高於導電層1072和/或阻擋層664的蝕刻速率。
在一些實施例中,在第一接觸孔1180的蝕刻製程期間,阻擋層664能夠充當蝕刻停止層,並能夠保護下面的結構,直到在阻擋層664的頂部上形成了針對階梯結構1060的所有級的所有第一接觸孔1180為止。之後,能夠使用同樣的遮罩層去除阻擋層664的處於第一接觸孔1180內的部分。在一些實施例中,當閘極介電層被設置到導電層1072上時,所述蝕刻還包括去除第一接觸孔1180內的閘極介電層。
第一接觸孔1180穿過第一絕緣層768、阻擋層664和任選的閘極介電層延伸,進而露出每一階梯台階1076的上層對1074-1的導電層1072的部分。在一些實施例中,第一絕緣層768是氧化矽,阻擋層是氮化矽和氧化矽的組合。在這一示例中,蝕刻氧化矽可以使用採取化學蝕刻劑的異向性RIE,例如,所述化學蝕刻劑是CF4 、CHF3 、C2 F6 、C3 F6 和或其任何組合。蝕刻氮化矽可以使用採取化學蝕刻劑的RIE,例如,所述化學蝕刻劑是O2 、N2 、CF4 、NF3 、Cl2 、HBr、BCl3 和/或其組合。
第一接觸孔1180的直徑“d1 ”較佳比階梯結構1060的橫向尺寸“a”小,在後續製程中將對其予以詳細討論。
圖12示出了根據一些實施例的立體記憶體件的示例性結構1200的截面圖,其中結構1200包括被設置在結構1100上方的導電膜1282。
在一些實施例中,第一接觸孔1180內的導電膜1282與上層對1074-1的導電層1072直接接觸。導電膜1282還覆蓋第一接觸孔1180的側壁。處於第一接觸孔1180的底部的導電膜1282的厚度“t1 ”可以與側壁上的厚度“t2 ”相同或不同。第一接觸孔1180內的導電膜1282的高度是由第一接觸孔1180的深度“H”決定的。
導電膜1282可以包括任何適當導電材料,例如,諸如鎢(W)、鋁(Al)、銅(Cu)、鈷(Co)、鈦(Ti)、鉭(Ta)、氮化鈦(TiN)、氮化鉭(TaN)和/或其任何組合的金屬或金屬化合物。所述金屬或金屬化合物可以是使用諸如CVD、PVD、PECVD、濺射、熱蒸鍍、電子束蒸鍍、MOCVD和/或ALD的適當沉積方法形成的。
導電膜1282還可以是金屬矽化物,包括WSix 、CoSix 、NiSix 或AlSix 等。金屬矽化物材料可以是透過將金屬層直接形成在第一接觸孔1180內的多晶矽層上,之後實施熱退火製程,隨後去除未發生反應的金屬而形成的。
在一些實施例中,導電膜1282包括透過化學氣相沉積沉積的TiN/W/TiN的組合。
圖13示出了根據一些實施例的立體記憶體件的示例性結構1300的截面圖,其中所述結構1300包括多個導電環1384和多個環開口1386。導電環1384覆蓋第一絕緣層768的側壁。導電環1384的底部接觸上層對1074-1的導電層1072。
可以透過使用諸如異向性RIE的異向性蝕刻從環開口1386的底部去除導電膜1282和導電層1072而形成導電環1384。在一些實施例中,階梯結構1060的導電膜1282和導電層1072可以是鎢。在這一示例中,用於形成導電環1384的異向性蝕刻可以包括乾式蝕刻,例如,採用O2 和CF4 的混合物、CClF3 或CBrF3 的RIE。
異向性RIE可以包括用以提高離子的平均自由程以及減少隨機散射的低壓電漿系統。在異向性蝕刻期間,離子沿垂直於基底330的頂表面330f的垂直方向撞擊結構1300。在一些實施例中,導電膜1282的高度“H”(圖12中所示)可以大於第一接觸孔1180底部的厚度“t1 ”與導電層1072的厚度的總厚度。因此,可以去除第一接觸孔1180的底部的導電膜1282和導電層1072,同時保留第一接觸孔1180側壁上的剩餘導電膜,進而形成導電環1384。
導電環1384的厚度“t3 ”取決於導電膜1282的初始側壁厚度“t2 ”以及第一接觸孔1180的側壁輪廓。厚度“t3 ”可以進一步取決於RIE製程條件,例如,總蝕刻時間、離子方向角、壓力、DC偏壓和RF功率等。為了降低寄生電阻和金屬線負荷,較佳可提高導電環1384的厚度“t3 ”。然而,對於第一接觸孔1180的有限直徑“d1 ”而言,需要儲存性能和面積之間的平衡。
對於每一階梯台階1076而言,環開口1386穿過上層對1074-1的導電層1072延伸,其直徑“d2 ”小於第一接觸孔1180的直徑“d1 ”,如圖13所示。
圖14示出了根據一些實施例的立體記憶體件的示例性結構1400的截面圖,其中結構1400包括被設置在結構1300上方的第二絕緣層1488。
第二絕緣層1488覆蓋環開口1386內露出的導電材料,例如,導電環1384和每一階梯台階1076的上層對1074-1的導電層1072的側壁。第二絕緣層1488可以採用類似的沉積技術由與第一絕緣層768類似的材料製成。
圖15示出了根據一些實施例的立體記憶體件的示例性結構1500的截面圖,其中所述結構1500包括多個絕緣環1590和多個第二接觸孔1592。可以透過從結構1400(圖14中)上的環開口1386的底部蝕刻掉部分的第二絕緣層1488和部分的介電層450而形成絕緣環1590,其中可以使用與用於形成導電環1384的技術類似的異向性蝕刻對第二絕緣層1488和介電層450進行蝕刻,只是針對介電材料使用不同的蝕刻劑。在一些實施例中,第二絕緣層1488可以是氧化矽。在這一示例中,對氧化矽的蝕刻可以包括使用基於氟的氣體和/或任何其他適當氣體的RIE,例如,所述基於氟的氣體可以是氟化碳(CF4 )、六氟乙烷(C2 F6 )、CHF3 或C3 F6 。
第二接觸孔1592穿過第二絕緣層1488和每一階梯台階1076的上層對1074-1的介電層450延伸,進而露出下層對1074-2的導電層1072。
圖16A示出了根據一些實施例的立體記憶體件的示例性結構1600的截面圖,其中結構1600包括多個導電芯1694。
導電芯1694可以由任何適當導電材料製成,並且可以與導電膜1282類似,且透過類似技術形成。導電芯1694的導電材料可以被設置在結構1500上方,填充第二接觸孔1592。導電芯1694與每一階梯台階1076的下層對1074-2的導電層1072直接接觸。
在一些實施例中,可以採用諸如CMP的平坦化製程去除第一絕緣層768的頂表面768S上的任何導電材料。
圖16B示出了結構1600的透視圖,其中為了清楚起見省略了絕緣層和介電層。導電環1384和導電芯1694形成階梯結構1060上的同軸接觸結構1696。在一些實施例中,階梯結構1060的階梯台階1076包括兩個導電層和介電層對,即上層對1074-1和下層對1074-2。導電環1384可以電性連接至階梯台階1076的上層對1074-1的導電層1072。導電芯1694可以電性連接至階梯台階1076的下層對1074-2的導電層1072。導電環1384和絕緣環1590形成了導電環和絕緣環對1697,其對應於階梯台階1076的導電層和介電層對中的一個。
圖17A-17D示出了針對立體記憶體件的閘電極的接觸結構的另一實施例。在圖17A-17D中,示出了接觸結構和階梯結構的部分作為示例。採用相同的附圖標記標示類似的要素,以便與圖13-16A中的對應要素進行比較。
在這一示例中,在導電環1384的形成期間,使用與圖13中描述的類似的製程,可以將蝕刻製程執行得更久一些,以形成第一接觸孔1786,其中第一接觸孔1786可以進一步穿過階梯台階1076中的上層對1074-1的介電層450延伸,進而露出下層對1074-2的導電層1072(參考圖17A中的結構1710)。
圖17B示出了根據一些實施例的立體記憶體件的示例性結構1720的截面圖,其中結構1720包括第二絕緣層1488,第二絕緣層1488被設置在結構1710上的導電環1384、介電層450的側壁以及階梯台階1076的下層對1074-2的導電層1072的露出部分上。
圖17C示出了根據一些實施例的立體記憶體件的示例性結構1730的截面圖,其中結構1730包括絕緣間隔體1790和接觸孔1792,其中接觸孔1792在底部穿過第二絕緣層1488延伸,進而露出階梯台階1076的下層對1074-2的導電層1072。
圖17D示出了根據一些實施例的立體記憶體件的示例性結構1740的截面圖,其中結構1740包括導電芯1794,其中導電芯1740可以由與導電芯1694類似的材料製成,並且可以由類似技術形成。在這一示例中,形成了與同軸接觸結構1696類似的同軸接觸結構1796。
透過同軸接觸結構1696/1796,可以將針對每一儲存單元的閘電極的導電通路一直佈線到襯晶圓的表面,進而在後道工序製程當中實現用於3D記憶體的字元線以及選擇柵的各種配置。
在形成結構1600/1740之後,可以繼續關於後道工序(BEOL)金屬互連的3D記憶體件製造,這對於本領域技術人員而言是已知的。在一些實施例中,可以向結構1600/1740添加字元線疊層的第二區段,進而進一步提高儲存單元的垂直數量。
在一些實施例中,階梯結構1060可以包括多個階梯台階1076,每一階梯台階1076具有數量N個導電環和絕緣環對1697,其中N是不小於二的整數。在這一示例中,除了導電芯1694之外可以有數量N-1個導電環和絕緣環對1697。每一導電環和絕緣環對1697包括一個導電環1384和一個絕緣環1590,其中絕緣環1590被設置為圍繞導電環1384的側壁,並且被配置為使導電環1384與其他導電環1384或導電芯1694電性隔離。導電芯1694位於同軸接觸結構1696的中央。在一些實施例中,導電芯1694還可以包括填充導電芯1694中的縫或孔的絕緣芯。
導電芯1694和導電環1384的排列,可使得導電環1384與階梯台階1076的對應導電層和介電層對1697中的導電層1072發生電連接。具有較大直徑的外導電環可以連接至階梯台階1076的上導電層和介電層對的導電層1072。具有較小直徑的內導電環可以連接至階梯台階1076的下導電層和介電層對的導電層1072。上導電層和介電層對離基底較遠,而下導電層和介電層對離基底較近。導電芯1694可以連接至具有數量N個導電層和介電層對的階梯台階1076內的最底部導電層(例如,離基底最近的對)。
在一些實施例中,導電環1384穿過第一絕緣層768延伸,以接觸階梯結構1060的導電層1072。在一些實施例中,導電環1384還穿過阻擋層664延伸,以接觸階梯結構1060的導電層1072。在一些實施例中,可以將閘極介電層設置到導電層1072上。在這一示例中,導電環1384進一步穿過所述閘極介電層延伸,以接觸階梯結構1060的導電層。
在一些實施例中,導電環和絕緣環對1697的絕緣環1590可以被設置為除了圍繞導電環的側壁之外,還圍繞階梯結構的導電層的側壁。在一些實施例中,所述絕緣環可以被設置在具有數量N個導電層和介電層對的階梯台階的介電層的側壁上(與圖17D中所示的結構類似)。
透過使用所述同軸接觸結構,連接所述階梯結構的兩個或更多導電層,能夠減少階梯台階的數量,由此能夠減小階梯結構的總的橫向尺寸。相應地,可以極大地減小階梯區210(圖2A中所示)的面積,並且能夠實現更高密度的儲存。
圖18示出了根據一些實施例的用於形成立體儲存陣列的階梯結構和接觸結構的示例性方法1800。方法1800的製程步驟可以用於形成圖4-16A中所示的記憶體件結構。方法1800中所示的製程步驟並不具有排他性,也可以在所例示的製程步驟中的任何製程步驟之前、之後或之間執行其他製程步驟。在一些實施例中,示例性方法1800的一些製程步驟可以被省略或者可以包括此處為了簡單起見未描述的其他製程步驟。在一些實施例中,方法1800的製程步驟可以是按照不同循序執行的,並且/或者可以發生變化。
在製程步驟1810處,在基底上設置介電膜疊層。所述介電膜疊層可以是圖4中的具有交替的介電層(第一介電層)和犧牲層(第二介電層)的介電膜疊層445。所述介電層和犧牲層與圖4中的介電層450和犧牲層452類似,並且可以是使用類似技術設置的。所述介電層和下面的犧牲層被稱為交替介電層對。
在製程步驟1815處,在所述介電膜疊層中形成介電階梯。介電階梯的示例如圖5中的介電階梯560所示,其中所述介電階梯包括多個階梯層,例如,階梯台階。每一階梯台階包括兩個或更多交替介電層對。作為示例,圖5示出了具有兩個交替介電層對的介電階梯。可以透過對所述介電膜疊層應用重複的蝕刻-修整過程而形成介電階梯的多個台階。首先,在介電膜疊層上設置圖案化遮罩並使其圖案化。然後,可以露出介電膜疊層的部分,並沿垂直於基底主表面的方向對其進行蝕刻,直到去除了兩個介電層對的部分為止。之後,沿平行於基底主表面的方向對圖案化遮罩進行橫向修整。可以重複所述蝕刻過程和修整過程,直到形成了最接近基底主表面的介電階梯台階為止。最後,可以去除圖案化遮罩。
在製程步驟1820處,在介電階梯上方設置阻擋層,其中所述阻擋層可以是圖6中的阻擋層664,其可以由類似材料製成,且使用類似技術形成。
在製程步驟1825處,在所述介電階梯上方設置第一絕緣層。在一些實施例中,所述第一絕緣層設置在所述阻擋層上。所述第一絕緣層可以是圖7中的第一絕緣層768。接下來,可以執行諸如化學機械拋光(CMP)或反應離子蝕刻的平坦化製程,以形成共平面表面。圖7示出了所述結構的示例。
在製程步驟1830處,在具有交替介電層對的介電膜疊層中形成多個儲存串。所述儲存串與圖8中的儲存串212類似,並且包括儲存膜、溝道層和芯填充膜。
在製程步驟1835處,對交替介電層對構成的介電膜疊層進行圖案化,以形成多個縫隙開口。所述縫隙開口沿所述介電階梯水平延伸,並且穿過所述介電膜疊層垂直延伸。接下來,從所述縫隙開口沿水平方向去除所述介電階梯的犧牲層,進而在所述階梯結構中形成多個水平隧道。在去除了所述犧牲層之後,在所述多個隧道內露出所述儲存串的儲存膜。圖9示出了去除所述犧牲層之後所述結構的示例。
在製程步驟1840處,在所述水平隧道內設置導電材料,進而形成有交替導電層和介電層的階梯結構,其與圖10中的階梯結構1060類似。所述導電層可以由與導電層1072類似的材料製成,並且可以是採用類似技術設置的。在一些實施例中,可以在導電層沉積之前在水平隧道的側壁上設置閘極介電層,其中所述閘極介電層包括高k介電材料、氧化矽、氮化矽或氮氧化矽。在利用導電層替換犧牲層之後,所述階梯結構包括多個階梯台階,每一階梯台階具有兩個導電層和介電層對,例如,上層對和下層對。
在製程步驟1845處,對第一絕緣層圖案化,進而形成多個第一接觸孔。所述第一接觸孔穿過第一絕緣層和任選的阻擋層延伸,並且露出所述階梯台階的上層對的導電層。圖11中的第一接觸孔1180是所述多個第一接觸孔的示例。
在製程步驟1850處,在所述階梯結構上方設置導電膜。所述導電膜設置在所述階梯結構的導電層的露出部分上以及第一接觸孔的側壁上。所述導電膜可以是圖12中的導電膜1282,並且可以是使用類似技術設置的。
在製程步驟1855處,透過異向性蝕刻去除第一接觸孔底部的導電膜,進而沿第一絕緣層的側壁形成導電環。在圖13中示出了導電環1384作為所述導電環的示例。所述導電環可以由與導電環1384類似的材料製成,並且可以使用類似技術形成。
在製程步驟1860處,在所述階梯結構上方在所述導電環上設置第二絕緣層。所述第二絕緣層與圖14中的第二絕緣層1488類似,並且可以是使用類似技術由類似材料製成的。
在製程步驟1865處,透過對第二絕緣層的異向性蝕刻形成多個絕緣環。所述絕緣環圍繞所述導電環的側壁以及階梯台階中的上層對的導電層的露出部分。在所述蝕刻製程期間,還可以去除所述上層對的介電層並且可以露出下層對的導電層。相應地,形成了多個第二接觸孔。圖15中示出了絕緣環1590和第二接觸孔1592作為絕緣環和第二接觸孔的示例。
在製程步驟1870處,在第二接觸孔內形成多個導電芯。所述導電芯接觸階梯台階中的下層對的導電層。所述導電芯可以是圖16中的導電芯1694,並且可以是使用類似技術形成的。可以使用平坦化製程(例如,CMP)形成共平面表面。導電芯、絕緣環和導電芯從上到下形成了同軸接觸結構。所述同軸接觸結構可以提供針對所述階梯結構的各個導電層電性連接。在每一階梯台階具有兩個導電層和介電層對的情況下,能夠使接觸結構的數量減半,進而節約階梯區的面積。由這些同軸接觸結構,可以繼續有關金屬互連線的後道工序製程,以形成功能性3D NAND記憶體。
在一些實施例中,階梯結構1060可以包括多個階梯台階1076,每一階梯台階1076具有數量N個導電層和介電層對1697,其中,N是不小於二的整數。在這一示例中,除了導電芯1694之外可以有數量N-1個導電環和絕緣環對1697。可以採用與在製程步驟1845-1870中描述的類似的製程形成數量N-1個導電環和絕緣環對以及導電芯。
在一些實施例中,為了形成數量N-1個導電環和絕緣環對,可以形成第一接觸孔,以露出所述階梯結構中的階梯台階的數量N個導電層和介電層對之一中的導電層。之後,可以在所述接觸孔的側壁上和露出的導電層上設置導電膜。接下來,能夠從第一接觸孔的底部去除所述導電膜和所述導電層的部分,以形成導電環,其中所述導電環的底部被形成為接觸所述階梯結構的階梯台階的數量N個導電層和介電層對中的一個導電層和介電層對中的導電層。在一些實施例中,還可以所述導電環的蝕刻製程期間去除下一導電層和介電層對的介電層。
在一些實施例中,在第一接觸孔中設置第二絕緣層,之後可以從第一接觸孔的底部去除所述第二絕緣層,以形成絕緣環,由此圍繞所述導電環的側壁,並且在第一接觸孔中露出所述導電層的側壁。繼續針對下一導電環和絕緣環對的所述循環過程,其開始於形成露出所述階梯台階中的下一導電層的第二接觸孔等等。
在一些實施例中,可以最後形成所述同軸接觸結構的導電芯。在形成露出具有數量N個導電層和介電層對的階梯台階中的最底部導電層(例如,最接近基底)的接觸孔之後,可以設置導電材料,以填充所述接觸孔,並且可以使用平坦化製程(例如,化學機械拋光)形成接觸所述最底部導電層的導電芯。可以去除所述接觸孔外的導電材料,並且可以將所述結構形成為具有共平面表面。
相應地,形成了具有多個階梯台階的階梯結構,每一台階具有數量N個導電層。在所述階梯結構上形成多個同軸接觸結構。每一同軸接觸結構可以提供數量N個導電通路,用於連接至數量N個導電層,並且連接至垂直堆疊的儲存串的字元線。透過共用接觸結構,能夠極大幅度減小階梯結構的橫向尺寸,並且能夠提高3D記憶體件的儲存密度。
根據本發明的各種實施例提供了與其他3D記憶體件相比具有更小的管芯尺寸、更高的器件密度和提高的性能的3D記憶體件。
相應地,在本發明中描述了立體記憶體件及其製造方法的各種實施例。
在一些實施例中,所述立體儲存結構包括設置在基底上的膜疊層,其中,所述膜疊層包括多個導電層和介電層對,每一導電層和介電層對具有導電層和第一介電層。所述立體儲存結構還包括形成於所述膜疊層中的階梯結構,其中所述階梯結構包括多個台階,每一階梯台階具有兩個或更多導電層和介電層對。所述立體儲存結構進一步包括形成於所述階梯結構上方的第一絕緣層中的多個同軸接觸結構,其中每一同軸接觸結構包括一個或多個導電環和絕緣環對以及導電芯,其中每一導電環和絕緣環對包括導電環和絕緣環。
在一些實施例中,一種用於形成立體儲存結構的方法包括在基底上設置介電膜疊層,其中所述介電膜疊層包括多個交替介電層對,每一交替介電層對具有第一介電層和不同於所述第一介電層的第二介電層。所述方法還包括在所述介電膜疊層中形成介電階梯,其中所述介電階梯包括多個台階,每一介電階梯台階具有兩個或更多交替介電層對。所述方法進一步包括在所述介電階梯上設置第一絕緣層,在所述介電膜疊層中形成多個儲存串,以及利用導電層替代所述第二介電層,以形成具有多個台階的階梯結構,其中每一階梯台階包括兩個或更多導電層和介電層對,每一導電層和介電層對具有導電層和第一介電層。所述方法還包括在所述階梯結構上形成多個同軸接觸結構。
上文對具體實施例的描述將充分揭示本發明的概括實質,本領域技術人員不需要過多的試驗就能夠透過本領域的知識容易地針對各種應用修改和/或調整這樣的具體實施例,而不脫離本發明的一般原理。因此,基於文中提供的教導和指引,意在使這樣的調整和修改落在所公開的實施例的含義以及等價方案的範圍內。應當理解,文中的措辭或術語是為了出於描述而非限定目的,因而本領域技術人員應當根據所述教導和指引對本說明書的術語或措辭加以解釋。
上文借助於說明所指定的功能及其關係的實施方式的功能構建塊描述了本發明的實施例。為了描述的方便起見,這裡任意地定義了這些功能構建塊的邊界。可以定義替代邊界,只要適當地執行指定功能及其關係即可。
發明內容部分和摘要部分可能闡述了本發明人設想的本發明的一個或多個示範性實施例,而非全部的示範性實施例,因而並非意在透過任何方式對本發明和所附權利要求構成限制。
本發明的寬度和範圍不應由上述示範性實施例中的任何示範性實施例限制,而是僅根據下述權利要求及其等同物界定。 以上所述僅為本發明之較佳實施例,凡依本發明申請專利範圍所做之均等變化與修飾,皆應屬本發明之涵蓋範圍。
100:3D記憶體件 101:儲存平面 103:儲存塊 105:週邊區 1060:階梯結構 107:貫穿陣列接觸區 1072:導電層 1074、1074-1、1074-2:介電層對 1076:階梯台階 108、109:區域 1180、1786:第一接觸孔 1282:導電膜 1384:導電環 1386:環開口 1488:第二絕緣層 1590:絕緣環 1592:第二接觸孔 1694、1794:導電芯 1697:導電環和絕緣環對 179、1790:絕緣間隔體 1792:接觸孔 1796、1696:同軸接觸結構 1800:方法 1810、1815、1820、1825、1830、1835、1840、1845、1850、1855、1860、1865、1870:製程步驟 210:階梯區 211:溝道結構區 212:儲存串 214:接觸結構 216、216-1、216-2:縫隙結構 218:儲存指 220:頂部選擇閘極切口 222:偽儲存串 224:頂部選擇閘極(TSG)階梯區 226:TSG接觸部 228:貫穿陣列接觸部 230:TSG階梯區 300:儲存陣列結構 330:基底 330f:正表面 331:絕緣膜 332:下選擇閘極(LSG) 333、333-1、333-2、333-3:控制閘極 334:頂部選擇閘極(TSG) 335:膜疊層 336:溝道孔 337:儲存膜 338:溝道層 339:芯填充膜 340:儲存單元 341:位元線(BL) 343:金屬互連線 344:摻雜源極線區 400、500、600、700、800、900、1000、1100、1300、1400、1500、1600、1710、1720、1730、1740:結構 445:介電膜疊層 450:介電層 452:犧牲層 454:交替介電層對 560:介電階梯 562:介電階梯台階 664:阻擋層 768:第一絕緣層 768S、664S:頂表面 970:水平隧道 a:橫向尺寸 d1:直徑 H:深度 t1、t2、t3:厚度
被併入本文並形成說明書的部分的附圖例示了本發明的實施例並與說明書一起進一步用以解釋本發明的原理,並使相關領域的技術人員能夠做出和使用本發明。 圖1示出了根據本發明的一些實施例的示例性立體(3D)儲存管芯的示意性俯視圖。 圖2A-2B示出了根據本發明的一些實施例的示例性3D儲存管芯的一些區域的示意性俯視圖。 圖3示出了根據本發明的一些實施例的示例性3D儲存陣列結構的部分的透視圖。 圖4-15示出了根據本發明的一些實施例的處於某些製造階段的示例性3D儲存結構的示意性截面圖。 圖16A示出了根據本發明的一些實施例的處於某一製造階段的示例性3D儲存結構的示意性截面圖。 圖16B示出了根據本發明的一些實施例的處於某一製造階段的示例性3D儲存結構的部分的透視圖。 圖17A-17D示出了根據本發明的一些實施例的處於某些製造階段的示例性3D儲存結構的示意性截面圖。 圖18示出了根據本發明的一些實施例的用於形成3D儲存結構的示例性方法的流程圖。 在結合附圖考慮時,透過下文闡述的詳細描述,本發明的特徵和優點將變得更加顯見,在附圖中,始終以類似的附圖標記表示對應的要素。在附圖中,類似地附圖標記一般指示等同的、功能上類似的以及/或者結構上類似的要素。在對應附圖標記中透過最左側位元指示首次出現該要素的附圖。 將參考附圖描述本發明的實施例。
212:儲存串
330:基底
330f:正表面
332:下選擇閘極(LSG)
333:控制閘極
334:頂部選擇閘極(TSG)
335:膜疊層
337:儲存膜
338:溝道層
339:芯填充膜
340:儲存單元
450:介電層
768:第一絕緣層
768S:頂表面
1060:階梯結構
1072:導電層
1074:介電層對
1074-1:介電層對
1074-2:介電層對
1076:階梯台階
1384:導電環
1590:絕緣環
1600:結構
1694:導電芯
1696:同軸接觸結構
1697:導電環和絕緣環對

Claims (20)

  1. 一種立體儲存結構,包括: 設置在一基底上的一膜疊層,其中所述膜疊層包括多個導電層和介電層對,每一導電層和介電層對各自包括一導電層和一第一介電層; 形成於所述膜疊層中的一階梯結構,其中所述階梯結構包括多個階梯台階,每一階梯台階包括兩個或更多導電層和介電層對;以及 形成於所述階梯結構上方的一第一絕緣層中的多個同軸接觸結構,其中每一同軸接觸結構包括一個或多個導電環和絕緣環對以及一導電芯,其中每一導電環和絕緣環對包括一導電環和一絕緣環。
  2. 如申請專利範圍第1項所述的立體儲存結構,其中每一導電環接觸所述階梯台階的對應導電層和介電層對的所述導電層。
  3. 如申請專利範圍第2項所述的立體儲存結構,其中 每一同軸接觸結構至少包括一外導電環和一內導電環;並且 所述外導電環與所述階梯台階的一上導電層和介電層對對應,其中 所述外導電環包括更大直徑,並且 所述上導電層和介電層對離所述基底更遠。
  4. 如申請專利範圍第2項所述的立體儲存結構,其中 每一同軸接觸結構至少包括一外導電環和一內導電環;並且 所述內導電環與所述階梯台階的一下導電層和介電層對對應,其中 所述內導電環包括更小直徑,並且 所述下導電層和介電層對離所述基底更近。
  5. 如申請專利範圍第1項所述的立體儲存結構,其中所述導電芯接觸兩個或更多導電層和介電層對構成的所述階梯台階中的離所述基底最近的所述導電層。
  6. 如申請專利範圍第1項所述的立體儲存結構,其中 所述導電環和絕緣環對的所述絕緣環被設置為圍繞所述階梯結構的所述導電層的側壁以及所述導電環的側壁,其中所述絕緣環被配置為使所述導電環與另一導電環或所述導電芯電性隔離。
  7. 如申請專利範圍第6項所述的立體儲存結構,其中所述絕緣環被設置到兩個或更多導電層和介電層對構成的所述階梯台階的所述第一介電層的側壁上。
  8. 如申請專利範圍第1項所述的立體儲存結構,還包括設置在所述第一絕緣層和所述階梯結構之間的一阻擋層,並且所述多個同軸接觸結構穿過所述阻擋層延伸。
  9. 如申請專利範圍第1項所述的立體儲存結構,進一步包括: 所述導電層上的一閘極介電層,以及 穿過所述閘極介電層延伸以接觸所述階梯結構的所述導電層的導電環。
  10. 一種用於形成立體儲存結構的方法,包括: 在一基底上設置一介電膜疊層,其中所述介電膜疊層包括多個交替介電層對,每一交替介電層對包括一第一介電層和不同於所述第一介電層的一第二介電層; 在所述介電膜疊層中形成一介電階梯,其中所述介電階梯包括多個介電階梯台階,每一介電階梯台階包括兩個或更多交替介電層對; 在所述介電階梯上設置一第一絕緣層; 在所述介電膜疊層中形成多個儲存串; 利用導電層替代所述第二介電層,以形成具有多個階梯台階的一階梯結構,其中每一階梯台階包括兩個或更多導電層和介電層對,每一導電層和介電層對各自包括一導電層和所述第一介電層;以及 在所述階梯結構上形成多個同軸接觸結構。
  11. 如申請專利範圍第10項所述的方法,其中形成所述同軸接觸結構包括: 形成用於所述階梯結構中的所述階梯台階的每一導電層和介電層對的一導電環和絕緣環對,其中所述導電環和絕緣環對包括一導電環和一絕緣環。
  12. 如申請專利範圍第11項所述的方法,其中形成所述導電環包括: 形成一第一接觸孔,以露出所述階梯結構中的所述階梯台階的所述兩個或更多導電層和介電層對之一中的所述導電層; 在所述接觸孔的側壁上以及所露出的導電層上設置一導電膜;以及 從所述第一接觸孔的底部去除部分的 所述導電層和所述導電膜,以形成導電環,其中所述導電環的底部被形成為接觸所述階梯結構中的所述階梯台階的所述兩個或更多導電層和介電層對之一中的所述導電層。
  13. 如申請專利範圍第12項所述的方法,其中形成所述導電環進一步包括蝕刻下一導電層和介電層對的所述第一介電層。
  14. 如申請專利範圍第11項所述的方法,其中形成所述絕緣環包括: 在一第一接觸孔中設置一第二絕緣層; 從所述第一接觸孔的底部去除所述第二絕緣層;以及 形成所述絕緣環,所述絕緣環圍繞所述階梯結構中的所述階梯台階中的所述兩個或更多導電層和介電層對之一的所述導電層的側壁以及所述導電環的側壁;以及 形成一第二接觸孔,以露出所述階梯台階中的下一導電層。
  15. 如申請專利範圍第10項所述的方法,其中形成所述同軸接觸結構進一步包括: 形成一接觸孔,以露出兩個或更多導電層和介電層對構成的所述階梯台階中的離所述基底最近的所述導電層; 設置一導電材料,以填充所述接觸孔;以及 形成一導電芯,以接觸兩個或更多導電層和介電層對構成的階梯台階中的離所述基底最近的所述導電層。
  16. 如申請專利範圍第15項所述的方法,進一步包括執行一平坦化製程,以去除所述接觸孔外的所述導電材料並且形成一共平面表面。
  17. 如申請專利範圍第10項所述的方法,進一步包括在形成所述第一絕緣層之前,在所述介電階梯上設置一阻擋層。
  18. 如申請專利範圍第10項所述的方法,其中形成均具有兩個或更多介電層對的所述多個介電階梯台階包括: 在所述介電膜疊層上設置一圖案化遮罩; 沿垂直於所述基底的一主表面的方向蝕刻所述介電膜疊層的露出部分,直到去除了部分的所述兩個或更多介電層對為止; 沿平行於所述基底的所述主表面的方向,對所述圖案化遮罩進行一橫向修整; 重複所述蝕刻和所述橫向修整,直到形成最接近所述基底的所述主表面的介電階梯台階為止;以及 去除所述圖案化遮罩。
  19. 如申請專利範圍第10項所述的方法,其中利用所述導電層替代所述第二介電層以形成所述階梯結構包括: 形成沿所述介電階梯水平延伸的一個或多個縫隙結構開口,其中所述縫隙結構開口垂直穿過所述介電膜疊層; 去除所述介電階梯的所述第二介電層,以形成多個水平隧道;以及 在所述多個水平隧道內設置所述導電層。
  20. 如申請專利範圍第19項所述的方法,進一步包括: 在設置所述導電層之前,在所述水平隧道的側壁上設置一閘極介電層,其中所述閘極介電層包括高k介電材料、氧化矽、氮化矽或氮氧化矽。
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