CN110690161B - 存储器及其制作方法 - Google Patents

存储器及其制作方法 Download PDF

Info

Publication number
CN110690161B
CN110690161B CN201911257760.XA CN201911257760A CN110690161B CN 110690161 B CN110690161 B CN 110690161B CN 201911257760 A CN201911257760 A CN 201911257760A CN 110690161 B CN110690161 B CN 110690161B
Authority
CN
China
Prior art keywords
dielectric layer
channel
step structure
forming
memory
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Active
Application number
CN201911257760.XA
Other languages
English (en)
Other versions
CN110690161A (zh
Inventor
梅国柱
江宁
吴智鹏
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Yangtze Memory Technologies Co Ltd
Original Assignee
Yangtze Memory Technologies Co Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Yangtze Memory Technologies Co Ltd filed Critical Yangtze Memory Technologies Co Ltd
Priority to CN201911257760.XA priority Critical patent/CN110690161B/zh
Publication of CN110690161A publication Critical patent/CN110690161A/zh
Application granted granted Critical
Publication of CN110690161B publication Critical patent/CN110690161B/zh
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Classifications

    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/76Making of isolation regions between components
    • H01L21/762Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers
    • H01L21/76224Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers using trench refilling with dielectric materials
    • HELECTRICITY
    • H10SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10BELECTRONIC MEMORY DEVICES
    • H10B43/00EEPROM devices comprising charge-trapping gate insulators
    • H10B43/20EEPROM devices comprising charge-trapping gate insulators characterised by three-dimensional arrangements, e.g. with cells on different height levels
    • H10B43/23EEPROM devices comprising charge-trapping gate insulators characterised by three-dimensional arrangements, e.g. with cells on different height levels with source and drain on different levels, e.g. with sloping channels
    • H10B43/27EEPROM devices comprising charge-trapping gate insulators characterised by three-dimensional arrangements, e.g. with cells on different height levels with source and drain on different levels, e.g. with sloping channels the channels comprising vertical portions, e.g. U-shaped channels
    • HELECTRICITY
    • H10SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10BELECTRONIC MEMORY DEVICES
    • H10B43/00EEPROM devices comprising charge-trapping gate insulators
    • H10B43/30EEPROM devices comprising charge-trapping gate insulators characterised by the memory core region
    • H10B43/35EEPROM devices comprising charge-trapping gate insulators characterised by the memory core region with cell select transistors, e.g. NAND

Landscapes

  • Engineering & Computer Science (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Manufacturing & Machinery (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Semiconductor Memories (AREA)

Abstract

本发明实施例公开了一种存储器及其制作方法,所述方法包括:形成至少一端为台阶结构的堆叠区域;形成覆盖所述台阶结构和边缘区域的介质层;其中,所述边缘区域位于所述台阶结构的侧边;形成贯穿所述介质层的沟道;其中,所述沟道用于释放所述介质层中的至少部分应力。

Description

存储器及其制作方法
技术领域
本发明实施例涉及集成电路领域,特别涉及一种存储器及其制作方法。
背景技术
通过在衬底上设置层叠的堆叠结构,并对堆叠结构进行刻蚀等工艺,将存储单元在垂直于衬底的方向上堆叠,可在较小的面积上形成更多的存储单元,提高制备的存储器的存储容量,降低每比特的存储成本。
相关技术中,在存储器制作过程中,存在光学对准(Alignment and Overlay)精度较低的问题,进而导致存储器的质量不佳。
发明内容
有鉴于此,本发明实施例提供一种存储及其制作方法。
根据本发明实施例的第一方面,提供一种存储器的制作方法,包括:
形成至少一端为台阶结构的堆叠区域;
形成覆盖所述台阶结构和边缘区域的介质层;其中,所述边缘区域位于所述台阶结构的侧边;
形成贯穿所述介质层的沟道;其中,所述沟道用于释放所述介质层中的至少部分应力。
可选地,所述形成贯穿所述介质层的沟道,包括:
形成沿第一方向贯穿所述介质层的所述沟道;其中,所述第一方向垂直于所述堆叠区域;
和/或,
形成沿第一方向和第二方向贯穿所述介质层的所述沟道;其中,所述第一方向垂直于所述堆叠区域,所述第一方向垂直于所述第二方向。
可选地,所述形成贯穿所述介质层的沟道,包括:
在覆盖所述台阶结构的所述介质层中形成所述沟道;
和/或,
在覆盖所述边缘区域的所述介质层中形成所述沟道。
可选地,所述形成贯穿所述介质层的沟道,包括:
形成沿第一方向贯穿所述介质层的多个所述沟道;其中,所述第一方向垂直于所述堆叠区域,沿第三方向并列排布的相邻两个所述沟道之间的间距相同,所述第三方向垂直于所述第一方向,且所述第三方向平行于所述堆叠区域所在平面。
可选地,沿第四方向并列排布的相邻两个所述沟道之间的间距,不同于沿所述第三方向并列排布的相邻两个所述沟道之间的间距不同;其中,所述第四方向垂直于所述第一方向,且所述第四方向垂直于所述第三方向。
可选地,所述方法还包括:
对形成有所述沟道的介质层进行热处理;其中,所述热处理用于减少所述介质层的缺陷。
可选地,所述方法还包括:
在形成至少一端为台阶结构的堆叠区域后,基于所述台阶结构的和所述边缘区域的形貌,形成覆盖所述台阶结构和所述边缘区域的连接层;
所述形成覆盖所述台阶结构和边缘区域的介质层,包括:
形成覆盖所述连接层的所述介质层。
根据本发明实施例的第二方面,提供一种存储器,包括:
堆叠区域,所述堆叠区域的至少一端包括台阶结构;
介质层,覆盖所述台阶结构和边缘区域;其中,所述边缘区域位于所述台阶结构的侧边;
沟道,贯穿所述介质层,用于释放所述介质层中的至少部分应力。
可选地,所述沟道,沿第一方向贯穿所述介质层;其中,所述第一方向垂直于所述堆叠区域;
和/或,
所述沟道,沿第一方向和第二方向贯穿所述介质层;其中,所述第一方向垂直于所述堆叠区域,所述第一方向垂直于所述第二方向。
可选地,所述沟道,贯穿覆盖所述台阶结构的所述介质层;
和/或,
所述沟道,贯穿覆盖所述边缘区域的所述介质层。
可选地,所述存储器包括:沿第一方向贯穿所述介质层的多个所述沟道;所述第一方向垂直于所述堆叠区域;
沿第三方向并列排布的相邻两个所述沟道之间的间距相同;其中,所述第三方向垂直于所述第一方向,且所述第三方向平行于所述堆叠区域所在平面。
可选地,沿第四方向并列排布的相邻两个所述沟道之间的间距,不同于沿所述第三方向并列排布的相邻两个所述沟道之间的间距;其中,所述第四方向垂直于所述第一方向,且所述第四方向垂直于所述第三方向。
在存储器的制作过程中,由于台阶结构的组成材料和介质层的组成材料不同,在应力的作用下,台阶结构与介质层相互作用,会使得堆叠区域发生形变。这样,在后续进行光学对准、刻蚀等工艺时会发生对准偏差,导致存储器的良率下降。
本公开实施例中,通过在所述介质层中形成沟道,以释放介质层中的至少部分应力,减少了介质层与台阶结构之间的相互作用力,降低介质层导致堆叠区域变形的几率,有利于保证后续工艺过程的对准精度,提高存储器的良率。
附图说明
图1是根据一示例性实施例示出的一种存储器制作方法的流程示意图;
图2是根据一示例性实施例示出的形成介质层后的存储器局部示意图;
图3是根据一示例性实施例示出的一种变形程度与介质层应力的关系曲线图;
图4a是根据一示例性实施例示出的一种沟道的示意图;
图4b是根据一示例性实施例示出的另一种沟道的示意图;
图4c是根据一示例性实施例示出的又一种沟道的示意图;
图5是根据一示例性实施例示出的一种热处理的示意图。
具体实施方式
下面将结合附图和实施例对本发明的技术方案进一步详细阐述。虽然附图中显示了本发明的示例性实施方法,然而应当理解,可以以各种形式实现本发明而不应被这里阐述的实施方式所限制。相反,提供这些实施方式是为了能够更透彻的理解本发明,并且能够将本发明的范围完整的传达给本领域的技术人员。
在下列段落中参照附图以举例方式更具体的描述本发明。根据下面说明和权利要求书,本发明的优点和特征将更清楚。需说明的是,附图均采用非常简化的形式且均使用非精准的比例,仅用以方便、明晰地辅助说明本发明实施例的目的。
在本申请实施例中,术语“A与B相连”包含A、B两者相互接触地A与B相连的情形,或者A、B两者之间还间插有其他部件而A非接触地与B相连的情形。
在本申请实施例中,术语“第一”、“第二”等是用于区别类似的对象,而不必用于描述特定的顺序或先后次序。
需要说明的是,本发明实施例所记载的技术方案之间,在不冲突的情况下,可以任意组合。
图1是根据一示例性实施例示出的一种存储器的制作方法,包括以下步骤:
S100:形成至少一端为台阶结构的堆叠区域;
S110:形成覆盖台阶结构和边缘区域的介质层;其中,边缘区域位于台阶结构的侧边;
S120:形成贯穿介质层的沟道;其中,沟道用于释放介质层中的至少部分应力。
在一些实施例中,堆叠区域可包括氧化物层和牺牲层等堆叠形成的结构。该台阶结构可为相邻两个堆叠的层在一个方向上的长度不一致,导致在侧面呈台阶状。该堆叠区域内呈台阶状的结构称之为所述台阶结构。并列设置的不同堆叠区域之间存在间隔,该间隔位于堆叠区域的外围,且位于台阶结构的侧边,该间隔称为所述边缘区域。此时,S100可包括:
形成依次堆叠设置的氧化物层和牺牲层;
按照预设图案刻蚀堆叠设置的氧化物层和牺牲层,形成至少一端为台阶结构的堆叠区域。
所述形成依次堆叠设置的氧化物层和牺牲层,可包括:通过化学气相沉积的方式在衬底上形成第一个氧化物层,通过化学气相沉积的方式形成覆盖第一个氧化物层的第一个牺牲层;然后循环上述步骤,直至形成堆叠设置的具有预设层数的氧化物层和牺牲层。
所述氧化物层的组成材料可包括:氧化硅(SiO2)。形成氧化硅层的方法可包括:通过化学气相沉积(Chemical Vapor Deposition,CVD)的方式,利用氧气(O2)与甲硅烷(SiH4)发生反应生成氧化硅。
所述牺牲层的组成材料可包括:氮化硅(Si3N4)。形成氮化硅层的方法可包括:通过低压化学气相沉积(Low Pressure Chemical Vapor Deposition,LPCVD)的方式,在700至800摄氏度的环境中,通过二氯二氢硅(SiCl2H2)和氨气(NH3)发生反应生成氮化硅。
在后续工艺中,可通过去除牺牲层,使得相邻两个氧化物层之间形成间隙,并向该间隙内填充导电材料,以基于该间隙的形貌形成栅极层。以栅极层的组成材料是钨为例,可通过原子层气相沉积的方式在该间隙中形成栅极层。
在一些实施例中,堆叠区域可包括氧化物层和栅极层等堆叠形成的结构。该台阶结构可为相邻两个堆叠的层在一个方向上的长度不一致,导致在侧面呈台阶状。该堆叠区域内呈台阶状的结构称之为所述台阶结构。并列设置的不同堆叠区域之间存在间隔,该间隔位于堆叠区域的外围,且位于台阶结构的侧边,该间隔称为所述边缘区域。
此时,S100还可包括:
形成依次堆叠设置的氧化物层和栅极层;
按照预设图案刻蚀堆叠设置的氧化物层和栅极层,形成至少一端为台阶结构的堆叠区域。
所述栅极层的组成材料可包括:导电金属、导电聚合物等。例如,钨、多晶硅等。以栅极层的组成材料是钨为例,可通过化学气相沉积的方式在氧化层上方形成栅极层。一个氧化层和位于该氧化层上方的相邻栅极层构成一个台阶。
在存储器中,堆叠区域的核心区中形成有贯穿核心区的存储单元,该存储单元用于存储电荷。堆叠区域中的台阶结构,与接触线(contact)的第一端形成电连接;其中,每个接触线的第二端与外围控制电路连接,以使外围控制电路能够实现对栅极层的控制。接触线的第一端与接触线的第二端为相反的两端。
介质层的组成材料可以包括:硅化物等。例如,四乙基正硅酸盐(TEOS)。
图2是根据一示例性示出的形成介质层后的示意图。在存储器的实际制作过程中,通常会在同一个晶圆片上的不同区域同时制作多个存储器,因此该同一晶圆片上用于制作不同存储器的区域之间存在一定的间隔。参照图2所示,边缘区域即可包括同一晶圆片上用于制作不同存储器的区域之间的间隔。该边缘区域的组成材料可以为单一的晶圆片,或者可以为沉积在晶圆表面的具有一定厚度的衬底。
由于堆叠区域和介质层本身存在应力,在形成介质层后,会导致堆叠区域出现变形,尤其是堆叠区域中的核心(core)区与台阶结构的边界处,变形最大, 从而影响后续光学对准、刻蚀等工艺的精度,影响存储器质量。
现有技术中,为了降低核心区变形对后续工艺的影响,提高工艺精度,通常是根据核心区的实际变形情况,调整光学对准过程中使用的遮光罩(mask)上图案(pattern)的位置,从而保证后续工艺的精度。但是该方法并没有从根本上改善堆叠区域中核心区的变形。并且,调整遮光罩上图案的位置也容易出现错误,因此,对于保证后续工艺精度的效果有限。
图3是根据一示例性示出的一种变形程度与介质层应力的关系曲线图。以介质层为TEOS为例,为了验证介质层的应力对于堆叠区域变形程度的影响,本公开实施例通过仿真得出了不同应力条件下台阶结构的变形量。结合图2和图3所示,图3中的曲线是基于在图2中以A点位置为坐标原点、且建立如图2所示的三维坐标系所获得的。其中,目标点的X轴坐标表示目标点距离A点的水平位置,目标点的Y轴坐标表示目标点相对于A点的垂直偏移量。
可以理解的是,Y轴坐标的正负用于表示垂直偏移的方向不同。例如,当目标点的Y轴坐标为负值时,表示目标点发生偏移后位于X轴与Z轴所做平面的下方,即目标点相对于A点下凹。当目标点的Y轴坐标为正值时,表示目标点发生偏移后位于X轴与Z轴所做平面的上方,即目标点相对于A点上凸。
参照图3可知,当X轴坐标不变时,随着TEOS中应力的数值逐渐增大,目标点相较于A点的垂直偏移量越大,即变形程度越大。
S120可包括:根据预设图案,刻蚀部分介质层,形成贯穿介质层的沟道。
示例性地,可通过干法刻蚀工艺刻蚀部分介质层,形成沟道。以介质层的材料是TEOS为例,可选用氟碳化合物气体作为反应气体,刻蚀TEOS。具体地,可选择四氟化碳(CF4)作为反应气体。CF4与TEOS发生化学反应生成,生成气态产物和液态产物,使得通过预设图案显露处的介质层的区域被刻蚀,进而形成贯穿介质层的沟道。
由于干法刻蚀的各向异性好,因此在刻蚀过程中能够精确控制形成的沟道形状,有利于提高存储器质量。
示例性地,还可通过湿法刻蚀工艺刻蚀部分介质层,形成沟道。以介质层的材料是TEOS为例,可选用氢氟酸溶液作为反应气体,刻蚀TEOS。氢氟酸溶液与TEOS发生化学反应生成,生成气态产物和液态产物,使得通过预设图案显露处的介质层的区域被刻蚀,进而形成贯穿介质层的沟道。
由于湿法刻蚀的成本低,速度快,因此采用湿法刻蚀工艺形成沟道有利于提高生产速率,降低成本。
可以理解的是,相较于湿法刻蚀,干法刻蚀的成本高;而相较于干法刻蚀,湿法刻蚀的各向异性差。因此,在实际应用过程中,可根据实际需求选择合适的方式形成沟道。例如,当需要形成的沟道深度较深且沟道开口较小时,可采用干法刻蚀形成该通孔。当需要形成的沟道深度较浅且沟道开口较大时,可采用湿法刻蚀形成该沟道。
本公开实施例中,通过在介质层中形成沟道,以释放介质层中的至少部分应力,减少了介质层与台阶结构之间的相互作用力,降低介质层导致堆叠区域变形的几率,有利于减少后续过程中发生对准精度低、产生位错偏差的几率,提高存储器的良率。
在一些实施例中,S120可包括:
形成沿第一方向贯穿所述介质层的所述沟道;其中,所述第一方向垂直于所述堆叠区域;
和/或,
形成沿第一方向和第二方向贯穿所述介质层的所述沟道;其中,所述第一方向垂直于所述堆叠区域,所述第一方向垂直于所述第二方向。
图4a是根据一示例性实施例示出的形成的一种沟道的示意图。参照图4a,第一方向可包括:Y轴方向。具体地,Y轴方向可为从介质层的顶部指向介质层与边缘区域接触的方向,即从介质层顶部指向介质层底部的方向。可以理解的是,当形成的沟道仅沿第一方向贯穿所述介质层时,形成的沟道可为通孔。
图4b是根据一示例性实施例示出的形成的一种沟道的示意图。结合图4a和图4b,第一方向可包括:Y轴方向;第二方向可包括:Z轴方向。可以理解的是,第二方向也可包括:X轴方向。具体地,X轴方向可为从左向右的方向,Y轴方向可为从介质层顶部指向介质层底部的方向,Z轴方向可为从介质层前方指向介质层后方的方向。此时,形成的沟道可为矩形的槽。
图4c是根据一示例性实施例示出的形成的一种沟道的示意图。参照图4c,第二方向可包括:X轴方向和Z轴方向。需要说明的是,当介质层中形成多个沟道时,第二方向可既包括X轴的方向,又包括Z轴的方向。示例性的,当介质层中形成第一沟道和第二沟道这两个沟道时,第一沟道沿Y轴方向和X轴方向贯穿介质层,第二沟道沿Y轴方向和Z轴方向贯穿介质层,且第一沟道和第二沟道相交。
当在介质层中形成多个沟道时,多个沟道在介质层中均匀对称分布,这样,有利于降低对介质层中的应力调控的难度,提高介质层中应力分布的均匀性,减少堆叠区域的变形,提高存储器的良率。
在一些实施例中,S120可包括:
在覆盖台阶结构的介质层中形成沟道;
和/或,
在覆盖边缘区域的介质层中形成沟道。
可以理解的是,当在覆盖台阶结构的介质层中形成沟道时,由于台阶结构的介质层中通常需要形成其他的电路结构,以实现存储器的功能,因此,形成在覆盖台阶结构的介质层中的沟道,不能占用用于形成其他电路结构的位置。这样,能在增大对于介质层中的应力释放效果,减小堆叠区域变形的同时,降低对于存储器本身电路结构的影响,保证存储器的性能。
例如,通常,在覆盖台阶结构的介质层中还会形成金属接触(contact),每个金属接触的底部均与台阶结构中栅极层的上表面接触,用于将栅极层与外围电路中的器件进行电路互连。因此,当在覆盖所述台阶结构的介质层中形成沟道时,该沟道的位置不能占用用于形成金属接触的位置。
在本公开实施例中,通过在覆盖所述台阶结构的介质层中形成沟道,或者在覆盖边缘区域的介质层中形成所述沟道,可以通过形成的沟道释放介质层中的至少部分应力,减小堆叠区域的变形,有利于提高存储器的质量。
当在覆盖台阶结构的介质层中形成沟道,并在覆盖边缘区域的介质层中也形成沟道时,有利于对介质层进行应力释放,减少堆叠区域的变形,提高存储器的良率。
在一些实施例中,S120可包括:
形成沿第一方向贯穿介质层的多个沟道;其中,第一方向垂直于堆叠区域,沿第三方向并列排布的相邻两个沟道之间的间距相同,第三方向垂直于第一方向,且第三方向平行于堆叠区域所在平面。
当形成的沟道仅沿第一方向贯穿所述介质层时,形成的沟道可为通孔。
当形成的多个沟道中包括多个通孔,且多个通孔可均沿第三方向并列排布时,沿第三方向并列排布的多个通孔的间距相同。此时,第三方向可与所述第二方向相同。
当形成的沟道沿第一方向和第二方向贯穿所述介质层时,形成的沟道还可为凹槽。此时,第三方向可与第二方向相同,沿第三方向并列排布的相邻凹槽之间的间距相同。
在一些实施例中,沿第四方向并列排布的相邻两个沟道之间的间距,不同于沿第三方向并列排布的相邻两个沟道之间的间距不同;其中,第四方向垂直于第一方向,且第四方向垂直于第三方向。
示例性地,沿第四方向并列排布的相邻两个沟道之间的间距可以相同。参照图4a,第一方向可为Y轴方向,第三方向可为X轴方向,第四方向可为Z轴方向。或者,第一方向可为Y轴方向,第三方向可为Z轴方向,第四方向可为X轴方向。
当形成的多个沟道中包括多个通孔,且至少部分通孔沿第三方向并列排布,至少部分通孔沿第四方向并列排布时,沿第三方向并列排布的相邻两个通孔之间的间距为第一间距,沿第四方向并列排布的相邻两个通孔之间的间距为第二间距。第一间距与第二间距可以相同,也可以不同。
当形成的多个沟道中包括多个凹槽,且至少部分凹槽沿第三方向并列排布,至少部分凹槽沿第四方向并列排布时,沿第三方向并列排布的相邻两个凹槽之间的间距为第三间距,沿第四方向并列排布的相邻两个凹槽之间的间距为第四间距。第三间距与第四间距可以相同,也可以不同。参照图4a所示,当形成沿X轴方向并列排布的4个沟道时,4个沟道中相邻两个沟道之间的间距相同。
本公开实施例中,通过沿第三方向等间距并列设置多个沟道,和/或沿第四方向等间距并列设置多个沟道,有利于降低对介质层中的应力调控的难度,提高介质层中应力分布的均匀性,减少堆叠区域的变形,提高存储器的良率。
在一些实施例中,所述方法还包括:
对形成有沟道的介质层进行热处理;其中,热处理用于减少介质层的缺陷。
在介质层形成过程中,形成的介质层的晶粒之间的间隙较大,会在介质层中引入空洞等缺陷。另外,在形成贯穿介质层的沟道的过程中,无论是通过干法刻蚀还是湿法刻蚀,可能会在介质层中残留部分杂质,例如刻蚀过程中使用的刻蚀反应物的原子残留在介质层的晶粒间隙中,形成缺陷。介质层中的缺陷会对介质层的性能产生影响,也会改变介质层中的应力分布状况。
示例性地,如图5所示,所述热处理可包括:退火处理。例如,退火处理的温度范围可为600摄氏度至1000摄氏度,保温时长的范围可为10分钟至120分钟。
具体地,退火处理的条件可为:退火处理的温度为650摄氏度,保温时长为30分钟。
本公开实施例中,通过对形成有沟道的介质层进行热处理,可以使得介质层中的晶粒进行重结晶,修复介质层内部的微小缺陷,提高介质层的质量。同时,可以使得晶粒界面处的应力得以释放,减小介质层内部的应力聚集,减少了介质层与台阶结构之间的相互作用力,进而减少堆叠区域的变形,有利于提高后续工艺过程中的对准精度,进而提高存储器的质量。
在一些实施例中,所述方法还包括:
在形成至少一端为台阶结构的堆叠区域后,基于所述台阶结构的和所述边缘区域的形貌,形成覆盖所述台阶结构和所述边缘区域的连接层;
S110可包括:
形成覆盖所述连接层的所述介质层。
参照图2所示,覆盖台阶结构的连接层也可呈台阶状。该连接层可包括:高浓度等离子体(HDP)工艺制备的氧化物,例如,二氧化硅。该连接层的致密性好,且具有良好的台阶覆盖性,能够基于台阶结构和边缘区域的形貌,均匀且连续的覆盖在台阶结构和边缘区域的表面。
本公开实施例中,通过形成连接层,可以提高介质层与台阶结构之间的连接紧密程度,提高介质层对于台阶结构的覆盖性,有利于提高存储器的质量。
此外,在后续制备过程中,可能存在高温工艺过程,因此,介质层中存在的自由基会向堆叠区域发生扩散,对堆叠区域的结构造成破坏。通过形成该连接层,可对由介质层向对堆叠区域扩散的自由基起到阻挡作用,实现对于堆叠区域的保护,从而提高产品性能。
图4a是根据一示例性实施例示出的一种存储器的局部示意图,包括:
堆叠区域,堆叠区域的至少一端包括台阶结构;
介质层,覆盖台阶结构和边缘区域;其中,边缘区域位于台阶结构的侧边;
沟道,贯穿介质层,用于释放介质层中的至少部分应力。
该存储器可为三维存储器(three-dimension memory,3D memory),例如3D NAND存储器。此时,堆叠区域可为3D NAND存储器的存储阵列区(GB)。
堆叠区域可包括:核心区和台阶结构,其中,台阶结构位于堆叠区域的至少一端。堆叠区域可包括栅极层与氧化物层。
栅极层的组成材料可包括:导电金属、导电聚合物等。例如,钨、多晶硅等。以栅极层的组成材料是钨为例,可通过化学气相沉积的饭是形成栅极层。
所述氧化物层的组成材料可包括:氧化硅。形成氧化硅层的方法可包括:通过化学气相沉积的方式,利用氧气与甲硅烷发生反应生成氧化硅。
示例性地,在存储器的制备过程中,可先形成具有牺牲层与氧化物层构成的氮化物-氧化物堆叠结构(Nitride-Oxide stack),然后去除该堆叠结构中的氮化物牺牲层,使得相邻两个氧化物层之间形成间隙,并向该间隙内填充导电材料,以基于该间隙的形貌形成栅极层。以栅极层的组成材料是钨为例,可通过原子层气相沉积的方式在该间隙中形成栅极层。
所述牺牲层的组成材料可包括:氮化硅(Si3N4)。形成氮化硅层的方法可包括:通过低压化学气相沉积(Low Pressure Chemical Vapor Deposition,LPCVD)的方式,在700至800摄氏度的环境中,通过二氯二氢硅(SiCl2H2)和氨气(NH3)发生反应生成氮化硅。
核心区中可形成有贯穿核心区的存储单元(未示出),该存储单元可为圆柱状。沿存储单元的外表面指向圆心的方向,存储单元包括依次层叠设置的阻挡层、电荷捕获层、隧穿层和通道层,其中,阻挡层覆盖于电荷捕获层的外表面,电荷捕获层覆盖于隧穿层的外表面,隧穿层覆盖于通道层的外表面,构成氧化物-氮化物-氧化物-多晶硅(Oxide-Nitride-Oxide-Poly,ONOP)结构,形成存储单元。所述阻挡层用于阻挡所述电荷捕获层中的电荷流出;所述电荷捕获层用于捕获并存储电荷;在外加电压的作用下,电荷通过所述隧穿层在电荷捕获层和通道层之间发生隧穿;所述通道层用于形成电荷流通的通道。
介质层的组成材料可以包括:硅化物。例如,四乙基正硅酸盐(TEOS)等。
本公开实施例中,通过在所述介质层中形成沟道,以释放介质层中的至少部分应力,减少介质层与台阶结构之间的相互作用,降低介质层导致堆叠区域变形的几率,有利于保证后续工艺过程的对准精度,提高存储器的良率。
在一些实施例中,所述沟道,沿第一方向贯穿所述介质层;其中,所述第一方向垂直于所述堆叠区域;
和/或,
所述沟道,沿第一方向和第二方向贯穿所述介质层;其中,所述第一方向垂直于所述堆叠区域,所述第一方向垂直于所述第二方向。
本公开实施例中,通过设置沿第一方向贯穿所述介质层的沟道,或沿第一方向和第二方向贯穿所述介质层的沟道,有利于释放介质层中的应力。通过设置沿第一方向贯穿所述介质层的沟道、以及沿第一方向和第二方向贯穿所述介质层的沟道,有利于降低对介质层中的应力调控的难度,提高介质层中应力分布的均匀性,减少堆叠区域的变形,提高存储器的良率。
在一些实施例中,所述沟道,贯穿覆盖所述台阶结构的所述介质层;
和/或,
所述沟道,贯穿覆盖所述边缘区域的所述介质层。
在本公开实施例中,通过在覆盖所述台阶结构的所述介质层中形成所述沟道,或者在覆盖所述边缘区域的所述介质层中形成所述沟道,可以通过形成的沟道释放介质层中的至少部分应力,减少了介质层与台阶结构之间的相互作用力,减小堆叠区域的变形,有利于提高存储器的质量。
当在覆盖所述台阶结构的所述介质层中形成所述沟道,并在覆盖所述边缘区域的所述介质层中也形成所述沟道,有利于对介质层进行应力释放,减少堆叠区域的变形,提高存储器的良率。
在一些实施例中,所述存储器包括:沿第一方向贯穿介质层的多个所述沟道;其中,第一方向垂直于堆叠区域;
沿第三方向并列排布的相邻两个所述沟道之间的间距相同;其中,所述第三方向垂直于所述第一方向,且所述第三方向平行于所述堆叠区域所在平面。
当形成的沟道仅沿第一方向贯穿所述介质层时,形成的沟道可为通孔。
当形成的多个沟道中包括多个通孔,且多个通孔可均沿第三方向并列排布时,沿第三方向并列排布的多个通孔的间距相同。此时,第三方向可与所述第二方向相同。
当形成的沟道沿第一方向和第二方向贯穿所述介质层时,形成的沟道还可为凹槽。此时,第三方向可与第二方向相同,沿第三方向并列排布的相邻凹槽之间的间距相同。
在一些实施例中,所述存储器还包括:沿第四方向并列排布的多个沟道;其中,沿第四方向并列排布的相邻两个沟道之间的间距,不同于沿第三方向并列排布的相邻两个沟道之间的间距。此处,第四方向垂直于第一方向,且第四方向垂直于所述第三方向。
示例性地,沿第四方向并列排布的相邻两个沟道之间的间距可以相同。参照图4a,第一方向可为Y轴方向,第三方向可为X轴方向,第四方向可为Z轴方向。或者,第一方向可为Y轴方向,第三方向可为Z轴方向,第四方向可为X轴方向。
当形成的多个沟道中包括多个通孔,且至少部分通孔沿第三方向并列排布,至少部分通孔沿第四方向并列排布时,沿第三方向并列排布的相邻两个通孔之间的间距为第一间距,沿第四方向并列排布的相邻两个通孔之间的间距为第二间距。第一间距与第二间距可以相同,也可以不同。
当形成的多个沟道中包括多个凹槽,且至少部分凹槽沿第三方向并列排布,至少部分凹槽沿第四方向并列排布时,沿第三方向并列排布的相邻两个凹槽之间的间距为第三间距,沿第四方向并列排布的相邻两个凹槽之间的间距为第四间距。第三间距与第四间距可以相同,也可以不同。
在本公开实施中,当存储器中包括多个沟道时,通过沿第三方向等间距并列排布的多个沟道,和/或沿第四方向等间距并列排布的多个沟道,有利于降低对介质层中的应力调控的难度,提高介质层中应力分布的均匀性,减少堆叠区域的变形,提高存储器的良率。
在一些实施例中,所述存储器还包括:
连接层,位于所述台阶结构和所述介质层之间,及位于所述边缘区域和所述介质层之间,连接所述台阶结构和所述介质层,及连接所述边缘区域和所述介质层。
本公开实施例中,通过形成连接层,可以提高介质层与台阶结构之间的连接紧密程度,提高介质层对于台阶结构的覆盖性,有利于提高存储器的质量。
此外,在后续制备过程中,可能存在高温工艺过程,因此,介质层中存在的自由基会向堆叠区域发生扩散,对堆叠区域的结构造成破坏。通过形成该连接层,可对由介质层向对堆叠区域扩散的自由基起到阻挡作用,实现对于堆叠区域的保护,从而提高产品性能。
在本发明所提供的实施例中,应该理解到,所揭露的装置、系统与方法,可以通过其他的方式实现。以上所述,仅为本发明的具体实施方式,但本发明的保护范围并不局限于此,任何熟悉本技术领域的技术人员在本发明揭露的技术范围内,可轻易想到变化或替换,都应涵盖在本发明的保护范围之内。因此,本发明的保护范围应以所述权利要求的保护范围为准。

Claims (12)

1.一种存储器的制作方法,其特征在于,包括:
形成至少一端为台阶结构的堆叠区域;
形成覆盖所述台阶结构和边缘区域的介质层;其中,所述边缘区域位于所述台阶结构的侧边;
形成贯穿所述介质层的沟道;其中,所述沟道用于释放所述介质层中的至少部分应力,所述沟道是通孔或凹槽。
2.根据权利要求1所述的方法,其特征在于,所述形成贯穿所述介质层的沟道,包括:
形成沿第一方向贯穿所述介质层的所述沟道;其中,所述第一方向垂直于所述堆叠区域;
和/或,
形成沿第一方向和第二方向贯穿所述介质层的所述沟道;其中,所述第一方向垂直于所述堆叠区域,所述第一方向垂直于所述第二方向。
3.根据权利要求1所述的方法,其特征在于,所述形成贯穿所述介质层的沟道,包括:
在覆盖所述台阶结构的所述介质层中形成所述沟道;
和/或,
在覆盖所述边缘区域的所述介质层中形成所述沟道。
4.根据权利要求1所述的方法,其特征在于,所述形成贯穿所述介质层的沟道,包括:
形成沿第一方向贯穿所述介质层的多个所述沟道;其中,所述第一方向垂直于所述堆叠区域,沿第三方向并列排布的相邻两个所述沟道之间的间距相同,所述第三方向垂直于所述第一方向,且所述第三方向平行于所述堆叠区域所在平面。
5.根据权利要求4所述的方法,其特征在于,
沿第四方向并列排布的相邻两个所述沟道之间的间距,不同于沿所述第三方向并列排布的相邻两个所述沟道之间的间距不同;其中,所述第四方向垂直于所述第一方向,且所述第四方向垂直于所述第三方向。
6.根据权利要求1所述的方法,其特征在于,所述方法还包括:
对形成有所述沟道的介质层进行热处理;其中,所述热处理用于减少所述介质层的缺陷。
7.根据权利要求1所述的方法,其特征在于,所述方法还包括:
在形成至少一端为台阶结构的堆叠区域后,基于所述台阶结构的和所述边缘区域的形貌,形成覆盖所述台阶结构和所述边缘区域的连接层;
所述形成覆盖所述台阶结构和边缘区域的介质层,包括:
形成覆盖所述连接层的所述介质层。
8.一种存储器,其特征在于,包括:
堆叠区域,所述堆叠区域的至少一端包括台阶结构;
介质层,覆盖所述台阶结构和边缘区域;其中,所述边缘区域位于所述台阶结构的侧边;
沟道,贯穿所述介质层,用于释放所述介质层中的至少部分应力;其中,所述沟道是通孔或凹槽。
9.根据权利要求8所述的存储器,其特征在于,
所述沟道,沿第一方向贯穿所述介质层;其中,所述第一方向垂直于所述堆叠区域;
和/或,
所述沟道,沿第一方向和第二方向贯穿所述介质层;其中,所述第一方向垂直于所述堆叠区域,所述第一方向垂直于所述第二方向。
10.根据权利要求8所述的存储器,其特征在于,
所述沟道,贯穿覆盖所述台阶结构的所述介质层;
和/或,
所述沟道,贯穿覆盖所述边缘区域的所述介质层。
11.根据权利要求8所述的存储器,其特征在于,
所述存储器包括:沿第一方向贯穿所述介质层的多个所述沟道;其中,所述第一方向垂直于所述堆叠区域;
沿第三方向并列排布的相邻两个所述沟道之间的间距相同;其中,所述第三方向垂直于所述第一方向,且所述第三方向平行于所述堆叠区域所在平面。
12.根据权利要求11所述的存储器,其特征在于,
沿第四方向并列排布的相邻两个所述沟道之间的间距,不同于沿所述第三方向并列排布的相邻两个所述沟道之间的间距;其中,所述第四方向垂直于所述第一方向,且所述第四方向垂直于所述第三方向。
CN201911257760.XA 2019-12-10 2019-12-10 存储器及其制作方法 Active CN110690161B (zh)

Priority Applications (1)

Application Number Priority Date Filing Date Title
CN201911257760.XA CN110690161B (zh) 2019-12-10 2019-12-10 存储器及其制作方法

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
CN201911257760.XA CN110690161B (zh) 2019-12-10 2019-12-10 存储器及其制作方法

Publications (2)

Publication Number Publication Date
CN110690161A CN110690161A (zh) 2020-01-14
CN110690161B true CN110690161B (zh) 2020-06-09

Family

ID=69117774

Family Applications (1)

Application Number Title Priority Date Filing Date
CN201911257760.XA Active CN110690161B (zh) 2019-12-10 2019-12-10 存储器及其制作方法

Country Status (1)

Country Link
CN (1) CN110690161B (zh)

Families Citing this family (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN111403389B (zh) * 2020-03-18 2023-05-12 长江存储科技有限责任公司 三维存储器件结构及形成方法
CN111968986B (zh) * 2020-08-11 2024-06-21 长江存储科技有限责任公司 三维存储器及其制造方法

Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2016085572A1 (en) * 2014-11-25 2016-06-02 SanDisk Technologies, Inc. Memory device containing stress-tunable control gate electrodes
CN108538845A (zh) * 2017-03-03 2018-09-14 三星电子株式会社 包括应力消除区域的半导体存储器件
CN109716521A (zh) * 2018-12-12 2019-05-03 长江存储科技有限责任公司 用于三维存储器件的接触结构
CN109844955A (zh) * 2019-01-10 2019-06-04 长江存储科技有限责任公司 用于减小三维存储器件中的应力的结构和方法
CN109994484A (zh) * 2017-12-28 2019-07-09 中芯国际集成电路制造(上海)有限公司 Nand存储器及其形成方法

Patent Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2016085572A1 (en) * 2014-11-25 2016-06-02 SanDisk Technologies, Inc. Memory device containing stress-tunable control gate electrodes
CN108538845A (zh) * 2017-03-03 2018-09-14 三星电子株式会社 包括应力消除区域的半导体存储器件
CN109994484A (zh) * 2017-12-28 2019-07-09 中芯国际集成电路制造(上海)有限公司 Nand存储器及其形成方法
CN109716521A (zh) * 2018-12-12 2019-05-03 长江存储科技有限责任公司 用于三维存储器件的接触结构
CN109844955A (zh) * 2019-01-10 2019-06-04 长江存储科技有限责任公司 用于减小三维存储器件中的应力的结构和方法

Also Published As

Publication number Publication date
CN110690161A (zh) 2020-01-14

Similar Documents

Publication Publication Date Title
US5661053A (en) Method of making dense flash EEPROM cell array and peripheral supporting circuits formed in deposited field oxide with the use of spacers
US5756385A (en) Dense flash EEPROM cell array and peripheral supporting circuits formed in deposited field oxide with the use of spacers
CN100461347C (zh) 半导体器件及其制造方法
KR100550779B1 (ko) 플래쉬 메모리 소자의 제조 방법
TWI666693B (zh) 半導體裝置及製造方法
US9401410B2 (en) Poly sandwich for deep trench fill
JPH04229654A (ja) 無接点フローティングゲートメモリアレイを製造する方法
CN110690161B (zh) 存储器及其制作方法
KR20170075975A (ko) 커패시터를 포함하는 반도체 장치 및 이의 제조 방법
CN111370415A (zh) 三维存储器及其制备方法
US20200091088A1 (en) Semiconductor device and method of manufacturing the same
KR100573480B1 (ko) 반도체 소자의 제조 방법
KR100490301B1 (ko) 난드 플래시 메모리 소자의 제조 방법
CN105405809B (zh) 一种快闪存储器的制造方法
US9012973B2 (en) Semiconductor memory device and method for manufacturing the same
US20120018888A1 (en) Semiconductor devices and method of forming the same
KR20080004945A (ko) 트렌치 소자 분리 방법, 이를 이용한 게이트 구조물 형성방법 및 불 휘발성 메모리 소자 형성 방법
KR20070039645A (ko) 불 휘발성 메모리 장치의 플로팅 게이트 형성 방법
CN111341652B (zh) 一种半导体器件及其形成方法
CN113327848B (zh) 闪存器件及其制造方法
US7998814B2 (en) Semiconductor memory device and method of fabricating the same
CN112103296B (zh) 半导体结构的制造方法
JP2013105812A (ja) シリコン膜の形成方法及び半導体装置の製造方法
KR100856300B1 (ko) 플래시 메모리 셀의 제조 방법
CN109461733B (zh) 闪存器件的制造方法

Legal Events

Date Code Title Description
PB01 Publication
PB01 Publication
SE01 Entry into force of request for substantive examination
SE01 Entry into force of request for substantive examination
GR01 Patent grant
GR01 Patent grant