CN112889152B - 用于在三维存储器件中形成台阶的方法 - Google Patents

用于在三维存储器件中形成台阶的方法 Download PDF

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Abstract

本公开提供了一种用于形成三维(3D)存储器的方法。在示例中，该方法包括：形成具有交错的多个堆叠第一层和多个堆叠第二层的堆叠结构；在堆叠结构中形成台阶，该台阶具有顶表面上的堆叠第一层中的一个；以及形成牺牲材料层，该牺牲材料层具有台阶的侧表面之上的第一部分和台阶的顶表面之上的第二部分。该方法还包括使用各向异性蚀刻工艺部分地去除牺牲材料层的第一部分，以及使用各向同性蚀刻工艺去除牺牲材料层的第一部分的剩余部分。

Description

用于在三维存储器件中形成台阶的方法
背景技术
本公开涉及三维(3D)存储器件及其制造方法。
通过改善工艺技术、电路设计、编程算法、和制造工艺将平面存储单元缩放到较小的尺寸。然而，随着存储单元的特征尺寸接近下限，平面工艺和制造技术变得具有挑战性且成本高昂。结果，平面存储单元的存储密度接近上限。
3D存储架构可以解决平面存储单元中的密度限制。3D存储架构包括存储阵列和用于控制通往和来自存储阵列的信号的外围器件。
发明内容
本文公开了3D存储器件及其制造方法的实施方式。
在一个示例中，提供了用于形成3D存储器件的方法。该方法包括：形成具有交错的多个堆叠第一层和多个堆叠第二层的堆叠结构；在堆叠结构中形成台阶，该台阶具有顶表面上的堆叠第一层中的一个；以及形成牺牲材料层，该牺牲材料层具有在台阶的侧表面之上的第一部分和在台阶的顶表面之上的第二部分。该方法还包括使用各向异性蚀刻工艺部分地去除牺牲材料层的第一部分，以及使用各向同性蚀刻工艺去除牺牲材料层的第一部分的剩余部分。
在另一个示例中，提供了用于形成3D存储器件的方法。该方法包括形成具有多个台阶的堆叠结构，该堆叠结构包括交错的多个堆叠第一层和多个堆叠第二层。台阶中的每个包括顶表面上的堆叠第一层中的一个。该方法还包括：形成牺牲材料层，该牺牲材料层具有台阶的侧表面之上的第一部分和台阶的顶表面之上的第二部分；以及使用至少各向同性蚀刻工艺去除牺牲材料层的第一部分以暴露台阶的侧表面。该方法还包括在各向同性蚀刻工艺中保留牺牲材料层的第二部分。
在又一个示例中，提供了具有存储堆叠层的3D存储器件。存储堆叠层包括多个台阶，多个台阶均包括交错的一个或多个导电层和一个或多个电介质层。台阶中的每个包括台阶的顶表面上的导电层中的一个，导电层中的一个在相应的台阶中具有顶部部分以及与电介质层中的一个和顶部部分接触的底部部分。相应的台阶中的底部部分具有的厚度与超过相应的台阶的堆叠导电层相同。
附图说明
被并入到本文并形成说明书一部分的附图示出了本公开的实施方式，并且附图与说明书一起进一步用于解释本公开的原理并使相关领域中的技术人员能够制作和使用本公开。
图1A示出了具有多个台阶的3D存储器件的示意图。
图1B示出了根据本公开的一些实施方式的多个台阶的截面图。
图2A-图2J示出了根据本公开的一些实施方式的用于在3D存储器件中形成台阶的示例性方法。
图3示出了根据本公开的一些实施方式的用于在3D存储器件中形成台阶的示例性方法的流程图。
图4A和图4B示出了用于在3D存储器件中形成台阶的方法。
图5示出了3D存储器件的电子显微镜(EM)图像。
图6示出了根据本公开的一些实施方式的3D存储器件的EM图像。
将参考附图描述本公开的实施方式。
具体实施方式
虽然讨论了具体的构造和布置，但是应当理解，这样做仅出于说明性目的。这样，在不脱离本公开的范围的情况下，可以使用其他构造和布置。而且，本公开也可以在多种其他应用中采用。如在本公开中描述的功能和结构特征可以彼此组合、调整、和修改，并且以未在附图中具体描绘的方式组合、调整、和修改，使得这些组合、调整、和修改在本公开的范围内。
通常，可以至少部分地根据上下文中的使用来理解术语。例如，至少部分地根据上下文，本文所使用的术语“一个或多个”可以用于描述单数意义上的任何特征、结构、或特性，或者可以用于描述复数意义上的特征、结构、或特性的组合。类似地，至少部分地根据上下文，诸如“一个”或“所述”的术语可以同样被理解为表达单数用法或表达复数用法。另外，至少部分地根据上下文，术语“基于”可以被理解为不一定旨在传达一组排他的因素，并且可以代替地允许存在不一定清楚描述的附加因素。
应当容易理解，在本公开中“上”、“上方”和“之上”的含义应当以最广义的方式进行解释，使得“上”不仅意味着“直接在某物上”，而且还包括“在某物上”并且其间具有中间特征或层的含义，并且“上方”或“之上”不仅意味着在某物“上方”或“之上”的含义，而且还包括在某物“上方”或“之上”并且其间没有中间特征或层(即，直接在某物上)的含义。
此外，为了便于描述，在本文中可以使用诸如“之下”、“下方”、“下部”、“上方”、“上部”等空间相对术语，以描述一个元件或特征与另一个(一个或多个)元件或(一个或多个)特征的如图中所示的关系。除了在图中描述的取向以外，空间相对术语还旨在涵盖器件在使用或操作中的不同取向。装置可以以其他方式定向(旋转90度或以其他取向)，并且在本文使用的空间相对描述语可以以类似方式被相应地解释。
如本文所使用的，术语“衬底”是指在其上添加了后续材料层的材料。衬底本身可以被图案化。添加到衬底顶部上的材料可以被图案化或可以保持未被图案化。此外，衬底可以包括各种各样的半导体材料，例如硅、锗、砷化镓、磷化铟等。替代性地，衬底可以由非导电材料制成，例如玻璃、塑料、或蓝宝石晶圆。
如本文所使用的，术语“层”是指包括具有厚度的区域的材料部分。层可以在整个下层结构或上覆结构之上延伸，或者可以具有小于下层结构或上覆结构的范围。此外，层可以是均质或不均质连续结构的区域，所述区域具有的厚度小于连续结构的厚度。例如，层可以位于在连续结构的顶表面和底表面之间或在连续结构的顶表面和底表面处的任何一对水平平面之间。层可以横向地、垂直地和/或在锥形表面中延伸。衬底可以是一层，可以在其中包括一个或多个层，和/或可以在其上、其上方和/或其下方具有一个或多个层。层可以包括多层。例如，互连层可以包括一个或多个导体和接触层(在其中形成互连线和/或过孔触点)和一个或多个电介质层。
如本文所使用的，术语“3D存储串”是指在横向定向的衬底上串联连接的垂直定向的存储单元晶体管的串，使得存储单元晶体管的串相对于衬底在垂直方向上延伸。如本文所使用的，术语“垂直的/垂直地”是指垂直于衬底的横向表面。
如本文所使用的，术语“阶梯”、“台阶”和“级”可以互换使用。如本文所使用的，阶梯结构是指包括至少两个水平表面和至少两个垂直表面的一组表面，使得每个水平表面与从该水平表面的第一边缘向上延伸的第一垂直表面邻接，并且与从该水平表面的第二边缘向下延伸的第二垂直表面邻接。“台阶”是指一组邻接的表面的高度上的垂直偏移。“阶梯结构”是指具有多个垂直和横向延伸的台阶的结构。
随着对更高存储容量的需求不断增加，阶梯结构已经被引入到3D存储器件中。存储单元在其中垂直和横向分布的3D存储器件沿垂直方向可以具有期望数量的台阶/级(例如32、64、和96)。常常，可以通过首先形成具有多个台阶的阶梯结构来形成3D存储器件，每个台阶具有一个或多个牺牲/电介质层。然后用导电层替换牺牲层，在导电层上形成触点以将导电层导电连接到外围电路。随着3D存储器件不断垂直地按比例放大(例如，具有90级或更多)，使用较薄的牺牲/电介质层对。较薄的牺牲层可以导致较薄的导电层。
在触点(例如，字线触点)的形成中，较薄的导电层可能难以用作蚀刻停止层，常常通过对阶梯结构之上的绝缘结构进行图案化以形成开口来形成触点，该开口在绝缘结构中延伸并且暴露导电层。作为补救措施，与触点接触的导电层被加厚。一种方法是在每个台阶的顶表面上的牺牲层上形成牺牲部分。牺牲部分和牺牲层可以一起被具有期望厚度的导电层替换。牺牲部分常常是通过在牺牲层上沉积牺牲材料(例如，氮化硅)层而形成的。然后对牺牲材料层进行图案化以去除台阶的侧表面上的部分。台阶的顶表面上的层的部分被保留以形成牺牲部分。因此，通过形成均在牺牲层上的牺牲部分可以使台阶的顶表面上的牺牲材料加厚。然后用多个导电层替换牺牲部分和牺牲层。因此，例如，与没有加厚工艺的情况相比，导电层在台阶的顶表面上可以具有更大的厚度。然而，去除台阶的侧表面上的牺牲材料的制造工艺可能难以控制。常常，牺牲部分，并且甚至是下层牺牲层有时会被台阶的侧表面上的牺牲材料的蚀刻损坏，并且损坏的牺牲部分(以及损坏的牺牲层，如果有的话)变得更薄或甚至断开。由损坏的牺牲部分和下层牺牲层形成的导电层可能具有减小的厚度，从而导致不期望的高电阻并损害器件性能。需要改善在3D存储器件中形成台阶的制造方法。
图4A和图4B示出了3D存储器件。具体而言，图4A示出了在形成导电层的栅极替换工艺之前的3D存储器件，并且图4B示出了在栅极替换工艺之后的3D存储器件。如图4A所示，3D存储器件包括堆叠结构402，堆叠结构402具有在x轴上延伸的多个台阶，例如402-1和402-2。每个台阶402-1/402-2包括在z轴上交错的一个或多个堆叠牺牲层404和一个或多个堆叠电介质层406。牺牲部分408形成在每个台阶402-1/402-2上，与顶表面上的堆叠牺牲层404接触。牺牲部分408和堆叠牺牲层404常常包括相同的材料，例如氮化硅。堆叠电介质层406常常包括氧化硅。因此，每个台阶402-1/402-2的顶表面上的牺牲部分408和堆叠牺牲层404的总厚度大于单独的堆叠牺牲层404的厚度。如图4B所示，执行栅极替换工艺以将每个牺牲部分408和相应的堆叠牺牲层404替换为导电层414。在堆叠结构402之上形成绝缘结构418，并且在绝缘结构418中形成多个触点416，多个触点416均落在相应的台阶上。
如前所述，通过对堆叠结构402之上的牺牲材料层进行图案化来形成牺牲部分408。在图案化工艺中，常常通过干法蚀刻工艺蚀刻掉台阶402-1/402-2的侧表面上的层的部分。台阶402-1/402-2的顶表面上的层的部分被保留以形成牺牲部分408。如图4A和图4B所示，由于蚀刻控制中的困难，相应的台阶402-1/402-2的顶表面上以及与紧邻的上部台阶的侧表面相邻的堆叠牺牲层404常常被过度蚀刻。过度蚀刻使空隙420形成在每个台阶(例如402-2)的牺牲部分408和堆叠牺牲层404中。空隙420使堆叠牺牲层404在与紧邻的上部台阶(例如402-1)相邻的区域中变得更薄或甚至断开。在栅极替换工艺之后，在每个台阶(例如402-2)的顶表面上由堆叠牺牲层404形成的导电层414以及相应的牺牲部分408在与紧邻的上部台阶(例如402-1)相邻的区域中也变得更薄。导电层414的厚度的减小会导致这些导电层414的电阻增加，从而损害3D存储器件的性能。蚀刻控制中的挑战还可能使工艺窗口变窄以形成没有这样的缺陷的3D存储器件。
根据本公开的各种实施方式提供了3D存储器件，其具有包括多个台阶的存储堆叠层。每个台阶具有设置在顶表面上并与触点接触的导电层。相应台阶的顶表面上的导电层可以具有足够的厚度以充当用于形成触点的蚀刻停止层和用于相应的触点的更期望的着陆区。每个台阶的顶表面上的导电层在与紧邻的上部台阶相邻的区域中几乎没有损坏，并且可以防止台阶的顶表面上的导电层的电阻增加。
具体地，在用于形成本公开的3D存储器件的后栅极制造工艺中，通过用导电材料替换堆叠牺牲层和牺牲部分来形成导电层(例如，栅电极)。具有两个子层的牺牲层沉积在每个台阶的顶表面上的堆叠牺牲层上。两个子层在湿法蚀刻中可以具有不同的蚀刻选择性。在一些实施方式中，具有较高湿法蚀刻速率的第一子层被沉积为与台阶接触，并且具有较低湿法蚀刻速率的第二子层被沉积在第一子层之上。可以对两个子层进行图案化以在每个台阶上形成牺牲部分。在图案化工艺中，可以用干法蚀刻然后是湿法蚀刻来去除台阶的侧表面上的两个子层的部分。不同的蚀刻选择性和两步蚀刻工艺可以允许更好地控制子层的蚀刻。在台阶的顶表面上的牺牲部分和/或堆叠牺牲层中几乎不形成空隙。因此，由台阶的顶表面上的牺牲部分和堆叠牺牲层形成的导电层因而可以几乎没有空隙。导致这些导电层中的电阻几乎没有增加。
在用于形成本公开的3D存储器件的先栅极制造工艺中，与电介质层沉积堆叠导电层(例如，栅电极)作为堆叠结构的一部分，并且不需要栅极替换。可以在台阶的顶表面上的堆叠导电层上沉积导电材料层，并且可以对该导电材料层进行图案化以形成多个导电部分，所述多个导电部分均与相应的堆叠导电层接触。在一些实施方式中，导电材料层包括湿法蚀刻中的不同的蚀刻选择性的两个子层。在一些实施方式中，具有较高湿法蚀刻速率的第一子层被沉积为与台阶接触，并且具有较低湿法蚀刻速率的第二子层被沉积在第一子层之上。在包括干法蚀刻然后是湿法蚀刻的两步蚀刻工艺中去除两个子层。不同的蚀刻选择性和两步蚀刻工艺可以允许更好地控制子层的蚀刻。因此，由台阶的顶表面上的导电部分和堆叠导电层形成的导电层因而可以几乎没有空隙。导致这些导电层中的电阻几乎没有增加。
在本公开中公开的3D存储器件中，每个台阶的顶表面上的导电层可以包括顶部部分和与顶部部分接触的底部部分。底部部分可以在下层电介质层之上，并且顶部部分可以与触点接触。导电层的顶部部分可以由牺牲部分(在后栅极工艺中)或导电部分(在先栅极工艺中)形成，并且底部部分可以由堆叠牺牲层(在后栅极工艺中)或堆叠导电层(在先栅极工艺中)形成。通过使用本公开的制造方法，顶部部分可以与紧邻的上部台阶的侧表面(例如，电介质层)接触，而不是通过3D存储器件中的空隙与侧表面分开。在一些实施方式中，在台阶延伸的横向方向上，顶部部分的宽度与相应的台阶的宽度相同。
图1A示出了在衬底102上方具有存储堆叠层112的3D存储器件100。存储堆叠层112可以包括交错的多个导电层106和多个电介质层108，以及在存储堆叠层112中延伸到衬底102中的多个3D存储串110。3D存储器件100还可以包括其中放置有存储堆叠层112的绝缘结构116、以及在绝缘结构116中延伸并与相应的导电层106接触的多个触点114。注意，在图1A、图1B、和图2A-图2J中添加了x轴、y轴、和z轴以进一步说明结构/器件中的部件的空间关系。例如，衬底102包括在x轴和y轴(横向方向)上横向延伸的两个横向表面(例如，顶表面和底表面)。当半导体器件(例如3D存储器件100)的衬底(例如，衬底102)在z轴(垂直方向或厚度方向)上放置在半导体器件的最低平面中时，半导体器件的一个部件(例如，层或器件)是在另一个部件(例如，层或器件)“上”、“上方”还是“下方”，是在z轴上相对于半导体器件的衬底来确定的。在整个本公开中，应用了用于描述空间关系的相同概念。
在一些实施方式中，衬底102包括硅(例如，单晶硅，c-Si)、硅锗(SiGe)、砷化镓(GaAs)、锗(Ge)、绝缘体上硅(SOI)、或任何其他合适的材料。在一些实施方式中，绝缘结构116包括氧化硅。在一些实施方式中，触点114包括导体材料，包括但不限于W、Co、Cu、Al、掺杂的硅、硅化物、或其任何组合。
存储堆叠层112可以包括形成阶梯结构的多个台阶104。存储堆叠层112可以包括在x轴和y轴上延伸的交错的多个导电层106和多个电介质层108，从而形成沿z轴/垂直方向堆叠的多个导体/电介质对。存储堆叠层112中的交错的导电层106和电介质层108可以沿垂直方向交替。换句话说，除了在存储堆叠层112的顶部或底部处的那些之外，每个导电层106可以在两侧上被两个电介质层108邻接，并且每个电介质层108可以在两侧上被两个导电层106邻接。导电层106均可以具有相同的厚度或不同的厚度。类似地，电介质层108均可以具有相同的厚度或不同的厚度。导电层106可以包括导体材料，包括但不限于W、Co、Cu、Al、多晶硅(或掺杂的硅/多晶硅)、硅化物、或其任何组合。电介质层108可以包括电介质材料，包括但不限于氧化硅、氮化硅、氮氧化硅、或其任何组合。
3D存储串110和导电层106的交叉可以形成存储堆叠层112中的存储单元的阵列。在一些实施方式中，每个3D存储串110是包括半导体沟道和存储膜的“电荷捕获”型NAND存储串。在一些实施方式中，半导体沟道包括硅，例如非晶硅、多晶硅、或单晶硅。在一些实施方式中，存储膜是包括隧穿层、存储层(也称为“电荷捕获/存储层”)、和阻隔层的复合电介质层。每个3D存储串110可以具有圆柱形状(例如，柱形形状)。根据一些实施方式，存储膜的半导体沟道、隧穿层、存储层、和阻隔层沿着从柱的中心朝向外表面的方向按此顺序布置。隧穿层可以包括氧化硅、氮氧化硅、或其任何组合。存储层可以包括氮化硅、氮氧化硅、硅、或其任何组合。阻隔层可以包括氧化硅、氮氧化硅、高k电介质、或其任何组合。在一个示例中，阻隔层可以包括氧化硅/氮氧化硅/氧化硅(ONO)的复合层。在另一个示例中，阻隔层可以包括高k电介质层，例如氧化铝(Al2O3)、氧化铪(HfO2)、或氧化钽(Ta2O5)层等。
在一些实施方式中，3D存储器件100还包括多个控制栅极(每个控制栅极是字线的一部分)。存储堆叠层112中的每个导电层106可以充当用于3D存储串110的每个存储单元的控制栅极。在一些实施方式中，每个3D存储串110在垂直方向上在相应的端部处包括两个插塞。位于3D存储串110的下端处并与半导体沟道接触的一个插塞可以包括从衬底102外延生长的半导体材料，例如单晶硅。该插塞可以充当由3D存储串110的源极选择栅控制的沟道。如本文中所使用的，当衬底102放置在3D存储器件100的最低平面中时，部件(例如，3D存储串110)的“上端”是在z轴上更远离衬底102的端部，并且部件(例如，3D存储串110)的“下端”是在z轴上更靠近衬底102的端部。另一个插塞可以包括半导体材料(例如，多晶硅)。通过在制造工艺期间覆盖3D存储串110的上端，另一个插塞可以充当蚀刻停止层，以防止蚀刻填充在3D存储串110中的电介质，例如氧化硅和氮化硅。在一些实施方式中，另一个插塞充当3D存储串110的漏极。
如图1A所示，每个台阶104可以包括沿垂直方向堆叠的一个或多个导体/电介质对。在一些实施方式中，每个台阶104包括设置在相应的顶表面上以与相应的触点114接触的导电层106，触点114导电连接到存储堆叠层112的外围电路(未示出)。
图1B示出了根据本公开的实施方式的3D存储器件100中的两个连续的台阶104-1和104-2的截面图。如图1B所示，台阶104-1和104-2均可以包括在z轴上交错的一个或多个导电层106和一个或多个电介质层108。作为示例，每个台阶104-1/104-2包括多个导电/电介质层对，其中顶表面上的导电层106作为用于相应的触点114的着陆区。在其他实施方式中，每个台阶104-1/104-2包括一个导电/电介质层对。
每个台阶104-1/104-2的顶表面上的导电层106可以包括顶部部分106-1和底部部分106-2。顶部部分106-1可以与触点114接触，并且底部部分106-2可以在顶部部分106-1之下并与顶部部分106-1接触。底部部分106-2可以与下层电介质层108接触。在一些实施方式中，相应的台阶的顶表面上的导电层106的部分的厚度大于其余的导电层106的厚度。在一些实施方式中，顶部部分106-1与紧邻的上部台阶的侧表面接触。例如，台阶104-2中的导电层106的顶部部分106-1与台阶104-1中的电介质层108(例如，底部电介质层)接触。在一些实施方式中，在z轴上，台阶(例如，台阶104-2)的顶表面上的导电层106的顶表面位于紧邻的上部台阶(例如，台阶104-1)的底部电介质层108的顶表面和底表面之间。在一些实施方式中，在x轴上，导电层106的顶部部分106-1的横向尺寸(即，宽度)与台阶104的横向尺寸(即，宽度)相同。在一些实施方式中，在(例如，台阶104-2的)导电层106的顶部部分106-1与紧邻的上部台阶(例如，台阶104-1)的侧表面之间几乎没有形成空隙。
图2A-图2J示出了根据一些实施方式的在存储堆叠层中形成多个台阶的示例性制造方法。作为示例，图2A-图2J中示出了用于在后栅极制造工艺中形成两个连续的台阶的制造工艺。为了说明的简单，本公开的实施方式着重于台阶的形成，例如，加厚与触点接触的导电层而不在台阶的顶表面上的导电层中形成空隙，并且根据图2A-图2J的描述省略或简化用于形成其他部件的制造工艺。图3示出了根据一些实施方式的用于形成多个台阶的制造方法300的流程图。应当理解，方法300中示出的操作不是穷举的，并且也可以在任何所示操作之前、之后、或之间执行其他操作。此外，一些操作可以同时执行，或者以与图2A-图2J和图3中所示不同的顺序执行。
参考图3，方法300开始于操作302，在操作302中，形成具有多个台阶的堆叠结构，每个台阶在相应的顶表面上暴露堆叠牺牲层。图2A和图2B示出了对应的结构。
如图2B所示，可以在衬底(未示出)上形成具有多个台阶(例如，202-1和202-2)的阶梯结构202。阶梯结构202可以包括在z轴(例如，垂直方向)上交替堆叠的多个堆叠牺牲层204和多个堆叠电介质层206。每个堆叠牺牲层204和下层堆叠电介质层206可以形成牺牲/电介质对。在一些实施方式中，每个台阶(例如，202-1和202-2)包括一个或多个牺牲/电介质对。即，每个台阶可以包括沿垂直方向交替布置的一个或多个堆叠牺牲层204和一个或多个堆叠电介质层206。在一些实施方式中，每个台阶包括多于一个的牺牲/电介质对。堆叠牺牲层204和堆叠电介质层206可以包括不同的材料，并且因而可以例如在栅极替换工艺中被选择性地蚀刻。
阶梯结构202可以通过使用蚀刻掩模(例如，在相应的堆叠结构之上的图案化的PR层)来重复蚀刻具有多个交错的初始电介质层和初始堆叠牺牲层的堆叠结构来形成。每个初始堆叠牺牲层和下层初始电介质层可以被称为电介质对。初始电介质层和初始堆叠牺牲层可以包括不同的材料。在一些实施方式中，初始电介质层包括氧化硅，并且初始堆叠牺牲层包括氮化硅。在一些实施方式中，一个或多个电介质对可以形成一个级/台阶。在形成阶梯结构202的期间，PR层被修整(例如，从材料堆叠层的边界(常常从各个方向)递增地和向内地蚀刻)，并且用作用于蚀刻堆叠结构的暴露部分的蚀刻掩模。修整的PR的量可以与台阶的尺寸直接相关(例如，决定因素)。PR层的修整可以使用合适的蚀刻来获得，合适的蚀刻例如各向同性蚀刻工艺，例如湿法蚀刻。可以连续地形成和修整一个或多个PR层以用于形成阶梯结构202。在修整PR层之后，可以使用合适的蚀刻剂蚀刻每个电介质对，以去除初始牺牲层和下层初始电介质层两者的一部分。蚀刻的初始堆叠牺牲层和初始电介质层可以分别形成堆叠牺牲层204和堆叠电介质层206，其在堆叠结构中形成台阶。每个台阶(例如，202-1和202-2)可以包括顶表面和侧表面。然后可以去除(一个或多个)PR层。
如图2B所示，阶梯结构202可以被蚀刻以暴露阶梯结构202中的每个台阶202-1和202-2的顶表面上的堆叠牺牲层204。可选地，如图2A所示，可以蚀刻阶梯结构202以暴露每个台阶(例如，202-1和202-2)的顶表面上的堆叠电介质层206，并且阶梯结构202随后可以经受修整工艺以去除每个台阶的顶表面上的堆叠电介质层206。然后可以在每个台阶的顶表面上暴露堆叠牺牲层204，从而形成图2B中所示的结构。修整工艺可以包括合适的蚀刻工艺，例如干法蚀刻和/或湿法蚀刻。在一些实施方式中，每个台阶(例如，202-1和202-2)的侧表面暴露一个或多个堆叠电介质层206和一个或多个堆叠牺牲层204，从而包括相应的台阶的顶表面上的堆叠牺牲层204。
返回参考图3，在形成阶梯结构之后，方法300进行到操作304，在操作304中，形成牺牲层以至少覆盖每个台阶的顶表面。图2C示出了对应的结构。
如图2C所示，可以形成牺牲层以至少覆盖阶梯结构202的每个台阶(例如，202-1和202-2)的顶表面。牺牲层可以至少覆盖台阶(例如，202-1和202-2)的顶表面上的暴露的堆叠牺牲层204。在一些实施方式中，例如，牺牲层部分或全部覆盖每个台阶(例如，202-1和202-2)的顶表面和侧表面，并且与顶表面上的堆叠牺牲层204接触。在一些实施方式中，牺牲层可以包括均沉积在台阶(例如，202-1/202-2)的侧表面上的多个第一部分以及均沉积在台阶(例如，202-1/202-2)的顶表面上的多个第二部分。在一些实施方式中，牺牲层包括与台阶(例如，202-1和202-2)接触的第一子层208以及在第一子层208之上并与第一子层208接触的第二子层210。在一些实施方式中，第一子层208和第二子层210中的每个覆盖相应的台阶(例如，202-1/202-2)的侧表面。第一和第二子层208和210均可以包括与堆叠牺牲层204相同的材料。在一些实施方式中，在湿法蚀刻工艺中，第一和第二子层208和210具有不同的蚀刻选择性。在一些实施方式中，第一子层208具有比第二子层210更高的湿法蚀刻速率。在一些实施方式中，在干法蚀刻工艺中，第一子层208和第二子层210具有相同的蚀刻速率。为了便于说明，第一子层208可以包括均沉积在台阶(例如，202-1/202-2)的侧表面上的多个第一部分208-1和均沉积在相应的台阶(例如，202-1/202-2)的顶表面上的多个第二部分208-2；第二子层210可以包括均沉积在台阶(例如，202-1/202-2)的侧表面上的多个第一部分210-1以及均沉积在相应的台阶(例如，202-1/202-2)的顶表面上的多个第二部分210-2。如图2C所示，第二子层210的第一部分210-1可以在第一子层208的第一部分208-1之上并且与之接触，并且第二子层210的第二部分210-2可以在第一子层208的第二部分208-2之上并且与之接触。
在一些实施方式中，牺牲层的第一子层208和第二子层210均包括与堆叠牺牲层204相同的牺牲材料。在一些实施方式中，堆叠牺牲层204和牺牲层包括氮化硅。牺牲层可以为期望的厚度以用于在随后的栅极替换操作中形成具有期望厚度的导电层。在一些实施方式中，可以采用合适的沉积方法(例如，原子层沉积(ALD)、化学气相沉积(CVD)、和/或物理气相沉积(PVD))来形成第一子层208和第二子层210。在一些实施方式中，可以改变第一和第二子层208和210的沉积中的制造条件(例如，压力、气体流速、和温度)，以形成不同蚀刻选择性的第一和第二子层208和210。
返回参考图3，在形成牺牲层之后，方法300进行到操作306，在操作306中，在牺牲层之上形成硬掩模材料层。图2D示出了对应的结构。
如图2D所示，在牺牲层(例如，牺牲层的第二子层210)之上沉积硬掩模材料层212。硬掩模材料层212可以覆盖每个台阶(例如，202-1/202-2)的顶表面和侧表面。硬掩模材料层212可以包括可以用作用于随后对牺牲层进行图案化的硬掩模的任何合适的材料。在一些实施方式中，硬掩模材料层212包括碳和/或多晶硅。例如，硬掩模材料层212可以包括碳层。在一些实施方式中，可以采用诸如ALD、CVD、和/或PVD的合适的沉积方法来形成硬掩模材料层212。在一些实施方式中，在硬掩模材料层212与牺牲层之间形成软掩模材料层(未示出)。在一些实施方式中，采用软掩模材料层来形成软掩模层，用该软掩模层可以更容易地去除随后形成的硬掩模层。软掩模材料层可以包括任何合适的材料(例如，光刻胶)，并且可以通过合适的方法(例如，旋涂)来形成。
返回参考图3，在形成硬掩模材料层之后，方法300进行到操作308，在操作308中，对硬掩模材料层执行处理。图2E示出了对应的结构。
如图2E所示，对硬掩模材料层212执行处理，以形成均在台阶(例如，202-1/202-2)的顶表面上的多个处理部分212-1以及均在相应的台阶(例如，202-1/202-2)的侧表面上的多个未处理部分212-2。在一些实施方式中，对于每个台阶(例如，202-1/202-2)，处理部分212-1与相应的未处理部分212-2接触。该处理可以改变处理部分212-1的某些材料特性，使得它们可以经受随后的灰化工艺并被保留。例如，可以通过处理使处理部分212-1硬化，并且未处理部分212-2可以保持原始材料特性。在一些实施方式中，该处理包括离子注入工艺和热处理(例如，退火)中的至少一种。在一些实施方式中，硬掩模材料层212的不能被离子注入的离子轰击的部分可以形成未处理部分212-2，例如，未处理部分212-2在z轴上均被相应的处理部分212-1覆盖。在一些实施方式中，未处理部分212-2(例如，在台阶202-1上)可以与紧邻的下部台阶(例如，台阶202-2)的处理部分212-1接触。
返回参考图3，在形成硬掩模材料层的处理部分和未处理部分之后，方法300进行到操作310，在操作310中，去除硬掩模材料层的未处理部分以形成硬掩模层。图2F示出了对应的结构。
如图2F所示，可以去除硬掩模材料层212的未处理部分212-2。硬掩模材料层212的处理部分212-1可以被保留以形成硬掩模层。如图2F所示，硬掩模层可以部分地覆盖每个台阶(例如，202-1/202-2)的顶表面，并且可以暴露每个台阶(例如，202-1/202-2)的侧表面。硬掩模层可以暴露第二子层210的第二部分210-2的与紧邻的上部台阶(例如，台阶202-1)的侧表面相邻的一部分(例如，在台阶202-2上)。在一些实施方式中，通过灰化工艺去除硬掩模材料层212的未处理部分212-2。在一些实施方式中，如果形成了软掩模材料层，则还可以通过诸如灰化工艺的合适工艺来对软掩模材料层进行图案化以形成软掩模层，从而暴露每个台阶(例如，202-1/202-2)的侧表面。
返回参考图3，在形成硬掩模层之后，方法300进行到操作312，在操作312中，硬掩模层用作蚀刻掩模，以用干法蚀刻去除每个台阶的侧表面上的牺牲层的一部分。图2G示出了对应的结构。
如图2G所示，硬掩模层可以用作蚀刻掩模以执行各向异性蚀刻工艺(例如，干法蚀刻)，从而去除每个台阶(例如，202-1/202-2)的侧表面上的牺牲层的一部分。第一子层208的第一部分208-1可以被暴露。在一些实施方式中，第二子层210的第一部分210-1可以被完全去除。第一子层208的第一部分208-1可以被或可以不被部分地去除。在一些实施方式中，第一子层208的与紧邻的上部台阶(例如，台阶202-1)的侧表面接触的第一部分208-1(例如，在台阶202-2上)在干法蚀刻之后被部分或全部保留，使得下层堆叠牺牲层204不被暴露。在一些实施方式中，第二子层210的与紧邻的上部台阶(例如，台阶202-1)的侧表面接触的第二部分210-2(例如，在台阶202-2上)被部分或全部保留。在一些实施方式中，可以控制干法蚀刻(例如，定时)，以允许保留足够厚度的牺牲层(例如，第一子层208的第一部分208-1和/或第二子层210的第二部分210-2)。
返回参考图3，在部分去除牺牲层之后，方法300进行到操作314，在操作314中，去除硬掩模层。图2H示出了对应的结构。
如图2H所示，可以通过合适的灰化和/或蚀刻工艺来去除硬掩模层。在一些实施方式中，如果形成了软掩模层，则也去除软掩模层。例如，可以通过灰化工艺和/或剥离工艺去除包括光刻胶的软掩模层。在去除硬掩模层(和软掩模层，如果有的话)之后，其余的牺牲层可以暴露在台阶(例如，202-1/202-2)上。在一些实施方式中，第一子层208的第一部分208-1可以暴露在相应的台阶(例如，202-1/202-2)的侧表面上。在一些实施方式中，第二子层210的第二部分210-2可以暴露在相应的台阶(例如，202-1/202-2)的顶表面上。在一些实施方式中，第二子层210的第二部分210-2(例如，在台阶202-2上)与紧邻的上部台阶(例如，台阶202-1)的第一子层208的第一部分208-1接触。
返回参考图3，在去除硬掩模层之后，方法300进行到操作316，在操作316中，用湿法蚀刻工艺去除每个台阶的侧表面上的牺牲层的部分以在台阶上形成牺牲部分。图2I示出了对应的结构。
如图2I所示，可以使用各向同性蚀刻工艺(例如，湿法蚀刻)去除每个台阶(例如，202-1/202-2)的侧表面上的第一子层208的任何剩余的第一部分208-1。在一些实施方式中，在去除第一子层208的每个第一部分208-1之后，在每个台阶(例如，202-1/202-2)的顶表面上形成至少包括第一子层208的保留的第二部分208-2的牺牲部分。在一些实施方式中，牺牲部分包括第一子层208的保留的第二部分208-2和第二子层210的第二部分210-2。牺牲部分可以与下层堆叠牺牲层204接触。在一些实施方式中，牺牲部分(例如，在台阶202-2上)可以与紧邻的上部台阶(例如，台阶202-1)的侧表面接触。在一些实施方式中，第一子层208的第二部分208-2和第二子层210的第二部分210-2中的至少一个(例如，在台阶202-2上)与紧邻的上部台阶(例如，台阶202-1)的底部堆叠电介质层206接触。在一些实施方式中，因为在湿法蚀刻中第一子层208的蚀刻速率高于第二子层210的蚀刻速率，所以在蚀刻掉第二子层210的第二部分210-2之前可以完全去除第一子层208的第一部分208-1。在每个台阶(例如，202-1/202-2)的顶表面上可以保留期望厚度的牺牲部分。
返回参考图3，在形成牺牲部分之后，方法300进行到操作318，在操作318中，执行栅极替换工艺以用导电层替换多个堆叠牺牲层和牺牲部分。图2J示出了对应的结构。
如图2J所示，可以执行栅极替换工艺，以用多个导电层214替换多个堆叠牺牲层204和牺牲部分(第一子层208的第二部分208-2和第二子层210的第二部分210-2)。堆叠电介质层206也可以被称为电介质层206。可以形成包括交错的导电层214和电介质层206的存储堆叠层。在一些实施方式中，每个台阶(例如，202-1/202-2)的顶表面上的导电层214包括顶部部分214-1和底部部分214-2。(例如，台阶202-2的)顶部部分214-1可以与紧邻的上部台阶(例如，台阶202-1)的侧表面(例如，堆叠电介质层206)接触。在一些实施方式中，在x轴上，顶部部分214-1的尺寸(例如，宽度)与相应的台阶的尺寸相同。与相应的顶部部分214-1接触的底部部分214-2可以在x轴和y轴上延伸，并且可以与下层堆叠电介质层206接触。顶部部分214-1可以由相应的牺牲部分形成，并且底部部分214-2可以由相应的堆叠牺牲层204形成。在一些实施例中，底部部分214-2在z轴上的厚度在台阶202-2中和超过台阶202-2的地方(例如，在台阶202-1之下)是均匀的。
在栅极替换工艺中，可以执行各向同性蚀刻工艺(例如，湿法蚀刻)，以去除堆叠牺牲层204和牺牲部分。可以在阶梯结构202中形成多个横向凹陷。可以沉积导体材料(例如W、Co、Al、Cu、多晶硅(例如，掺杂的硅)、和/或硅化物)以填满横向凹陷，从而形成导电层214。可以使用任何合适的沉积方法(例如，CVD、PVD、ALD、或其组合)来沉积导体材料。
在一些实施方式中，在阶梯结构202之上形成绝缘结构218，使得阶梯结构202在绝缘结构218中。在一些实施方式中，在栅极替换工艺之前，将绝缘结构218沉积在阶梯结构202之上。绝缘结构218可以与台阶的顶表面(或导电层214的顶部部分214-1)接触。绝缘结构218可以包括任何合适的(一种或多种)绝缘材料(例如，氧化硅)，并且可以通过任何合适的(一种或多种)沉积工艺(例如，CVD、PVD、和/或ALD)来形成。可以形成用于形成触点的开口，以在绝缘结构218中延伸并且暴露相应的台阶(例如，202-1/202-2)的顶表面。可以沉积合适的导电材料(例如W、Co、Al、Cu、掺杂的硅、和/或硅化物)以填充开口并形成触点216。可以使用任何合适的沉积方法(例如，CVD、PVD、ALD、或其组合)来沉积导电材料。可选地，可以在绝缘结构218的顶表面上执行平坦化工艺(例如化学机械平坦化和/或湿法蚀刻)以去除任何多余的(一种或多种)绝缘材料和/或(一种或多种)导电材料。
图5示出了两个连续的台阶502-1和502-2的EM图像，台阶502-1和502-2在台阶502-1的侧表面与台阶502-2的顶表面上的牺牲部分508之间具有空隙522。牺牲部分508位于堆叠牺牲层504上。牺牲部分508和堆叠牺牲层504形成将在栅极替换工艺中被导电层替换的牺牲层514。牺牲部分508被导电层的顶部部分替换，并且堆叠牺牲层504被导电层的底部部分替换。如图5所示，由过度蚀刻引起的空隙522损坏堆叠牺牲层504，使得堆叠牺牲层504(例如，和导电层)在过度蚀刻的位置处变得更薄或甚至断开。导电层的电阻可能不期望地增加。图6示出了使用本公开的方法形成的两个连续的台阶602-1和602-2的EM图像。如图6所示，在台阶602-1的侧表面与台阶602-2的顶表面上的牺牲部分614-1(例如，第二子层210的第二部分210-2和第一子层208的第二部分208-2)之间形成空隙622。牺牲部分614-1和堆叠牺牲层614-2形成将在栅极替换工艺中被导电层替换的牺牲层614。牺牲部分614-1被导电层的顶部部分替换，并且堆叠牺牲层614-2被导电层的底部部分替换。与空隙522相比，空隙622在z方向上更浅，使得堆叠牺牲层614-2的厚度d在台阶602-2中和超过台阶602-2的地方(例如，在台阶602-1中)是均匀的。例如，堆叠牺牲层614-2几乎没有由空隙622造成的损坏，使得堆叠牺牲层614-2具有均匀的厚度d。即，使用本公开的方法形成的空隙622是期望地浅的，以减小堆叠牺牲层614-2的过度蚀刻的风险。因此，导电层的底部部分在相应的台阶中和超过相应的台阶的地方具有均匀的厚度。可以减小/最小化台阶602-2的顶表面上的导电层614的电阻的增加。
在一些实施方式中，在先栅极工艺中，在衬底上方交错地形成多个堆叠导电层和多个电介质层，从而形成堆叠结构。堆叠导电层和电介质层可以被重复地图案化以形成阶梯结构。具有与堆叠导电层相同的材料的导电层可以被形成为覆盖台阶的顶表面和侧表面。在一些实施方式中，堆叠导电层和导电层包括W、Co、Al、Cu、掺杂的硅、和/或硅化物中的至少一种。在一些实施方式中，堆叠导电层和导电层包括掺杂的多晶硅。在一些实施方式中，导电层包括第一子层和在第一子层之上的第二子层。在干法蚀刻中，第一和第二子层的蚀刻速率可以相同，并且第一子层的蚀刻速率可以高于第二子层的蚀刻速率。可以使用与本公开中描述的相同或类似的图案化工艺来对导电层进行图案化，以用改善的蚀刻控制在每个台阶上形成导电部分。在一些实施方式中，导电部分包括第一子层的一部分和第二子层的一部分。在每个台阶的顶表面处导电部分可以与下层堆叠导电层接触。在一些实施方式中，导电部分与紧邻的上部台阶的侧表面(例如，底部电介质层)接触。在一些实施方式中，导电部分的尺寸至少在台阶延伸的横向方向上与相应的台阶的尺寸相同。在台阶的侧表面与紧邻的下部台阶的导电部分之间几乎不形成空隙。在一些实施方式中，在每个台阶的顶表面处导电部分形成导电层的顶部部分，并且堆叠导电层形成导电层的底部部分。每个台阶的顶表面处的导电层可以由导电部分和下层堆叠导电层形成。
本公开提供了用于形成3D存储器件的方法。该方法包括：形成具有交错的多个堆叠第一层和多个堆叠第二层的堆叠结构；在堆叠结构中形成台阶，该台阶具有顶表面上的堆叠第一层中的一个；以及形成牺牲材料层，该牺牲材料层具有台阶的侧表面之上的第一部分和台阶的顶表面之上的第二部分。该方法还包括使用各向异性蚀刻工艺部分地去除牺牲材料层的第一部分，以及使用各向同性蚀刻工艺去除牺牲材料层的第一部分的剩余部分。
在一些实施方式中，牺牲材料层的第二部分在台阶的顶表面上并且与紧邻的上部台阶的侧表面接触。
在一些实施方式中，各向异性蚀刻工艺包括干法蚀刻，并且各向同性蚀刻工艺包括湿法蚀刻。
在一些实施方式中，多个堆叠第一层均包括堆叠牺牲层，并且多个堆叠第二层均包括堆叠电介质层。
在一些实施方式中，牺牲材料层包括与台阶接触的第一子层和与第一子层接触并在第一子层之上的第二子层。
在一些实施方式中，第一子层和第二子层均包括牺牲材料，该牺牲材料在栅极替换工艺中被导电材料替换。
在一些实施方式中，第一子层和第二子层的沉积条件不同，使得使用各向同性蚀刻工艺时第一子层的蚀刻速率高于第二子层的蚀刻速率。沉积条件包括压力、气体流速、或温度中的至少一个。
在一些实施方式中，使用各向异性蚀刻工艺时第一子层的蚀刻速率与第二子层的蚀刻速率相同。
在一些实施方式中，部分地去除牺牲材料层的第一部分包括至少去除第二子层的在台阶的侧表面上的一部分以暴露第一子层。
在一些实施方式中，去除牺牲材料层的第一部分的剩余部分包括去除第一子层的暴露部分以暴露台阶的侧表面。
在一些实施方式中，该方法还包括用多个导电层替换多个堆叠第一层和牺牲材料层的第二部分。
在一些实施方式中，多个堆叠第一层均包括堆叠导电层，并且多个堆叠第二层均包括堆叠电介质层。
在一些实施方式中，牺牲材料层包括与堆叠第一层相同的材料。
在一些实施方式中，该方法还包括使用台阶的顶表面之上的硬掩模层部分地去除牺牲材料层的第一部分，以及暴露台阶的侧表面。
在一些实施方式中，形成硬掩模层包括在去除牺牲材料层的第一部分之前，在台阶的顶表面和侧表面上的牺牲材料层之上形成硬掩模材料层。在一些实施方式中，形成硬掩模层还包括对硬掩模材料层执行处理以在台阶的顶表面上形成硬掩模材料层的处理部分，以及去除硬掩模材料层的在台阶的侧表面上的未处理部分以暴露台阶的侧表面上的牺牲材料层，硬掩模材料层的处理部分被保留以形成硬掩模层。
在一些实施方式中，去除硬掩模材料层的未处理部分包括灰化工艺。
在一些实施方式中，还包括在去除牺牲材料层的第一部分的剩余部分之前去除硬掩模层。
本公开还包括用于形成3D存储器件的方法。该方法包括形成具有多个台阶的堆叠结构，该堆叠结构包括交错的多个堆叠第一层和多个堆叠第二层。台阶中的每个包括顶表面上的堆叠第一层中的一个。该方法还包括：形成牺牲材料层，该牺牲材料层具有台阶的侧表面之上的第一部分和台阶的顶表面之上的第二部分；以及使用至少各向同性蚀刻工艺去除牺牲材料层的第一部分以暴露台阶的侧表面。该方法还包括在各向同性蚀刻工艺中保留牺牲材料层的第二部分。
在一些实施方式中，保留的第二部分在相应的台阶中包括(i)顶部部分和(ii)与堆叠第二层中的一个和顶部部分接触的底部部分。相应的台阶中的底部部分具有与超过相应的台阶的堆叠第一层相同的厚度。
在一些实施方式中，牺牲材料层的第二部分与紧邻的上部台阶的侧表面接触。
在一些实施方式中，使用至少各向同性蚀刻工艺去除牺牲材料层的第一部分包括：使用各向异性蚀刻工艺部分地去除牺牲材料层的第一部分；以及使用各向同性蚀刻工艺去除牺牲材料层的第一部分的剩余部分。
在一些实施方式中，各向异性蚀刻工艺包括干法蚀刻，并且各向同性蚀刻工艺包括湿法蚀刻。
在一些实施方式中，多个堆叠第一层均包括堆叠牺牲层，并且多个堆叠第二层均包括堆叠电介质层。
在一些实施方式中，牺牲材料层包括与台阶接触的第一子层和与第一子层接触并在第一子层之上的第二子层。
在一些实施方式中，第一子层和第二子层均包括牺牲材料，该牺牲材料在栅极替换工艺中被导电材料替换。
在一些实施方式中，第一子层和第二子层的沉积条件不同，使得使用各向同性蚀刻工艺时第一子层的蚀刻速率高于第二子层的蚀刻速率。沉积条件包括压力、气体流速、或温度中的至少一个。
在一些实施方式中，使用各向异性蚀刻工艺时第一子层的蚀刻速率与第二子层的蚀刻速率相同。
在一些实施方式中，部分地去除牺牲材料层的第一部分包括至少去除第二子层的在台阶的侧表面上的一部分以暴露第一子层。
在一些实施方式中，去除牺牲材料层的第一部分的剩余部分包括去除第一子层的暴露部分以暴露台阶的侧表面。
在一些实施方式中，该方法还包括用多个导电层替换多个堆叠第一层和牺牲材料层的第二部分。
在一些实施方式中，多个堆叠第一层均包括堆叠导电层，并且多个堆叠第二层均包括堆叠电介质层。
在一些实施方式中，牺牲材料层包括与堆叠第一层相同的材料。
在一些实施方式中，该方法还包括使用台阶的顶表面之上的硬掩模层部分地去除牺牲材料层的第一部分，以及暴露台阶的侧表面。
在一些实施方式中，形成硬掩模层包括在去除牺牲材料层的第一部分之前，在台阶的顶表面和侧表面上的牺牲材料层之上形成硬掩模材料层。在一些实施方式中，形成硬掩模层还包括对硬掩模材料层执行处理以在台阶的顶表面上形成硬掩模材料层的处理部分，以及去除硬掩模材料层的在台阶的侧表面上的未处理部分以暴露台阶的侧表面上的牺牲材料层。硬掩模材料层的处理部分被保留以形成硬掩模层。
在一些实施方式中，去除硬掩模材料层的未处理部分包括灰化工艺。
在一些实施方式中，该方法还包括在去除牺牲材料层的第一部分的剩余部分之前去除硬掩模层。
本公开还公开了3D存储器件，其包括具有多个台阶的存储堆叠层，多个台阶均包括交错的一个或多个导电层和一个或多个电介质层。台阶中的每个包括台阶的顶表面上的导电层中的一个，导电层中的一个在相应的台阶中具有顶部部分以及与电介质层中的一个和顶部部分接触的底部部分。相应的台阶中的底部部分具有与超过相应的台阶的堆叠导电层相同的厚度。
在一些实施方式中，顶部部分与紧邻的上部台阶中的电介质层中的一个的侧表面接触。
在一些实施方式中，该方法还包括存储堆叠层位于其中的绝缘结构以及在绝缘结构中延伸并与导电层中的相应的一个的顶部部分接触的触点。
在一些实施方式中，一个或多个导电层包括钨(W)、铝(Al)、铜(Cu)、钴(Co)、硅化物或多晶硅中的至少一种。
特定实施方式的前述描述将因此揭示本公开的一般性质，以使得其他人在不脱离本公开的一般概念的情况下，可以通过应用本领域技术内的知识来容易地修改和/或适应于诸如特定实施方式的各种应用，而无需过度实验。因此，基于本文提出的教导和指导，这样的改编和修改旨在落在所公开的实施方式的等同物的含义和范围内。应当理解，本文中的措词或术语是出于描述而非限制性的目的，使得本说明书的术语或措辞将由技术人员鉴于教导和指导来解释。
上面已经借助于示出特定功能及其关系的实施方式的功能构建块描述了本公开的实施方式。为了方便描述，本文已经任意定义了这些功能构建块的边界。只要适当地执行特定功能及其关系，就可以定义交替的边界。
本公开的广度和范围不应当由任何上述示例性实施方式限制，而应当仅根据所附权利要求及其等同物来定义。

Claims (33)

1.一种用于形成三维(3D)存储器件的方法，包括：
形成包括交错的多个堆叠第一层和多个堆叠第二层的堆叠结构；
在所述堆叠结构中形成台阶，所述台阶包括顶表面上的所述堆叠第一层中的一个；
形成牺牲材料层，所述牺牲材料层包括所述台阶的侧表面之上的第一部分和所述台阶的所述顶表面之上的第二部分；
使用各向异性蚀刻工艺部分地去除所述牺牲材料层的所述第一部分；以及
使用各向同性蚀刻工艺去除所述牺牲材料层的所述第一部分的剩余部分，
其中，所述牺牲材料层包括与所述台阶接触的第一子层和与所述第一子层接触并在所述第一子层之上的第二子层，
其中，部分地去除所述牺牲材料层的所述第一部分包括：至少去除所述第二子层的在所述台阶的所述侧表面上的一部分以暴露所述第一子层，并且
其中，去除所述牺牲材料层的所述第一部分的所述剩余部分包括：去除所述第一子层的暴露部分以暴露所述台阶的所述侧表面。
2.根据权利要求1所述的方法，其中，所述牺牲材料层的所述第二部分在所述台阶的所述顶表面上并且与紧邻的上部台阶的侧表面接触。
3.根据权利要求1所述的方法，其中，所述各向异性蚀刻工艺包括干法蚀刻，并且所述各向同性蚀刻工艺包括湿法蚀刻。
4.根据权利要求1-3中任一项所述的方法，其中，所述多个堆叠第一层均包括堆叠牺牲层，并且所述多个堆叠第二层均包括堆叠电介质层。
5.根据权利要求1所述的方法，其中，所述第一子层和所述第二子层均包括牺牲材料，所述牺牲材料在栅极替换工艺中被导电材料替换。
6.根据权利要求5所述的方法，其中，所述第一子层和所述第二子层的沉积条件不同，使得使用所述各向同性蚀刻工艺时所述第一子层的蚀刻速率高于所述第二子层的蚀刻速率，所述沉积条件包括气压、气体流速、或温度中的至少一个。
7.根据权利要求5-6中任一项所述的方法，其中，使用所述各向异性蚀刻工艺时所述第一子层的蚀刻速率与所述第二子层的蚀刻速率相同。
8.根据权利要求5-6中任一项所述的方法，还包括用多个导电层替换所述多个堆叠第一层和所述牺牲材料层的所述第二部分。
9.根据权利要求1-3中任一项所述的方法，其中，所述多个堆叠第一层均包括堆叠导电层，并且所述多个堆叠第二层均包括堆叠电介质层。
10.根据权利要求9所述的方法，其中，所述牺牲材料层包括与所述堆叠第一层相同的材料。
11.根据权利要求1-3、5-6和10中任一项所述的方法，其中，还包括：使用所述台阶的所述顶表面之上的硬掩模层来部分地去除所述牺牲材料层的所述第一部分；以及暴露所述台阶的所述侧表面。
12.根据权利要求11所述的方法，其中，形成所述硬掩模层包括：
在去除所述牺牲材料层的所述第一部分之前，在所述台阶的所述顶表面和所述侧表面上的所述牺牲材料层之上形成硬掩模材料层；
对所述硬掩模材料层执行处理，以在所述台阶的所述顶表面上形成所述硬掩模材料层的处理部分；以及
去除所述硬掩模材料层的在所述台阶的所述侧表面上的未处理部分，以暴露所述台阶的所述侧表面上的所述牺牲材料层，所述硬掩模材料层的所述处理部分被保留以形成所述硬掩模层。
13.根据权利要求12所述的方法，其中，去除所述硬掩模材料层的所述未处理部分包括灰化工艺。
14.根据权利要求11所述的方法，还包括在去除所述牺牲材料层的所述第一部分的所述剩余部分之前，去除所述硬掩模层。
15.一种用于形成三维(3D)存储器件的方法，包括：
形成包括多个台阶的堆叠结构，所述堆叠结构包括交错的多个堆叠第一层和多个堆叠第二层，所述台阶中的每个包括顶表面上的所述堆叠第一层中的一个；
形成牺牲材料层，所述牺牲材料层包括所述台阶的侧表面之上的第一部分和所述台阶的所述顶表面之上的第二部分；
使用各向异性蚀刻工艺和各向同性蚀刻工艺去除所述牺牲材料层的所述第一部分以暴露所述台阶的所述侧表面；以及
在所述各向同性蚀刻工艺中保留所述牺牲材料层的所述第二部分，
其中，使用所述各向异性蚀刻工艺和所述各向同性蚀刻工艺去除所述牺牲材料层的所述第一部分包括：使用所述各向异性蚀刻工艺部分地去除所述牺牲材料层的所述第一部分；以及使用所述各向同性蚀刻工艺去除所述牺牲材料层的所述第一部分的剩余部分，
其中，所述牺牲材料层包括与所述台阶接触的第一子层和与所述第一子层接触并在所述第一子层之上的第二子层，
其中，部分地去除所述牺牲材料层的所述第一部分包括：至少去除所述第二子层的在所述台阶的所述侧表面上的一部分，以暴露所述第一子层，并且
其中，去除所述牺牲材料层的所述第一部分的所述剩余部分包括：去除所述第一子层的暴露部分以暴露所述台阶的所述侧表面。
16.根据权利要求15所述的方法，其中，保留的所述第二部分在相应的台阶中包括(i)顶部部分以及(ii)与所述堆叠第二层中的一个和所述顶部部分接触的底部部分，其中，所述相应的台阶中的所述底部部分具有与超过所述相应的台阶的所述堆叠第一层相同的厚度。
17.根据权利要求15所述的方法，其中，所述牺牲材料层的所述第二部分与紧邻的上部台阶的侧表面接触。
18.根据权利要求15所述的方法，其中，所述各向异性蚀刻工艺包括干法蚀刻，并且所述各向同性蚀刻工艺包括湿法蚀刻。
19.根据权利要求18所述的方法，其中，所述多个堆叠第一层均包括堆叠牺牲层，并且所述多个堆叠第二层均包括堆叠电介质层。
20.根据权利要求15所述的方法，其中，
所述第一子层和所述第二子层均包括牺牲材料，所述牺牲材料在栅极替换工艺中被导电材料替换。
21.根据权利要求20所述的方法，其中，所述第一子层和所述第二子层的沉积条件不同，使得使用所述各向同性蚀刻工艺时所述第一子层的蚀刻速率高于所述第二子层的蚀刻速率，所述沉积条件包括压力、气体流速、或温度中的至少一个。
22.根据权利要求21所述的方法，其中，使用所述各向异性蚀刻工艺时所述第一子层的蚀刻速率与所述第二子层的蚀刻速率相同。
23.根据权利要求19-22中任一项所述的方法，还包括用多个导电层替换所述多个堆叠第一层和所述牺牲材料层的所述第二部分。
24.根据权利要求15-18中任一项所述的方法，其中，所述多个堆叠第一层均包括堆叠导电层，并且所述多个堆叠第二层均包括堆叠电介质层。
25.根据权利要求24所述的方法，其中，所述牺牲材料层包括与所述堆叠第一层相同的材料。
26.根据权利要求18-22中任一项所述的方法，还包括：使用所述台阶的所述顶表面之上的硬掩模层来部分地去除所述牺牲材料层的所述第一部分；以及暴露所述台阶的所述侧表面。
27.根据权利要求26所述的方法，其中，形成所述硬掩模层包括：
在去除所述牺牲材料层的所述第一部分之前，在所述台阶的所述顶表面和所述侧表面上的所述牺牲材料层之上形成硬掩模材料层；
对所述硬掩模材料层执行处理，以在所述台阶的所述顶表面上形成所述硬掩模材料层的处理部分；以及
去除所述硬掩模材料层的在所述台阶的所述侧表面上的未处理部分，以暴露所述台阶的所述侧表面上的所述牺牲材料层，所述硬掩模材料层的所述处理部分被保留以形成所述硬掩模层。
28.根据权利要求27所述的方法，其中，去除所述硬掩模材料层的所述未处理部分包括灰化工艺。
29.根据权利要求27-28中任一项所述的方法，还包括在去除所述牺牲材料层的所述第一部分的所述剩余部分之前，去除所述硬掩模层。
30.一种通过根据权利要求1-29中任一项的方法所形成的三维(3D)存储器件，包括存储堆叠层，所述存储堆叠层包括多个台阶，所述多个台阶均包括交错的一个或多个导电层和一个或多个电介质层，其中：
所述台阶中的每个包括所述台阶的顶表面上的所述导电层中的一个，所述导电层中的一个在相应的台阶中包括顶部部分以及与所述电介质层中的一个和所述顶部部分接触的底部部分，其中
所述相应的台阶中的所述底部部分具有与超过所述相应的台阶的所述导电层相同的厚度。
31.根据权利要求30所述的三维存储器件，其中，所述顶部部分与紧邻的上部台阶中的所述电介质层中的一个的侧表面接触。
32.根据权利要求30或31所述的三维存储器件，还包括：
绝缘结构，所述存储堆叠层位于所述绝缘结构中；以及
触点，所述触点在所述绝缘结构中延伸并与所述导电层中的相应的一个的所述顶部部分接触。
33.根据权利要求30或31所述的三维存储器件，其中，所述一个或多个导电层包括钨(W)、铝(Al)、铜(Cu)、钴(Co)、硅化物、或多晶硅中的至少一种。
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