KR100998487B1 - 열효율 향상을 위한 식각조건 변경에 따른 상변화 메모리소자의 제조방법 - Google Patents
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Abstract
본 발명은 열효율(Thermal Efficiency)을 향상시킨 상변화 메모리 소자의 제조 방법을 개시한다. 개시된 본 발명에 따른 상변화 메모리 소자의 제조방법은 반도체 기판상에 하부전극콘택을 갖는 제 1 절연막을 형성하고, 상기 하부전극 상부에 상변화막, 상부전극 및 제 2 절연막층을 순차적으로 형성한 후, 상기 상부전극, 제 2 절연막 상부에 상부전극을 한정하기 위한 마스크 패턴을 형성한다. 다음, 마스크 패턴의 형태로 상기 제 2 절연막, 상부전극 및 상변화막을 식각한다. 이때, 상기, 식각공정은 Cl2 포함 가스로 진행한다.
PRAM, 상변화, 식각, 열효율
Description
본 발명은 상변화 메모리의 제조 방법에 관한 것으로서, 특히 상변화 물질(칼코지나이드 물질: Chalcogenide Material)의 열효율 향상을 위한 상변화 메모리 소자의 제조방법에 관한 것이다.
IT 기술의 발달과 함께 대용량의 정보를 무선으로 처리하는 휴대 정보 통신기기의 개발이 점차 확대되고 있다. 이에 따라 초고속, 대용량, 저전압의 특성을 갖는 차세대 메모리 장치가 요구되고 있다. 차세대 반도체 메모리 장치는 일반적인 플래쉬 메모리 장치의 비휘발성, SRAM(Static Random Access Memory)의 고속 동작, 및 DRAM(Dynamic RAM)의 고집적성등을 포함하면서, 더 낮은 소비 전력이 요구된다. 이와 같은 차세대 반도체 메모리 장치로는 일반적인 메모리 장치에 비해 전력, 데이터의 유지 및 쓰기/읽기 특성이 우수한 FRAM(Ferroelectric RAM), MRAM(Magnetic RAM), PRAM(Phase-change RAM) 또는 NFGM(Nano Floating Gate Memory)등의 소자가 연구되고 있다. 그 중 PRAM은 단순한 구조를 가지면서 저렴한 비용으로 제조될 수 있으며, 고속 동작이 가능하므로 차세대 반도체 메모리 장치로 활발히 연구되고 있다.
PRAM은 인가되는 전류로부터 발생되는 열에 따라 그 결정 상태가 변화되는 상변화막을 갖는다. 현재 PRAM에 적용되는 상변화막으로는 게르마늄(Ge), 안티몬(Sb) 및 텔루르(Te)로 구성된 칼코지나이드 화합물(Ge-Sb-Te:GST)이 주로 이용되고 있다. GST와 같은 상변화막은 공급되는 전류의 크기 및 시간에 따라 발생되는 열에 의하여 그 물질(GST)의 상태가 변화된다. 이러한 GST는 비정질 상태에서 높은 비저항을 갖는 반면, 결정 상태에서는 낮은 비저항을 가지므로, 이 비저항의 차이를 이용하여, 메모리 장치의 데이터 저장 매체로 사용될 수 있다.
한편, 현재 상변화 메모리 장치 역시 저전력 및 고집적화가 요구되고 있으며, 이러한 저전력 및 고집적화 요구에 부응하기 위해 GST막의 동작 전류, 즉, 리셋 전류(reset current)를 낮추고자 하는 시도가 계속되고 있다.
리셋 전류(Reset Current)를 낮추기 위해서는 현재 상변화막과 콘택되는 하부 전극 콘택(Bottom electric contact)의 면적을 감소시켜 열효율을 증가시키고 있다.
그러나, 반도체 메모리 장치의 집적도가 증대됨에 따라, 패턴 및 홀을 형성하기 위한 포토리소그라피 및 식각기술 난이도도 증대되어 공정상의 어려움이 있다.
도 1은 미세한 크기의 하부 전극 콘택을 갖는 일반적인 PRAM 소자의 단면도이다.
도 1을 참조하면, 반도체 기판(도시되지 않음)상에 PN 다이오드(Diode, 도시되지 않음) 또는 트랜지스터(Transister, 도시되지 않음)와 같은 스위칭 소자를 형성한다. 스위칭 소자가 형성된 반도체 기판 상에 제 1 절연막(110)을 형성한다. 다음, 제 1 절연막(110)의 소정 부분에, 노광 공정(Photolithography Process) 및 식각공정을 이용하여 상기 PN 다이오드나 트랜지스터에 접촉할 수 있는 소정의 하부 콘택홀(도시되지 않음)을 형성한다. 하부 콘택홀내에는 전도성 물질을 충진하여, 제 1 절연막 (110)내에 미세 콘택 구조의 하부전극(100)을 형성한다. 이때, 제 1 절연막(110)은 실리콘 질화막 성분을 포함할 수 있다.
하부전극(100) 및 제1 절연막(110) 상부에 상변화막(120), 상부전극(130) 및 제 2 절연막(140)을 순차적으로 형성한다. 이때, 제 2 절연막(140)은 상변화막(120)의 형상을 유지하기 위해 제공되며, 제 1 절연막(110)과 마찬가지로 내열 특성을 유지하되, 보다 식각이 잘되는 물질, 예컨대 실리콘 질산화막으로 형성될 수 있다. 다음, 제 2 절연막(140), 상부전극(130) 및 상변화막(120)을 소정 부분 식각한다. 이때, 식각공정은 600W 정도의 소스 파워(Source Power), 150W 정도의 바이어스 파워(Bias Power), 아르곤(Ar) 및 CF4 가스를 이용하여 진행된다.
그런데, 상기 아르곤 및 CF4 가스는 식각되어야 매체 즉, 제 2 절연막(140), 상부전극(130) 및 상변화막(120)과, 제 1 절연막(110) 사이의 식각 선택비가 우수하지 않다. 이로 인해, 식각공정시, 제 1 절연막(110)이 일부 유실될 수 있다. 여기서, 도면 부호 110a는 제 1 절연막의 유실 부분을 나타낸다.
더욱이, 제 1 절연막(110)과 제 2 절연막(140)이 유사한 물질로 형성됨에 의 해 제 1 절연막(110)의 식각은 필연적일 수 있다.
더구나, 아르곤 및 CF4 가스는 화학적 제거 특성보다는 물리적 제거 특성이 강하여, 노출된 제 1 절연막(110a)이 더욱 많이 유실될 수 있다.
이와 같이, 제 1 절연막(110a)의 유실로 인해, 하부전극(110)의 측벽이 노출이 되면, 이후 상변화를 위한 가열시, 열손실을 발생하여, 상변화막(120)의 리셋 전류 열화를 초래하는 결과를 가져온다.
따라서, 본 발명의 목적은 상변화막의 열손실을 방지하여 리셋 전류의 특성을 개선할 수 있는 상변화 메모리 소자의 제조 방법을 제공하는 것이다.
상기한 본 발명의 기술적 과제를 달성하기 위한 상변화 메모리 소자의 제조방법은 다음과 같다. 먼저, 반도체 기판상에 하부전극콘택을 갖는 제 1 절연막을 형성하고, 상기 하부전극 상부에 상변화막, 상부전극 및 제 2 절연막층을 순차적으로 형성한 후, 상기 상부전극, 제 2 절연막 상부에 상부전극을 한정하기 위한 마스크 패턴을 형성한다.다음,마스크 패턴의 형태로 상기 제 2 절연막, 상부전극 및 상변화막을 식각한다. 이때, 식각공정은 아르곤 가스, Cl2 포함 가스 및 질소 가스를 이용하여 진행할 수 있다.
바람직하게는, 상기 식각공정시 Cl2가스는 20내지 40sccm 정도 포함하며, 아르곤(Ar) 가스는 100내지 140sccm 정도 더 포함할 수 있다.
또한,적층된 상변화막, 상부전극층 및 제 2 절연막의 측면유실(Side Attack)을 방지하기 위하여 10~20sccm의 질소(N2) 가스를 추가하여 진행할 수 있다.
또한, 상기 식각 공정시, 1000~1200W의 소스 파워(Source Power)와 50~100W의 바이어스 파워(Bias Power)를 제공할 수 있다.
본 발명에 의하면, 상부 전극을 한정하기 위한 식각시, 제 1 절연막에 대해 식각 선택비가 우수하며, 화학적 제거 특성이 강한 아르곤(Ar)가스와 Cl2 가스를 식각 가스로서 이용한다. 이에 의해, 제 1 절연막의 유실을 방지할 수 있어, 상변이 진행시(결정에서 비정질로 상변이되거나 비정질에서 결정질로 상변이시) 좀 더 열효율을 증대시킬 수 있다.
이하 첨부한 도면에 의거하여 본 발명의 바람직한 실시예를 설명하도록 한다.
도 2를 참조하면, 반도체 기판(도시되지 않음) 상에 스위칭 소자, 예컨대, PN 다이오드(Diode, 도시되지 않음) 또는 트랜지스터(Transistor, 도시되지 않음)를 형성한다. 스위칭 소자가 형성된 반도체 기판 상부에 제 1 절연막(210)을 형성한다. 제 1 절연막(210)으로는 내열 특성이 우수한 실리콘 질화막이 이용될 수 있다. 제 1 절연막(210)의 소정부분에 현재의 노광 공정과 식각공정으로 얻을 수 있는 최소 직경의 콘택홀을 형성한다. 다음 콘택홀 내에 도전물을 충전하여, 하부전극(200)을 형성한다.
이때, 하부 전극(200)은 그 자체가 하부 전극 콘택으로 이용될 수도 있고, 또는 하부 전극(200)과 스위칭 소자 사이에 별도의 하부 전극 콘택이 마련될 수 있다.
그 후 하부전극(200)을 둘러싼 제 1 절연막(210)과 하부전극 위에, 상변화막(220), 상부전극층(230) 및 제 2 절연막(240)을 순차적으로 형성한다. 상변화 막(220)으로는 GST계열 물질(칼코지나이드 물질, Chalcogenide Material)이 이용될 수 있고, 하부전극(200) 및 상부전극층(230)으로는 Ti/TiN계열의 도전층이 이용될 수 있다. 또한, 제 2 절연막(240)으로는 고온시에도 상기 상변화막(120)의 형상을 유지할 수 있는 막, 예컨대, 실리콘 질산화막(SiON)이 이용될 수 있다.
그후, 상부 전극의 형태를 한정하기 위한 마스크 패턴(250)을 공지의 포토리소그라피 공정에 의해 상기 제 2 절연막(240) 상부에 형성한다. 이때, 상기 마스크 패턴(250)은 상기 하부 전극(200)을 포함하는 크기로 형성됨이 바람직하다. 그 다음, 도 3에 도시된 바와 같이, 마스크 패턴(250)을 이용하여 노출된 제 2 절연막(240), 상부 전극(230) 및 상변화막(220)을 식각한다. 본 실시예의 식각공정(260)은 Ar 및 Cl2 가스를 이용하여 진행한다. 이때, 식각조건은 1000~1200W의 소스 파워(Source Power), 50~100W의 바이어스 파워(Bias Power), 100~140sccm의 아르곤(Ar) 가스 및 20~40sccm의 Cl2 가스를 이용하여 진행한다.
이와 같은 Ar 및 Cl2 가스는 종래의 Ar 및 CF4 가스 보다 화학적 반응 특성이 우수한 것으로 알려져 있으며, 다른 식각가스 보다 실리콘 질산화막에 대한 실리콘 질화막의 식각 선택비가 우수하다. 그리하여, 제 2 절연막(240), 상부 전극층(230), 및 상변화막(220)은 원하는 형태로 식각하면서, 실리콘 질화막으로 된 제 1 절연막(210)을 식각가스로부터 보호된다.
또한, 상기 식각공정(260) 시, 상변화막(220), 상부전극층(230) 및 제 2 절연막(240))의 측면유실(Side Attack)이 발생될 수 있는 데, 이를 방지하기 위하여 10~20sccm의 질소(N2) 가스를 추가하여 식각을 진행할 수 있다.
이와 같이 상기 파워 조건 변경과 식각가스로서 Ar 가스와 Cl2가스를 사용함으로서, 기존의 Ar 가스와 CF4 가스를 사용해서 유발되는 제 1 절연막(210) 및 적층된 막들(220,230,240) 측면부의 손실을 방지 할 수 있다
상기와 같은 식각공정 후에는 도 4에 도시된 바와 같이 제 1 절연막(210)은 식각되지 않고, 나머지 상변화막(220a), 상부전극(230a) 및 제 2 절연막(240a)은 마스크 패턴(250)의 형태로 패터닝된다. 이때, 실리콘 질화막보다는 물성이 소프트한 실리콘 질산화막으로 된 제 2 절연막(240a)은 상부 측벽 부분이 다른 막들(230a,220a)보다 더 식각될 수 있다. 그 다음, 마스크 패턴(250)을 공지의 에슁(ashing) 또는 클리닝(cleaning) 공정을 통해 제거한다.
다음 도 5를 참조하면, 상변화막(220a), 상부 전극(230a) 및 제 2 절연막(240a)의 표면을 덮도록, 제 1 절연막(210) 상부에 제 3 절연막(270)을 형성한다. 제 3 절연막(270)의 형성에 의해, 상변화막(220a)이 봉지되어, 상변이시 열효율을 보다 증대할 수 있다. 이때 제 3 절연막(270)은 질화막을 포함한 절연막을 이용할 수 있다.
이와 같이, 본 실시예에 의하면, 상부 전극(230a) 및 상변화막(220a)을 패터닝하는 공정시, 하부 전극(200)을 지지하는 제 1 절연막의 유실을 방지할 수 있도록, Ar 및 Cl2 가스를 이용하여 식각공정을 진행한다.
이에 따라, 하부 전극(200)의 측벽 노출이 방지되어, 상변화막의 열 효율을 개선할 수 있다.
이상 본 발명은 상기 바람직한 실시예를 들어 상세하게 설명하였으나, 본 발 명은 상기 실시예에 한정되지 않고, 본 발명의 기술적 사상의 범위 내에서 당 분야에서 통상의 지식을 가진 자에 의하여 여러 가지 변형이 가능하다.
도 1은 일반적인 식각 방법을 통해 진행되어, 열손실을 유발하는 상변화 메모리 소자의 단면도, 및
도 2 내지 도 5는 본 발명의 실시에 따른 상변화 메모리 소자의 제조방법을 설명하기 위한 단면도이다.
<도면의 주요 부분에 대한 부호의 설명>
100: 하부전극 110: 제 1 절연막
110a: 손실된 제 1 절연막 120: 상변화막
130: 상부전극 140: 제 2 절연막
200: 하부전극 210: 제 1 절연막
220: 상변화막 220a: 식각된 상변화막
230: 상부전극 230a: 식각된 상부전극
240: 제 2 절연막 240a: 식각된 제 2 절연막
250: 마스크 260: 식각 공정조건
270: 제 3 절연막
Claims (13)
- 반도체 기판상에 하부전극콘택을 갖는 제 1 절연막을 형성하는 단계;상기 하부전극 상부에 상변화막 및 상부전극층을 순차적으로 형성하는 단계;상기 상부전극층 상부에 상부전극의 형태를 한정하기 위한 마스크 패턴을 형성하는 단계;상기 마스크 패턴의 형태로 상기 상부전극층 및 상기 상변화막을 식각하는 단계를 포함하고,상기 식각 단계는 아르곤(Ar) 가스, Cl2 포함 가스 및 질소(N2) 가스의 혼합 가스를 이용하여 진행하는 것을 포함하는 상변화 메모리 소자의 제조 방법
- 제 1항에 있어서, 상기 Cl2 포함 가스는 20내지 40sccm 정도 Cl2 가스를 포함하는 상변화 메모리 소자의 제조방법.
- 삭제
- 제 1항에 있어서, 상기 아르곤(Ar) 가스는 100내지 140sccm 정도 포함하는 상변화 메모리 소자의 제조방법.
- 삭제
- 제 1항에 있어서, 상기 질소(N2)가스는 10내지 20sccm 만큼 공급되는 상변화 메모리 소자의 제조방법.
- 제 1항에 있어서, 상기 식각 단계시, 1000내지 1200W의 소스 파워(Source Power)를 제공하는 상변화 메모리 소자의 제조방법
- 제 1항 또는 제 7항에 있어서, 상기 식각 단계시, 50내지 100W의 바이어스 파워(Bias Power)를 제공하는 상변화 메모리 소자의 제조방법.
- 제 1항에 있어서, 상기 제 1 절연막은 실리콘 질화막인 상변화 메모리 소자의 제조방법.
- 제 1항에 있어서, 상기 상부 전극층을 형성하는 단계와, 상기 마스크 패턴을 형성하는 단계 사이에, 상기 상변화막의 형상을 유지하기 위한 제 2 절연막을 형성하는 단계를 더 포함하는 상변화 메모리 소자의 제조방법.
- 제 10항에 있어서, 상기 제 2 절연막은 규소질산산화막(SiON)을 포함하는 상 변화 메모리 소자의 제조방법.
- 제 1항에 있어서,상기 식각 단계 이후에,상기 마스크 패턴을 제거하는 단계;상기 패터닝된 상변화막 및 상부 전극층을 덮도록 상기 제 1 절연막 상부에 제 3 절연막을 형성하는 단계를 더 포함하는 상변화 메모리 소자의 제조방법.
- 제 12항에 있어서,상기 제 3 절연막은 실리콘 질화막인 상변화 메모리 소자의 제조방법.
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