JP2006190941A - 相変化メモリおよびその製造方法 - Google Patents

Abstract

【課題】動作電力および動作電流を低減するために、電極と相変化層との間の接触面積を低減するため、相変化メモリに適用可能な電極構造の提供。
【解決手段】
相変化層と、第１電極と、複数の孔を有する形成された多孔質誘電層と、を備える相変化メモリ。多孔質誘電層は、相変化層と第１電極との間に形成される。
【選択図】図１

Description

本発明は、電極構造、具体的には、動作電力および動作電流を低減するために、電極と相変化層との間の接触面積を低減するため、相変化メモリに適用可能な電極構造に関する。

大部分の電子装置では、装置の用途、動作速度、メモリサイズおよびコストの検討に基づいて、様々な種類のメモリ、例えばＤＲＡＭ、ＳＲＡＭおよびフラッシュメモリまたはこれらのメモリの組み合わせが使用されている。メモリ技術分野での現在の開発としては、ＦｅＲＡＭ、ＭＲＡＭおよび相変化メモリが挙げられる。メモリの中では、相変化メモリが将来、大量生産されるだろう。

不揮発性メモリの一種である、相変化半導体メモリは、物質の相変化によって生じる抵抗変化によりデータを記録する。電源が切れても、相変化半導体メモリはデータを保存することができる。相変化材料（例えば、Ｇｅ２Ｓｂ２Ｔｅ５）の結晶化は、電気加熱によって変化する。物質の異なる結晶化相は、異なる抵抗を有し、異なるデジタル値、例えば０および１を示す。

相変化メモリがデータを書き込む際に、選択されたメモリセルに電流が印加される。相変化層は、相転移が相変化層において形成されるように、加熱電極によって加熱される。しかしながら、制限電流を提供し、したがって相転移に対する相変化層の書込み電流を低減する、トランジスタとの加熱電極の連結は、主要な開発になってきている。

書込み電流を低減する一般的なアプローチは、相変化層と電極との間の接触面積を低減することによるものである。従来技術において、先細先端、スペーサ、トレンチ／側壁、またはエッジ接触が、接触面積を低減するために採用されている。

米国特許第６７４６８９２号およびＲＥ３７２５９には、接触面積を低減するための先細先端が開示されている。何度もエッチングすることによって、先細先端を有する底部電極が形成される。特許第６５４５２８７号、特許第６７４４０８８号および特許第６６３５９５１号では、接触面積を低減するためにスペーサが用いられている。スペーサはエッチング、および元のプロセスに追加して含まれるＣＭＰプロセスによって、形成される。

特許第６６４６２９７号および特許第６４３７３８３号では、接触面積を低減するためにトレンチ／側壁が用いられている。トレンチ／側壁の形をとる電極は、トレンチ、エッチング、および元のプロセスにさらに含まれる側壁高さ調節プロセスによって形成される。従来技術のアプローチは、製造プロセスの大きな変更の問題またはプロセス全体を制御する難しさが増大する問題に直面している。

さらに、Ｈａ；Ｙ．Ｈ．サムソン（Ｓａｍｓｕｎｇ）、ＶＬＳＩ技術のシンポジウム２００３（Ｓｙｍｐｏｓｉｕｍ ｏｎ ＶＬＳＩ Ｔｅｃｈｎｏｌｏｇｙ ２００３）は、エッジ接触によって接触面積を低減している。しかしながら、エッジ接触によって薄膜厚が薄くなるため、後のプロセスで難しさが増大する。そのうえ、マスク位置合わせは、エッジの接触面積に大きく影響する。電極の幅および長さを同時に低減することは難しいため、メモリセルの面積が低減され、そのためメモリ密度が影響を受ける。

技術動、接触面積を低減し、それによって相変化メモリの動作に必要な電流および電力を低減することに向かっている。しかしながら、従来技術において開示されている技術は、製造の難しさを増大する現在のプロセスと容易に統合することができない。したがって、電極と相変化層との接触面積を低減するために、他の電極構造を提供する必要がある。

したがって、本発明は、関連技術の問題のうち１つまたは複数を実質的に防ぐ相変化メモリに関する。電極と相変化層との接触面積が低減され、動作電力および動作電流が低減される。

実施形態に従って、相変化メモリは、相変化層、相変化層の一方の面上に形成される第１電極、相変化層と第１電極が孔を通じて互いに接触するように、その間に形成され、かつその上に形成された複数の孔を有する多孔質誘電層を備える。

もう１つの実施形態に従って、相変化メモリは、相変化層、相変化層の２つの面上にそれぞれ形成される第１電極および第２電極、相変化層と第１電極が孔を通じて互いに接触するように、相変化層と第１電極との間に形成され、かつその上に形成された複数の孔を有する第１多孔質誘電層，並びに相変化層と第２電極が孔を通じて互いに接触するように、相変化層と第２電極との間に形成され、かつその上に形成される複数の孔を有する第２多孔質誘電層を備える。

その実施形態に従って、薄膜形成条件、ナノ材料の自己整列（ｓｅｌｆ ａｌｉｇｎｍｅｎｔ）、または被覆にマスクとして使用されるナノ粒子／ラインによって、相変化層と電極との接触面積を低減するために、多孔質誘電層が相変化層と電極との間に形成される。

その実施形態に従って、電極と相変化層との接触面積が低減され、開示される相変化メモリによって、動作電力および電流が低減される。

その実施形態に従って、電極と相変化層との接触面積は制御可能である。

その実施形態に従って、この製造プロセスは、開示される相変化メモリに関して修正する必要なく、したがって、製造プロセスの難しさは増大しない。

以下の記述において、本発明の完全な理解を提供するため、説明の目的のために、多くの具体的な詳細を示す。しかしながら、これらの具体的な詳細なく、本発明を実施することができることは当業者には理解されよう。他の場合において、本発明を不明瞭にするのを避けるために、構造および素子をブロック図の形で示す。

本発明の上記および他の目的、特徴および他の利点は、添付の図面を参照すれば、以下の詳細な説明から、より明確に理解されるだろう。

ここで、本発明の好ましい実施形態、添付の図面で図示される一例について、さらに詳しく記述する。可能な限りいかなる場合でも、同じまたは同様な部分を指すために、図面および明細書全体を通して同じ参照番号が使用される。明細書における「一実施形態」または「実施形態」の言及は、その実施形態と関連して記載される特定の特徴、構造、または特性が本発明の少なくとも１つの実施形態に包含されることを意味する。明細書において様々な場所での「一実施形態において」の表現は必ずしも、同じ実施形態をすべて指すわけではない。

図１は、本発明の相変化メモリの電極構造の一実施形態を図示する。図１は、単一メモリ（またはメモリセル）のみを示している。実際のＭＲＡＭアレイは、図１に示すように、いくつかのメモリで構成することができる。

電気信号を送り、それによって、相変化層１０を加熱して、状態を、例えば結晶化状態または非結晶状態を変化させるために、相変化層１０の一方の面に、電極２０を設ける。

複数の孔４０を有する多孔質誘電層３０が、相変化層１０と電極２０との間に形成される。多孔質誘電層３０は、多孔質誘電材料、例えば酸化ケイ素（ＳｉＯｘ）、窒化ケイ素（ＳｉＮｘ）、窒化アルミニウム（ＡｌＮｘ）、または炭化ケイ素（ＳｉＣ）から製造される。多孔質誘電層３０の孔４０は、相変化層１０と電極２０との接触が孔４０を通じて形成されるように、相変化層１０で充填される。したがって、電極と相変化層との接触面積が低減される。

相変化層１０には、ドープされた共晶ＳｂＴｅ、例えばＡｇＩｎＳｂＴｅ、ＧｅＩｎＳｂＴｅ、またはＧｅＳｂＴｅ化合物、例えばＧｅ２Ｓｂ２Ｔｅ５を使用することができる。

電極２０は、伝導性のために相変化層１０と接触するだけでなく、それをヒートシンクとしても使用する。安定な化学的特性および高い熱伝導率を有する材料、例えばＴｉＮ、ＴａＮ、ＴｉＷ、ＴｉＡｌＮ、Ｍｏ、Ｗ、またはＣを、電極２０に採用することができる。

図２は、本発明の相変化メモリの電極構造のもう１つの実施形態を図示する。図２は、単一メモリ（またはメモリセル）のみを示している。実際のＭＲＡＭアレイは、図２Ａに示すように、いくつかのメモリで構成することができる。

電気信号を送り、それによって、相変化層１０を加熱して、状態を、例えば結晶化状態または非結晶状態を変化させるために、相変化層１０の２つの面に第１電極２１および第２電極２２が形成される。

複数の孔４１を有する多孔質誘電層３１が、相変化層１０と第１電極２１との間に形成される。多孔質誘電層３１は、多孔質誘電材料、例えば酸化ケイ素（ＳｉＯｘ）、窒化ケイ素（ＳｉＮｘ）、窒化アルミニウム（ＡｌＮｘ）、または炭化ケイ素（ＳｉＣ）から製造される。多孔質誘電層３１の孔４１は、相変化層１０と第１電極２１との接触が孔４１を通じて形成されるように、相変化層１０で充填される。したがって、第１電極２１と相変化層１０との接触面積が低減される。

もう１つの実施形態において、複数の孔４２を有する多孔質誘電層３２が、図２Ｂに図示するように、相変化層１０と第２電極２２との間に形成される。

図３は、本発明の相変化メモリの電極構造のもう１つの実施形態を図示する。図３は、単一メモリ（またはメモリセル）のみを示している。実際のＭＲＡＭアレイは、図３に示すように、いくつかのメモリで構成することができる。

電気信号を送り、それによって、相変化層１０を加熱して、状態を、例えば結晶化状態または非結晶状態を変化させるために、相変化層１０の２つの面に第１電極２１および第２電極２２が形成される。

複数の孔４３を有する第１多孔質誘電層３３が、相変化層１０と第１電極２１との間に形成され、複数の孔４４を有する第２多孔質誘電層３４が、相変化層１０と第２電極２２との間に形成される。第１多孔質誘電層３３および第２多孔質誘電層３４は、多孔質誘電材料、例えば酸化ケイ素（ＳｉＯｘ）、窒化ケイ素（ＳｉＮｘ）、窒化アルミニウム（ＡｌＮｘ）、または炭化ケイ素（ＳｉＣ）から製造される。第１多孔質誘電層３３の孔４３および第２多孔質誘電層３４の孔４４は、相変化層１０と第１電極２１との接触および相変化層１０と第２電極２２との接触が孔４３および孔４４を通じて形成されるように、相変化層１０で充填される。したがって、第１電極２１と相変化層１０との接触面積、および第２電極２２と相変化層１０との接触面積が低減される。

相変化層１０には、ドープされた共晶ＳｂＴｅ、例えばＡｇＩｎＳｂＴｅ、ＧｅＩｎＳｂＴｅ、またはＧｅＳｂＴｅ化合物、例えばＧｅ２Ｓｂ２Ｔｅ５を使用することができる。

第１電極２１および第２電極２２は、伝導性のために相変化層１０と接触するだけでなく、ヒートシンクとしても使用される。安定な化学的特性および高い熱伝導率を有する材料、例えばＴｉＮ、ＴａＮ、ＴｉＷ、ＴｉＡｌＮ、Ｍｏ、Ｗ、またはＣを、第１電極２１および第２電極２２に採用することができる。

前述の実施形態における多孔質誘電層の形成について、以下に詳細に説明する。

一実施形態において、ブロック共重合体が電極上に被覆される。このため、孔は自己整列（ｓｅｌｆ ａｒｒａｎｇｅｍｅｎｔ）によって形成される。次いで、誘電層が孔内に蒸着され、ブロック共重合体材料は、孔が残るように除去される。次いで、相変化層と電極が孔を通じて互いに接触するように、相変化材料が層上に被覆される。

一実施形態において、ラテックス材料が電極上に被覆される。したがって、粒子間の孔は自己整列によって形成される。次いで、誘電層が孔内に蒸着され、ラテックス材料は、孔が残るように除去される。次いで、相変化層と電極が孔を通じて互いに接触するように、相変化材料が層上に被覆される。

一実施形態において、孔は、非連続的な膜、または薄膜プロセスにおいて誘電材料の表面張力によって生じる島状構造により形成される。

一実施形態において、孔は、被覆にマスクとして使用されるナノ粒子／ラインを除去することによって形成される。

図１〜３の実施形態における低減された接触面積の原理は、以下のとおりである。

多孔質誘電層の表面被覆率はＦである。電極の接触面積はＡであるが、その接触面積は、ｆ×Ａだけ低減され、つまり接触面積は（１−ｆ）×Ａである。各接触領域の相変化に必要なジュール熱電力（エネルギー密度）が同じである場合、元の接触面積はＡであり、相変化の電流はＩであり、抵抗はＲであり、次いで相変化のエネルギー密度はＩ²Ｒ／Ａである。ｎ数の接触面積がＡから表面被覆率ｆに低減されると仮定すると、ｎａ＝Ａ×（１−ｆ）である。

接触孔の抵抗は、接触面積が低減されるため増大する。抵抗は、接触面積に反比例し、したがってｒａ＝ＲＡ（ｒは、細孔の抵抗である）である。

各細孔の電流はｉである。相変化のエネルギー密度は固定されているため、ｉ²ｒ／ａ＝Ｉ²Ｒ／Ａ、およびｉ＝Ｉ×（ａ／Ａ）である。

細孔すべての総電流はｎｉであり、ｎｉ＝ｎＩ×（ａ／Ａ）＝Ｉ×（１−ｆ）である。ｆ＜１であるため、細孔を通る電極の総電流は、孔なしの単一電極よりも低く、全抵抗はｒ／ｎ＝ＲＡ／ｎａ＝Ｒ／（１−ｆ）であり、ｒオームをそれぞれ有するｎ抵抗体が並列に接続される、孔なしの単一電極よりも高い。このように、多孔質誘電層および電極によって形成される複合電極は、接触面積および書込み電流を低減することができる。

図４Ａ〜４Ｆは、図２Ａにおける相変化メモリの製造プロセスを図示する。段階の順序は、完全に不変または不可欠なわけではない。いくつかの段階を、同時に行う、省く、または追加することができる。本明細書に概説される段階は、本発明の特徴を大まかにかつ簡潔に記載しており、特定の段階が行われる順序および回数を限定するものではない。

金属層５１は、電極が外部構成要素と接触するように、導電ラインとして誘電層５０において形成される。第１電極５２が蒸着され、次いで、製造プロセスの設計基準および素子サイズに応じて所定のサイズにエッチングされる。第１誘電層５３は、図４Ｃに図示されるように、絶縁層として第１電極５２の周りに形成される。一実施形態において、第１誘電層５３は、化学的機械的研磨（Ｃｈｅｍｉｃａｌ Ｍｅｃｈａｎｉｃａｌ Ｐｏｌｉｓｈｉｎｇ）プロセスで加工してもよい。

次いで、多孔質誘電層５４、相変化層５５、および第２電極５６が、順序どおり形成される。相変化層５５は、図４Ｄに図示されるように、多孔質誘電層５４の孔を通じて第１電極５３と接触する。一実施形態において、多孔質誘電層５４、相変化層５５、および第２電極５６が、所定のサイズに調整するためにエッチングされる。第２誘電層５７が、多孔質誘電層５４、相変化層５５、および第２電極５６に対する絶縁層として蒸着される。一実施形態において、第２誘電層５７は、化学的機械的研磨プロセスで加工することができる。次いで、金属層５８が、図４Ｅ〜４Ｆに図示されるように形成される。

もう１つの実施形態において、第１電極５２を形成した後に、次いで、相変化層５５、多孔質誘電層５９および第２電極５６が、図５に図示されるように形成される。

もう１つの実施形態において、第１電極５２を形成した後、次いで、第１多孔質誘電層６０、相変化層５５、第２多孔質誘電層６１および第２電極５６が、図６に図示されるように形成される。

図５および６の実施形態において、多孔質誘電層の製造は、図１〜３の実施形態の製造と同じまたは同様である。

本発明の相変化メモリに従って、薄膜形成またはナノ技術によって、電極と相変化層との間に多孔質誘電層が形成される。このように、接触面積は低減され、動作電力および電流が低減される。製造プロセスは、開示される本発明の相変化メモリに関して修正する必要はなく、したがって、製造プロセスの難しさは増大しない。

本発明はこのように記載され、多くの方法でそれを変更することができることは明らかであろう。かかる変形形態は、本発明の精神および範囲からの逸脱としてみなされず、当業者には明らかなように、かかるすべての修正形態は、以下の特許請求の範囲内に包含されるように意図される。

本発明の相変化メモリの電極構造の一実施形態を示す図である。 本発明の相変化メモリの電極構造のもう１つの実施形態を示す図である。 本発明の相変化メモリの電極構造のもう１つの実施形態を示す図である。 本発明の相変化メモリの電極構造のもう１つの実施形態を示す図である。 本発明の相変化メモリの製造プロセスを示す図である。 本発明の相変化メモリの製造プロセスを示す図である。 本発明の相変化メモリの製造プロセスを示す図である。 本発明の相変化メモリの製造プロセスを示す図である。 本発明の相変化メモリの製造プロセスを示す図である。 本発明の相変化メモリの製造プロセスを示す図である。 本発明の相変化メモリのもう１つの製造プロセスを示す図である。 本発明の相変化メモリのもう１つの製造プロセスを示す図である。

符号の説明

１０ 相変化層
２０ 電極
２１ 第１電極
２２ 第２電極
３０ 多孔質誘電層
３１ 多孔質誘電層
３２ 多孔質誘電層
３３ 第１多孔質誘電層
３４ 第２多孔質誘電層
４０ 孔
４１ 孔
４２ 孔
４３ 孔
４４ 孔
５０ 誘電層
５１ 金属層
５２ 第１電極
５３ 第１誘電層
５４ 多孔質誘電層
５５ 相変化層
５６ 第２電極
５７ 第２誘電層
５８ 金属層
６０ 第１多孔質誘電層
６１ 第２多孔質誘電層

Claims (20)

1. 相変化層と、
   相変化層上に形成される第１電極と、
   相変化層および第１電極が孔を通じて互いに接触するように、その間に形成され、かつその上に形成された複数の孔を有する多孔質誘電層とを備えることを特徴とする、相変化メモリ。
2. 相変化層のもう一方の面上に形成される第２電極をさらに備えることを特徴とする、請求項１に記載の相変化メモリ。
3. 前記多孔質誘電層が、ブロック共重合体材料から製造されることを特徴とする、請求項１に記載の相変化メモリ。
4. 前記孔が、ブロック共重合体材料から製造されることを特徴とする、請求項１に記載の相変化メモリ。
5. 前記孔が、ラテックス材料から製造されることを特徴とする、請求項１に記載の相変化メモリ。
6. 前記孔が、非連続的な膜、または薄膜プロセスにおいて形成される島状構造により形成されることを特徴とする、請求項１に記載の相変化メモリ。
7. 前記孔が、被覆にマスクとして使用されるナノ粒子／ラインを除去することによって形成されることを特徴とする、請求項１に記載の相変化メモリ。
8. 相変化層と、
   相変化層の２つの面上にそれぞれ形成される第１電極および第２電極と、
   相変化層と第１電極が孔を通じて互いに接触するように、相変化層と第１電極との間に形成され、かつその上に形成された複数の孔を有する第１多孔質誘電層とを備え、且つ
   相変化層と第２電極が孔を通じて互いに接触するように、相変化層と第２電極との間に形成され、かつその上に形成された複数の孔を有する第２多孔質誘電層とを備えることを特徴とする、相変化メモリ。
9. 前記孔が、ブロック共重合体材料から製造されることを特徴とする、請求項８に記載の相変化メモリ。
10. 前記孔が、ラテックス材料から製造されることを特徴とする、請求項８に記載の相変化メモリ。
11. 前記孔が、非連続的な膜、または薄膜プロセスにおいて形成される島状構造により形成されることを特徴とする、請求項８に記載の相変化メモリ。
12. 前記孔が、被覆にマスクとして使用されるナノ粒子／ラインを除去することによって形成されることを特徴とする、請求項８に記載の相変化メモリ。
13. 第１電極を形成する段階と、
    第１電極の周りに第１誘電層を形成する段階と、
    その上に形成された複数の孔を有する第１多孔質誘電層を第１電極上に形成する段階、および
    相変化層を第１多孔質誘電層上に形成する段階とを含むことを特徴とする、相変化メモリの製造方法。
14. 第２電極を相変化層上に形成する段階をさらに含むことを特徴とする、請求項１３に記載の製造方法。
15. 第２誘電層を第２電極上に形成する段階をさらに含むことを特徴とする、請求項１４に記載の製造方法。
16. その上に形成された複数の孔を有する第２多孔質誘電層を相変化層上に形成する段階と、
    第２電極を第２多孔質誘電層上に形成する段階とをさらに含むことを特徴とする、請求項１３に記載の製造方法。
17. 前記孔が、ブロック共重合体材料から製造されることを特徴とする、請求項１３に記載の製造方法。
18. 前記孔が、ラテックス材料から製造されることを特徴とする、請求項１３に記載の製造方法。
19. 前記孔が、非連続的な膜、または薄膜プロセスにおいて形成される島状構造により形成されることを特徴とする、請求項１３に記載の製造方法。
20. 前記孔が、被覆にマスクとして使用されるナノ粒子／ラインを除去することによって形成されることを特徴とする、請求項１３に記載の製造方法。
    

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