JP2007019449A - 調節可能な抵抗比を有する相変化メモリとその製造方法 - Google Patents

調節可能な抵抗比を有する相変化メモリとその製造方法 Download PDF

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Abstract

【課題】調節可能な抵抗比を有する相変化メモリを提供すること。
【解決手段】相変化メモリは、互いに接触するように形成される相変化層と境界層と、夫々、相変化層と境界層に接触している少なくとも二つの電極を含む。二つの電極間の一方の電極と相変化層との接触部と他方の電極と境界層との接触部が、夫々、接触面積を画定しており、そこでは、電極と相変化層との間の接触部によって画定される面積が、電極と境界層との間の接触部によって画定される面積よりも大きい。
【選択図】図１

Description

本発明は、相変化メモリに関し、特に、調節可能な抵抗比を有する機能層を備える相変化メモリに関する。
一般的な電子製品は、通常、種々のメモリの組合せを必要としており、それらの内、ＤＲＡＭ、ＳＲＡＭ、フラッシュメモリ等が最も一般的である。最近、ＦｅＲＡＭ、ＭＲＡＭ及び相変化メモリを含む幾つかの新たなメモリ技術が開発されている。
相変化メモリは、高速大量記憶及び長期間のデータ記憶の要求を満たすことが出来る。相変化メモリは、小さな容量で且つ迅速により多くのデータを記憶できるのみならず、１０年を越えても１３０℃で保持されることが出来る。相変化メモリは、不揮発性、高読取信号、高密度、高消去サイクル及び低動作電圧／電流のような多くの利点を備え、このように、相変化メモリは、高いポテンシャルを有する不揮発性メモリである。現在の研究の主流は、メモリセルを減少してより高い記憶密度とより低い電力消費を達成することである。
米国特許第６５４５２８７号のような相変化メモリに関連する幾つかの従来の技術では、スペーサが生成された後、相変化層を被覆する前に、境界層が、接着促進層として被覆され、そこでは、境界層は、両側の底部と平坦部上に付着されるに過ぎない。この層は、接着を促進するためにのみ使用され、層と電極との間の接触面積は、相変化層と電極との間の接触面積と同じである。
更に、Ｄａｅ−Ｈｗａｎ Ｋａｎｇ氏等（ＪＡＰ＿ｐ３５３６＿２００３）は、オリジナルの処理に金属プラグと同じ面積の加熱層を追加し、熱効率を改良して抵抗比（Ｒ比）を改良している。この提案された熱伝導率値は、記録層のそれよりも低いが、約１０ｅ６μΩｃｍまでのＲ比を有する。従って、その設計に従って形成されたアモルファス領域は、下部電極を完全に被覆し、その結果、過剰に高いＲ比となり、且つ十分な電流を提供するためにより高い電圧が必要となり、回路設計が困難となる。
更に、米国特許第６５６９７０５号に開示された構造では、接着機能を増加するためにだけ接着剤層が全体として作られている。米国特許第５５３４７１１号、第５４０６５０９号、第５２９６７１６号等に開示される機能層は、より良い電気接点を提供するために使用されるが、電流を制限する効果は有さない。
相変化メモリを開発するための現在の技術の一部では、Ｒ比の値は、大きいもので数千倍、或いは２乃至３倍のいずれかであり、それは回路設計者にとっては有用な特性ではない。高抵抗状態或いはアモルファス状態での抵抗のばらつきを考慮した場合、０と１を不正確に決定する環境を生じる。しかしながら、現在の技術に開示されている相変化メモリの構造と方法は、相変化メモリのＲ比を調節するための効率的な解決策を提案していない。
上記問題に鑑み、本発明は、調節可能な抵抗比を有する相変化メモリを開示して、従来の技術に存在する問題点や欠点を解決する。
上記問題を解決するためになされた本願の第１発明は、調節可能な抵抗比を有する相変化メモリであって、第１の電極と、第１の電極上に形成された相変化層であって、第１の接触面積が第１の電極と当該相変化層との間の接触部によって画定される、相変化層と、相変化層上に形成される境界層と、第２の接触層を画定するために境界層と接触するように境界層上に形成される第２の電極であって、第２の接触面積は、第１の接触面積よりも小さい、第２の電極と、を備えることを特徴とする、相変化メモリを提供する。
また、本願の第２発明は、第１の電極が基板上に形成されることを特徴とする、本願の第１発明に記載の相変化メモリを提供する。
また、本願の第３発明は、境界層の面積は、第２の接触面積よりも大きいが、相変化層の面積よりも大きくないことを特徴とする、本願の第１発明に記載の相変化メモリを提供する。
また、本願の第４発明は、境界層の抵抗比は、結晶化状態の相変化層の抵抗比よりも高いことを特徴とする、本願の第１発明に記載の相変化メモリを提供する。
また、本願の第５発明は、境界層の熱伝導率は、相変化層の熱伝導率よりも高いことを特徴とする、本願の第１発明に記載の相変化メモリを提供する。
また、本願の第６発明は、境界層の厚みは、１０００Å未満であることを特徴とする、請求項１に記載の相変化メモリを提供する。
また、本願の第７発明は、境界層は、ＴｉＡｌＮ、ＴｉＡｌ2Ｎ、ＳｉＣ、ＧｅＮ、α−Ｃ、ＴｉＳｉ2、ＴｉＣ、ＴａＳｉx、及びＴｉＳｉＮからなる群の一つから選択されることを特徴とする、本願の第１発明に記載の相変化メモリを提供する。
また、本願の第８発明は、境界層上に形成された誘電体層を更に備え、この誘電体層には、充填エリアが形成され、且つ第２の電極が誘電体層の充填エリアに形成されることを特徴とする、本願の第１発明に記載の相変化メモリを提供する。
また、本願の第９発明は、調節可能な抵抗比を有する相変化メモリであって、第１の電極と、第１の電極上に形成された境界層であって、第１の接触面積が第１の電極と当該境界層との間の接触部によって画定される、境界層と、境界層上に形成された相変化層と、相変化層上に形成された第２の電極であって、第２の接触面積が当該第２の電極と相変化層との間の接触部によって画定され、第２の接触面積は、第１の接触面積よりも大きいことを特徴とする、相変化メモリを提供する。
また、本願の第１０発明は、境界層の面積は、第１の接触面積よりも大きいが、相変化層の面積よりも大きくないことを特徴とする、本願の第９発明に記載の相変化メモリを提供する。
また、本願の第１１発明は、境界層の抵抗比は、結晶化状態の相変化層の抵抗比よりも高いことを特徴とする、本願の第９発明に記載の相変化メモリを提供する。
また、本願の第１２発明は、境界層の熱伝導率は、相変化層の熱伝導率よりも高いことを特徴とする、本願の第９発明に記載の相変化メモリを提供する。
また、本願の第１３発明は、境界層の厚みは、１０００Å未満であることを特徴とする、本願の第９発明に記載の相変化メモリを提供する。
また、本願の第１４発明は、境界層は、ＴｉＡｌＮ、ＴｉＡｌ2Ｎ、ＳｉＣ、ＧｅＮ、α−Ｃ、ＴｉＳｉ2、ＴｉＣ、ＴａＳｉx、及びＴｉＳｉＮからなる群の一つから選択されることを特徴とする、本願の第９発明に記載の相変化メモリを提供する。
また、本願の第１５発明は、第１の電極は、基板上に形成されることを特徴とする、本願の第９発明に記載の相変化メモリを提供する。
また、本願の第１６発明は、第１の誘電体層を更に備え、第１の誘電体層には、充填エリアが形成されており、第１の電極が、境界層の充填エリアに形成されていることを特徴とする、本願の第９発明に記載の相変化メモリを提供する。
また、本願の第１７発明は、第２の誘電体層を更に備え、第２の誘電体層には、充填エリアが形成されており、第２の電極が第２の誘電体層の充填エリアに形成されていることを特徴とする、本願の第９発明に記載の相変化メモリを提供する。
また、本願の第１８発明は、調節可能な抵抗比を有する相変化メモリの製造方法であって、第１の電極を形成するステップと、第１の電極上に相変化層を形成するステップであって、第１の接触面積が、第１の電極と当該相変化層との間の接触部によって画定される、ステップと、相変化層上に境界層を形成するステップと、第２の接触面積を画定するために、境界層と接触するように境界層上に第２の電極を形成するステップであって、第２の接触面積が第１の接触面積よりも小さい、ステップと、を備えることを特徴とする、相変化メモリの製造方法を提供する。
また、本願の第１９発明は、上に第１の電極が形成される基板を更に備えることを特徴とする、本願の第１８発明に記載の相変化メモリの製造方法を提供する。
また、本願の第２０発明は、境界層と相変化層は、境界層の面積が、第２の接触面積よりも大きいが、相変化層の面積よりも大きくないように、同じ又は異なるマスクを使用して画定されることが出来ることを特徴とする、本願の第１８発明に記載の相変化メモリの製造方法を提供する。
また、本願の第２１発明は、境界層の厚みは、１０００Å未満であることを特徴とする、本願の第１８発明に記載の相変化メモリの製造方法を提供する。
また、本願の第２２発明は、境界層に誘電体層を形成するステップを更に備え、誘電体層には、充填エリアが形成され、第２の電極は、誘電体層の充填エリアに形成されることを特徴とする、本願の第１８発明に記載の相変化メモリの製造方法を提供する。
また、本願の第２３発明は、調節可能な抵抗比を有する相変化メモリの製造方法であって、第１の電極を形成するステップと、第１の電極上に境界層を形成するステップであって、第１の接触面積が、第１の電極と境界層との間の接触部によって画定される、ステップと、境界層に相変化層を形成するステップと、相変化層上に第２の電極を形成するステップであって、第２の接触面積が、第２の電極と相変化層との間の接触部によって画定され、且つ第２の接触面積が、第１の接触面積よりも大きいことを特徴とする、相変化メモリの製造方法を提供する。
また、本願の第２４発明は、上に第１の電極が形成される基板を更に備えることを特徴とする、本願の第２３発明に記載の相変化メモリの製造方法を提供する。
また、本願の第２５発明は、境界層と相変化層は、境界層の面積が、第１の接触面積よりも大きいが、相変化層の面積以下であり、同じ又は異なるマスクを使用して画定されることが出来ることを特徴とする、本願の第２３発明に記載の相変化メモリの製造方法を提供する。
また、本願の第２６発明は、また、本願の第１発明は、境界層の厚みは、１０００Å未満であることを特徴とする、本願の第２３発明に記載の相変化メモリの製造方法を提供する。
また、本願の第２７発明は、第１の誘電体層を形成するステップを更に備え、第１の誘電体層には、充填エリアが形成され、第１の電極は、境界層の充填エリアに形成されることを特徴とする、本願の第２３発明に記載の相変化メモリの製造方法を提供する。
また、本願の第２８発明は、第２の誘電体層を形成するステップを更に備え、第２の誘電体層には、充填エリアが形成され、且つ第２の電極は、第２の誘電体層の充填エリアに形成されることを特徴とする、本願の第２３発明に記載の相変化メモリの製造方法を提供する。
本発明の一実施の形態に従って開示される調節可能な抵抗比を有する相変化メモリは、第１の電極と、相変化層と、境界層と、第２の電極と、を備え、相変化層は、第１の電極上に形成され、第１の接触面積は、第１の電極と相変化層との間の接触部によって画定され、境界層は、相変化層上に形成され、第１の接触面積よりも小さい第２の接触面積を画定するために、第２の電極は、境界層と接触するように境界層上に形成される。
本発明の実施の形態に従って開示される調節可能な抵抗比を有する相変化メモリは、第１の電極と、相変化層と、境界層と、第２の電極と、を備え、境界層は、第１の電極上に形成され、第１の接触面積は、第１の電極と境界層との間の接触部によって画定され、相変化層は、境界層上に形成され、第２の電極は、相変化層上に形成され、第１の接触面積よりも大きな第２の接触面積が第２の電極と相変化層との間の接触部によって画定される。
本発明の詳細な特徴と利点は、以下の詳細な記述で述べられ、その内容から、当業者は、本発明の技術を理解出来且つ本発明に従う技術を実施出来る。更に、当業者は、本明細書で開示される内容、請求項及び図面に従って、本発明の関連する目的と利点を容易に理解するであろう。
先に記載された本発明の内容に関連する記述と詳細な記述は、本発明の原理を例示し、説明するためだけに与えられ、本発明の請求項に対する更なる説明が行われる。
本発明の利用可能性の更なる範囲は、以降の詳細な説明から明らかとなる。しかしながら、本発明の好適な実施の形態を示す、詳細な説明と特定の例は、例示として示されているに過ぎないと理解すべきである。理由は、本発明の精神と範囲内での種々の変更及び修正は、この詳細な記述から当業者には明白であるからである。
本発明は、例示に過ぎず本発明を制限するものではない、以下に示される詳細な記述からより十分に理解される。
本実施の形態に従って開示される構造は、Ｒ比が調節可能である条件下での回路設計にとって非常に便利であり、線形領域での相補型金属酸化物半導体（ＣＭＯＳ）の動作条件を満たすのが容易である。また、材料の選択及び構造体の厚みの調節によって、書込み電流を減少して、メモリ特性の性能を改良でき、その方法は非常に単純であり、接触面積を減少でき、従って、動作電力を節約出来る。
本実施の形態に従って開示される構造は、相変化メモリの二つの状態同士間でＲ比を調節するための好適な方法を提供する。境界層があれば、アモルファス領域が形成される相変化層のアモルファス領域が貫通する境界層によって形成された新たなパスを介して電流が上部電極に達することが出来る。この新たなパスによって提供される抵抗は、新たな高抵抗（Ｒハイ）であり、アモルファス領域がパスのスイッチとして使用しているに過ぎない。従って、Ｒ比は、境界層用の材料の選択及び構造の厚みによって調節されることが出来、Ｒ比の調節可能な条件下では、回路設計の便利さが増加される。更に、材料の選択及び被覆層の厚みの調節は、書込み電流の減少に使用されて、メモリの動作電力を減少出来る。
以下、添付図面を参照して本発明の好適な実施の形態を詳細に説明する。
本発明は、本発明の目的、構造、特徴、及び機能に対する更なる理解のために、実施の形態との組合せにおいて詳細に記述される。
本明細書において言及される“ｏｎｅ ｅｍｂｏｄｉｍｅｎｔ（一実施の形態）”或いは“ａｎ ｅｍｂｏｄｉｍｅｎｅｔ（実施の形態）”は、その実施の形態に関連して述べられる特定の特徴、構造又は特性が本発明の少なくとも一実施の形態に含まれることを意味する。本明細書中の随所にフレーズ“ｉｎ ｏｎｅ ｅｍｂｏｄｉｍｅｎｔ（一実施の形態において）”が表れることは、必ずしもそれら全てが同じ実施の形態を言及しているわけではない。
本発明に開示される調節可能な抵抗比を有する相変化メモリである、図１を参照する。この実施の形態の相変化メモリは、第１の電極１０と、相変化層２０と、境界層３０と、誘電体層４０と、第２の電極５０と、を備える。
相変化層２０は、第１の電極１０上に形成され、そこでは、第１の接触面積が、第１の電極１０と相変化層２０の接触部（図示せず）によって画定される。境界層３０は、相変化層２０上に形成される。誘電体層４０は、境界層３０上に形成され、そこでは、誘電体層４０は、（製造方法において詳細に記述される）充填エリアを備えている。第２の電極５０は、誘電体層４０及び充填エリアに形成されて境界層と接触して第２の接触面積を画定し、そこでは、第１の接触面積は、第２の接触面積よりも大きい。
誘電体層４０は、相変化層２０と境界層３０を保護するために使用され、一般的には非導電性の誘電材料で形成される。そして、第１の電極１０と第２の電極５０は、金属のような導電性の材料で形成される。図面から、第１の電極１０と相変化層２０と間の接触部によって画定される第１の接触面積は、第２の電極５０と境界層３０との間の接触部によって画定される第２の接触面積よりも大きいことが理解される。
更に、第１の電極１０は、基板６０上に形成され、そこでは、前記基板６０は、半導体基板で良く、例えば、ＣＭＯＳ或いはバイポーラのトランジスタのフロントエンドプロセスで形成されることが出来る。一実施の形態において、他の電子要素、例えば、トランジスタが中に形成されても良く、第１の電極１０と接触して基板６０上に形成された相変化メモリを作動する。
図１及び図２の実施の形態において、誘電体層３０と相変化層２０は、それらが同じ面積を有するように同じマスクで画定される。しかしながら、境界層３０の面積は、実際の製造において相変化層２０の面積よりも小さくてもよいが、第２の電極５０と境界層３０との間の接触部によって画定される第２の接触面積よりも大きい。図１の実施の形態において、相変化領域を第２の電極５０に近づけるために、相変化層３０の材料は、結晶化状態の相変化層２０のＲ比よりも高いＲ比を有する材料であるべきである。他の実施の形態において、熱消散効率を改良し且つアモルファス状態の形成を容易にするために、境界層３０の材料は、相変化層２０の熱伝導性よりも高い熱伝導性を有するように選択されるべきである。境界層３０の厚みは、大きすぎると良くなく、スパン電圧要求を減少し且つビア抵抗を増加するために、１０００Å未満が好ましい。実際の材料選択では、ＴｉＡｌＮ、ＴｉＡｌ2Ｎ、ＳｉＣ、ＧｅＮ、α−Ｃ、ＴｉＳｉ2、ＴｉＣ、ＴａＳｉx、及びＴｉＳｉＮが、境界層３０の材料として選択される。
本発明に開示される調節可能な抵抗比を有する相変化メモリの他の実施の形態である、図２を参照する。この実施の形態における相変化メモリは、第１の電極１１、相変化層２１、境界層３１、及び第２の電極５１を備える。
境界層３１は、第１の電極上に形成され、そこでは、第１の接触面積が第１の電極１１と境界層３１との間の接触部（図示せず）によって画定される。相変化層２１は、境界層３１上に形成される。第２の電極５１は、相変化層２１上に形成され、そこでは、第１の接触面積よりも大きな第２の接触面積が、第２の電極５１と相変化層２１との間の接触部によって画定される。
更に、第１の電極１１は、基板６１上に形成され、そこでは、前記基板６１は、半導体基板で良く、例えば、ＣＭＯＳ或いはバイポーラのトランジスタのフロントエンドプロセスで形成されることが出来る。一実施の形態において、他の電子要素、例えば、トランジスタが中に形成されても良く、第１の電極１１と接触して基板６１上に形成された相変化メモリを作動する。
第１の電極１１を基板６１上に設定するために、第１の誘電体層７１が、基板６１と第１の電極１１との間に形成されることが好ましく、ここでは、第１の誘電体層７１は、（製造方法において記述される）充填エリアを備えており、それによって、第１の電極１１は、第１の誘電体層７１の充填エリアに形成される。他の実施の形態において、第２の誘電体層７２が、相変化層２１上に形成され、そこでは、第２の誘電体層７２は、（製造方法において記述される）充填エリアを備えており、それによって、第２の電極５１は、第２の誘電体層７２の充填エリアに形成される。図面から、第２の電極５１と相変化層２１との間の接触部によって画定される第２の接触面積は、第１の電極１１と境界層３１との間の接触部によって画定される第１の接触面積よりも大きいことが理解される。
第１の誘電体層７１と第２の誘電体層７２は、非導電性誘電体材料から形成される。第１の電極１１と第２の電極５１は、金属のような導電性材料から形成される。
図２に実施の形態において、境界層３１と相変化層２１は、それらが同じ面積を有するように同じマスクで画定され、境界層３１の面積は、実際の製造において、相変化層２１の面積よりも小さくても良いが、第１の電極１１と境界層３１との間の接触部によって画定される第１の接触面積よりも尚大きい。図２の実施の形態において、相変化領域を第１の電極１１に近づけるために、相変化層３１の材料は、結晶化状態の相変化層２１のＲ比よりも高いＲ比を有する材料であるべきである。他の実施の形態において、熱消散効率を改良し且つアモルファス状態の形成を容易にするために、境界層３１の材料は、相変化層２１の熱伝導性よりも高い熱伝導性を有するように選択されるべきである。境界層３１の厚みは、大きすぎると良くなく、スパン電圧要求を減少し且つビア抵抗を増加するために、１０００Å未満が好ましい。実際の材料選択では、ＴｉＡｌＮ、ＴｉＡｌ2Ｎ、ＳｉＣ、ＧｅＮ、α−Ｃ、ＴｉＳｉ2、ＴｉＣ、ＴａＳｉx、及びＴｉＳｉＮが、境界層３１の材料として選択される。
図１及び図２の実施の形態において、相変化層２０と２１は、少なくとも２つの異なる状態で存在出来、且つこれらの状態は、アモルファス状態と結晶化状態と呼ばれる。これらの状態間の遷移は、温度変化に従って選択的に起動され、そこでは、アモルファス状態と結晶化状態は、異なるＲ比によって区別されることが出来る。例えば、アモルファス状態は、通常、結晶化状態の抵抗値よりも典型的に高い抵抗値を有する。一般的に、任意の相変化材料が使用でき、幾つかの実施の形態において、ＧｅＳｂＴｅのような薄膜カルコゲニド合金が好ましい。
本発明の原理が、以下に記述される。本発明に開示される相変化メモリ構造は、相変化領域を電極に、通常、より小さな接触面積を有する電極、例えば、図１の実施の形態では、第２の電極５０と境界層３０との間の接触部によって画定される第２の面積及び図２の実施の形態では、第１の電極１１と境界層３１との間の接触部によって画定される第１の面積に移動する。境界層と相変化層は、境界層の面積が相変化層の面積と同じであるように同じマスクで画定される。従って、相変化が実行されると、相変化層の材料の高抵抗状態が電流パスのスイッチとなるが、必要なパスではなく、次に、図３に示されるように、電流が境界層を介して他の電極へ流れる。このように、Ｒ比は、境界層材料の選択と厚みの調節によって変調される。それによって、製造が一層便利になり、従って、アモルファス状態の抵抗値が高過ぎ、簡単にドリフトする欠点が回避される。
上記実施の形態で開示される相変化メモリの製造の流れを以下に説明する。図４（ａ）乃至図４（ｄ）は、本発明で開示される調節可能な抵抗比を有する相変化メモリの一実施の形態の製造流れ図である。
最初に、基板１６０が提供され、この基板は、ＣＭＯＳのフロントエンドプロセスで形成され、２つ以上の半導体デバイスからなる駆動回路を含む。次に、第１の電極１１０が、基板１６０上に形成される。そして、境界層１３０と相変化層１２０は、同じ面積を有するように同じマスクで画定され、そこでは、相変化層１２０は、第１の電極１１０上に形成され、境界層１３０は、相変化層１２０上に形成される。
次に、誘電体層１４０が境界層１３０上に付着され、充填エリア１４１が、エッチングによって誘電体層１４０上に形成され、そこでは、充填エリア１４１の開口が、第１の電極１１０と相変化層１２０との間の接触部によって画定される第１の接触面積よりも小さい。最後に、第２の電極１５０が、部分的に充填エリア１４１に充填されるように形成され、それによって、第２の電極１５０と境界層１３０との間の接触部によって画定される第２の面積は、第１の電極１１０と相変化層１２０との間の接触部によって画定される第１の接触面積よりも小さい。
図５（ａ）乃至図５（ｄ）は、本発明で開示される調節可能な抵抗比を有する相変化メモリの他の実施の形態の製造流れ図である。
最初に、基板１６１が提供され、この基板は、ＣＭＯＳのフロントエンドプロセスで形成され、２つ以上の半導体デバイスからなる駆動回路を含む。次に、第１の電極１１１が基板１６１上に形成される。次に、第１の電極１１１がエッチングされる。次に、第１の誘電体層１７１が第１の電極１１１の周りに付着され、第１の誘電体層１７１と第１の電極１１１の表面が化学的機械的研磨によって平坦にされる。
図６（ａ）乃至図６（ｃ）に示されるように、第１の誘電体層１７４は、最初に、基板１６２上に形成され、次に、第１の誘電体層１７４は、開口１１２がエッチングされる。次に、第１の電極１１３が開口１１２に充填されて付着される。次に、開口の外側の第１の電極の部分は、化学的機械的研磨によって平坦にされる。
次に、境界層１３１と相変化層１２１は、同じ面積を有するように、同じマスクで画定され、そこでは、境界層１３１が第１の電極１１０上に形成され、且つ相変化層１２１が境界層１３１上に形成される。
次に、第２の誘電体層１７２が境界層１３１上に付着され、充填エリア１７３がエッチングによって誘電体層１７２上に形成され、そこでは、充填エリア１７３の開口は、第１の電極１１１と相変化層１２１との間の接触部によって画定される第１の面積よりも大きい。最後に、第２の電極１５１が形成され、この電極は、部分的に充填エリア１７３に充填され、それによって第１の電極１１１と境界層１３１との間の接触部によって画定される第１の接触面積が、第２の電極１５１と相変化層１２１との間の接触部によって画定される第２の接触面積よりも小さい。
本発明は、相変化メモリＲ比値を調節できる方法と構造を開示しており、そこでは、そのような構造と材料の特性の選択を利用して、Ｒ比範囲が回路設計での決定通りに調節されて、動作時での抵抗値の変化を減少できる。
実施の形態で開示された相変化メモリに従って、追加の機能層（即ち、境界層）が新たな電流パスを提供し、それによって、高抵抗及び低抵抗値が、機能層のＲ比と厚みによって調節可能である。
実施の形態で開示された相変化メモリに従って、そのアモルファス領域サイズは、最高温度を低下しサイクラビリティを延長するのにそれほど重要ではない。更に、実施の形態で開示された相変化メモリは、スペーサ構造、Ｔ型構造、スペーサ接触構造等の構造に適用可能である。
このように本発明が記述されたが、それが多くの方法で変更され得ることは自明である。そのような変更は、本発明の精神と範囲から逸脱していると見なされるべきではなく、当業者にとって自明である全てのそのような変更は、以下の請求の範囲内に含まれると考えられる。
本発明で開示される調節可能な抵抗比を有する相変化メモリの一実施の形態の概略構造図である。 本発明で開示される調節可能な抵抗比を有する相変化メモリの他の実施の形態の概略構造図である。 本発明で開示される調節可能な抵抗比を有する相変化メモリの電流パスの概略図である。 本発明で開示される調節可能な抵抗比を有する相変化メモリの一実施の形態の製造流れ図である。 本発明で開示される調節可能な抵抗比を有する相変化メモリの他の実施の形態の製造流れ図である。 本発明で開示される調節可能な抵抗比を有する相変化メモリの一実施の形態の製造流れ図である。
符号の説明
１０ 第１の電極
２０ 相変化層
３０ 境界層
４０ 誘電体層
５０ 第２の電極
６０ 基板

Claims (28)

  1. 調節可能な抵抗比を有する相変化メモリであって、
    第１の電極と、
    第１の電極上に形成された相変化層であって、第１の接触面積が第１の電極と当該相変化層との間の接触部によって画定される、相変化層と、
    相変化層上に形成される境界層と、
    第２の接触層を画定するために境界層と接触するように境界層上に形成される第２の電極であって、第２の接触面積は、第１の接触面積よりも小さい、第２の電極と、を備えることを特徴とする、
    相変化メモリ。
  2. 第１の電極が基板上に形成されることを特徴とする、請求項１に記載の相変化メモリ。
  3. 境界層の面積は、第２の接触面積よりも大きいが、相変化層の面積よりも大きくないことを特徴とする、請求項１に記載の相変化メモリ。
  4. 境界層の抵抗比は、結晶化状態の相変化層の抵抗比よりも高いことを特徴とする、請求項１に記載の相変化メモリ。
  5. 境界層の熱伝導率は、相変化層の熱伝導率よりも高いことを特徴とする、請求項１に記載の相変化メモリ。
  6. 境界層の厚みは、１０００Å未満である、請求項１に記載の相変化メモリ。
  7. 境界層は、ＴｉＡｌＮ、ＴｉＡｌ2Ｎ、ＳｉＣ、ＧｅＮ、α−Ｃ、ＴｉＳｉ2、ＴｉＣ、ＴａＳｉx、及びＴｉＳｉＮからなる群の一つから選択されることを特徴とする、請求項１に記載の相変化メモリ。
  8. 境界層上に形成された誘電体層を更に備え、この誘電体層には、充填エリアが形成され、且つ第２の電極が誘電体層の充填エリアに形成されることを特徴とする、請求項１に記載の相変化メモリ。
  9. 調節可能な抵抗比を有する相変化メモリであって、
    第１の電極と、
    第１の電極上に形成された境界層であって、第１の接触面積が第１の電極と当該境界層との間の接触部によって画定される、境界層と、
    境界層上に形成された相変化層と、
    相変化層上に形成された第２の電極であって、第２の接触面積が当該第２の電極と相変化層との間の接触部によって画定され、第２の接触面積は、第１の接触面積よりも大きいことを特徴とする、相変化メモリ。
  10. 境界層の面積は、第１の接触面積よりも大きいが、相変化層の面積よりも大きくないことを特徴とする、請求項９に記載の相変化メモリ。
  11. 境界層の抵抗比は、結晶化状態の相変化層の抵抗比よりも高いことを特徴とする、請求項９に記載の相変化メモリ。
  12. 境界層の熱伝導率は、相変化層の熱伝導率よりも高いことを特徴とする、請求項９に記載の相変化メモリ。
  13. 境界層の厚みは、１０００Å未満であることを特徴とする、請求項９に記載の相変化メモリ。
  14. 境界層は、ＴｉＡｌＮ、ＴｉＡｌ2Ｎ、ＳｉＣ、ＧｅＮ、α−Ｃ、ＴｉＳｉ2、ＴｉＣ、ＴａＳｉx、及びＴｉＳｉＮからなる群の一つから選択されることを特徴とする、請求項９に記載の相変化メモリ。
  15. 第１の電極は、基板上に形成されることを特徴とする、請求項９に記載の相変化メモリ。
  16. 第１の誘電体層を更に備え、第１の誘電体層には、充填エリアが形成されており、第１の電極が、境界層の充填エリアに形成されていることを特徴とする、請求項９に記載の相変化メモリ。
  17. 第２の誘電体層を更に備え、第２の誘電体層には、充填エリアが形成されており、第２の電極が第２の誘電体層の充填エリアに形成されていることを特徴とする、請求項９に記載の相変化メモリ。
  18. 調節可能な抵抗比を有する相変化メモリの製造方法であって、
    第１の電極を形成するステップと、
    第１の電極上に相変化層を形成するステップであって、第１の接触面積が、第１の電極と当該相変化層との間の接触部によって画定される、ステップと、
    相変化層上に境界層を形成するステップと、
    第２の接触面積を画定するために、境界層と接触するように境界層上に第２の電極を形成するステップであって、第２の接触面積が第１の接触面積よりも小さい、ステップと、を備えることを特徴とする、
    相変化メモリの製造方法。
  19. 上に第１の電極が形成される基板を更に備えることを特徴とする、請求項１８に記載の相変化メモリの製造方法。
  20. 境界層と相変化層は、境界層の面積が、第２の接触面積よりも大きいが、相変化層の面積よりも大きくないように、同じ又は異なるマスクを使用して画定されることが出来ることを特徴とする、請求項１８に記載の相変化メモリの製造方法。
  21. 境界層の厚みは、１０００Å未満であることを特徴とする、請求項１８に記載の相変化メモリの製造方法。
  22. 境界層に誘電体層を形成するステップを更に備え、誘電体層には、充填エリアが形成され、第２の電極は、誘電体層の充填エリアに形成されることを特徴とする、請求項１８に記載の相変化メモリの製造方法。
  23. 調節可能な抵抗比を有する相変化メモリの製造方法であって、
    第１の電極を形成するステップと、
    第１の電極上に境界層を形成するステップであって、第１の接触面積が、第１の電極と境界層との間の接触部によって画定される、ステップと、
    境界層に相変化層を形成するステップと、
    相変化層上に第２の電極を形成するステップであって、第２の接触面積が、第２の電極と相変化層との間の接触部によって画定され、且つ第２の接触面積が、第１の接触面積よりも大きいことを特徴とする、
    相変化メモリの製造方法。
  24. 上に第１の電極が形成される基板を更に備えることを特徴とする、請求項２３に記載の相変化メモリの製造方法。
  25. 境界層と相変化層は、境界層の面積が、第１の接触面積よりも大きいが、相変化層の面積よりも大きくないように、同じ又は異なるマスクを使用して画定されることが出来ることを特徴とする、請求項２３に記載の相変化メモリの製造方法。
  26. 境界層の厚みは、１０００Å未満であることを特徴とする、請求項２３に記載の相変化メモリの製造方法。
  27. 第１の誘電体層を形成するステップを更に備え、第１の誘電体層には、充填エリアが形成され、第１の電極は、境界層の充填エリアに形成されることを特徴とする、請求項２３に記載の相変化メモリの製造方法。
  28. 第２の誘電体層を形成するステップを更に備え、第２の誘電体層には、充填エリアが形成され、且つ第２の電極は、第２の誘電体層の充填エリアに形成されることを特徴とする、請求項２３に記載の相変化メモリの製造方法。
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