TWI409914B - 一種包含凹陷部位電極的積體電路 - Google Patents

Description

一種包含凹陷部位電極的積體電路

本發明係有關於相變化記憶體，特別是針對包含一蝕刻凹陷部位的一第一電極之積體電路。

電阻記憶體係記憶體的一種類型。電阻記憶體係使用一記憶元件的電阻值來儲存單一位元或更多位元的資料。舉例來說，程式化一記憶元件至具.有一高電阻值會以一邏輯”1”資料位元值來表示，以及程式化一記憶元件至具有一低電阻值會以一邏輯”0”資料位元值來表示。一般來說，藉著施加一電壓脈衝或一電流脈衝至該記憶元件來切換該記憶元件的該電阻值。

相變化記憶體係電阻記憶體的一種。相變化記憶體係在該電阻記憶元件使用一種相變化材料。該相變化材料呈現兩種不同的狀態。該相變化材料的狀態可以分為非晶狀態及晶體狀態，而非晶狀態係一較為混亂的原子結構，以及晶體狀態係一較為有秩序的晶格。同時某些相變化材料呈現多種結晶狀態，例如面心晶格(FCC)狀態，以及六方最密堆積(HCP)狀態，而這都是具有不同電阻並可以用來儲存資料位元。在接下來的說明中，該非晶狀態一般係指具有較高電阻的狀態，而晶體狀態一般係指具有較低電阻的狀態。

在相變化材料的相變化可能會包含電阻的變化。如此的話，該記憶體會依據溫度的變化，而由該非晶 狀態變成晶體狀態，以及由晶體狀態變成非晶狀態。該相變化材料的溫度變化可以藉著驅動通過該相變化材料本身的電流，或驅動通過鄰近於該相變化材料的一電阻加熱器來達成。使用以上兩種方法，該相變化材料的可控制加熱造成在該相變化材料的可受控制的相變化。

一相變化記憶體包含具有複數個記憶胞的一相變化陣列，而該複數個記憶胞係由相變化材料所製成，並使用該相變化材料的記憶狀態來程式化以儲存資料。對於此一相變化記憶裝置讀取及寫入資料的一種方法係控制施加在該相變化材料上的一電流脈衝及/或一電壓脈衝。每一記憶胞該相變化材料的溫度通常與用來達到該加熱效果所施加的電流及/或電壓一致。用來程式化一記憶胞的功率係取決於該相變化材料以及與該相變化材料接觸之至少一電極間的電性和熱介面。

對於高密度相變化記憶體，一相變化記憶胞可以儲存多位元資料，藉著程式化該相變化材料使其具有中間電阻值或狀態可以用來達成一相變化記憶胞的多位元儲存，而該多位元或多階相變化記憶胞可以被寫入至多於兩種的狀態。若程式化該相變化記憶胞至三種不同電阻階級之一，可以儲存每一記憶胞的1.5位元。若程式化該相變化記憶胞至四種不同電阻階級之一，可以儲存每一記憶胞的雙位元，以此類推。程式化一相變化記憶胞至一中間電阻值，該晶態材料值共存於非晶材料，以及因此藉由一合適的寫入策略來控制該記憶胞電阻。對於單位元及多位元的應用來說，各個記憶胞之間製程上的變動應該要降到最低。基於這些及其他理由，因而有本發明之需求。

在一實施例中提供一積體電路。該積體電路包 含一蝕刻凹陷部位的一第一電極。該積體電路包含一第二電極以及一電阻變化材料填充至該凹陷部位以及耦接至該第二電極。

104‧‧‧分配電路

106a、106b、106c、106d‧‧‧記憶胞

108‧‧‧感測電路

110、112a-112d、114、116、120、122‧‧‧訊號路徑

118‧‧‧控制器

200a、200b‧‧‧相變化記憶胞

201、201a‧‧‧第一電極材料

202、202a‧‧‧第一電極

204、204a‧‧‧介電材料層

206、206a‧‧‧第二電極材料

207‧‧‧凹陷部位

208‧‧‧相變化材料

209‧‧‧孔洞部位

210‧‧‧第二電極

211‧‧‧主動區域

212、213‧‧‧前製程晶圓

214‧‧‧介電材料

216a、216b、216c‧‧‧第二介電材料層

218a、218b‧‧‧第三介電材料層

222‧‧‧凸懸

224a、224b‧‧‧多晶矽層

226‧‧‧空洞

228‧‧‧開口

300、360、370‧‧‧數據圖

302、322‧‧‧x軸

304、324、352‧‧‧y軸

306、308、310、362、364、366‧‧‧曲線

本發明相關圖式提供對於各實施例更深入的理解，並為本發明說明書之一部分。這些圖式繪示各實施例並整合實施方式中所提出解釋各實施例的原則。其他實施例及許多實施例的優點將使得這些實施例參照著圖式，而更容易被熟習本項記憶之人士所理解。在各圖式中之該元件並無須彼此相互完全一致。類似元件將以類似標號部分來指定之。

第1圖係繪示本發明一系統之一實施例之方塊圖。

第2圖係繪示本發明一記憶裝置之一實施例之方塊圖。

第3A圖繪示一相變化記憶胞之一實例的剖面視圖。

第3B圖繪示一相變化記憶胞之另一實施例的一剖面視圖。

第4A圖繪示包含一電流密度特徵之一相變化記憶胞的一實施例之一剖面視圖。

第4B圖繪示包含一熱量流失特徵之一相變化記憶胞的一實施例之一剖面視圖。

第4C圖繪示包含一主動區域特徵之一相變化記憶胞的一實施例之一剖面視圖。

第5A圖繪示一前製程晶圓之一實施例的剖面視圖。

第5B圖繪示一前製程晶圓之一另實施例的剖面視圖。

第6圖繪示前製程晶圓、一第一介電材料層、一第二介電材料層、及一第三介電材料層之一實施例的剖面視圖。

第7圖繪示在蝕刻第三介電材料層及第二介電材料層之後的前製程晶圓、一第一介電材料層、一第二介電材料層、及一第三介電材料層之一實施例的剖面視圖。

第8圖繪示在蝕刻第二介電材料層之後的前製程晶圓、一第一介電材料層、一第二介電材料層、及一第三介電材料層之一實施例的剖面視圖。

第9圖繪示在一多晶矽層內形成的前製程晶圓、一第一介電材料層、一第二介電材料層、及一第三介電材料層以及一空洞之一實施例的剖面視圖。

第10圖繪示在蝕刻多晶矽層及第一介電材料層之後的前製程晶圓、一第一介電材料層、一第二介電材料層、及多晶矽層之一實施例的剖面視圖。

第11圖繪示在移除多晶矽層及第二介電材料層之後的前製程晶圓、一第一介電材料層之一實施例的剖面視圖。

第12A圖繪示前製程晶圓、第一介電材料層及底電極包含一凹陷部位之一實施例的剖面視圖。

第12B圖繪示前製程晶圓、第一介電材料層及底電極包含一凹陷部位之一實施例的剖面視圖。

第13圖繪示前製程晶圓、第一介電材料層、底電極包含凹陷部位、以及一相變化材料之一實施例的剖面視圖。

第14圖繪示該重置電流和一相變化記憶胞底電極凹陷間關係的一實施例的數據圖。

第15圖繪示一相變化記憶胞製程變異上的影響之另一實施例的數據圖。

第16圖繪示一相變化記憶胞製程變異上的影響之另一實施例的數據圖。

接下來所揭露的實施方式，且參照對應的圖式，其係為本發明之一部分，並藉由在本發明可實施的特定實施例說明來實施之。基此，方位詞彙像是「頂」、「底」、「前」、「後」、「頭」、「尾」係用來參照於該等圖式的方位。因為實施例的元件可以置於數種不同的方位，因此，方位詞彙目的係用來說明圖式，並不做為限制之用。可以理解地是在其他可使利用的實施例中在結構上或邏輯上的改 變，並不會偏離本發明的範疇。因此接下來的實施方式，並不會限制住申請專利範圍所定義出的範疇。

可以理解地是本發明所描述的各種示範的實施例的技術特徵除非另有備註，其係可以彼此結合。

第1圖係繪示本發明一系統90之一實施例之方塊圖。該系統90包含一主機92及一記憶裝置100。該主機92係藉著通訊連接94通訊耦接於該記憶裝置100。主機92包含一電腦(例如桌上型、膝上型、手持型)，可攜式電子裝置(例如：手機、個人數位助理PDA、MP3播放器、影像播放器、數位相機)，或任何使用記憶體之合適的裝置。該記憶裝置100提供主機92記憶體。在一實施例中，該記憶裝置100包含一相變化記憶裝置或其和合適的電阻或電阻變化材料記憶裝置。

第2圖係繪示本發明一記憶裝置100之一實施例之方塊圖。在一實施例中，該記憶裝置係一積體電路或一記憶電路之一部分。該記憶裝置100包含一寫入電路102、一分配電路104、記憶胞106a、106b、106c、106d、一控制器118以及一感測電路108。每一記憶胞106a-106d係基於在該記憶胞中該相變化材料的非晶態及結晶態來儲存資料之一相變化記憶胞。同時每一記憶胞106a-106d可藉由程式化具有中間電阻值之相變化材料而被程式化至兩種或更多狀態之一。為了程式化該記憶胞106a-106d之一至一中間電阻值，該結晶態材料與該非晶態材料一同存在，且使用一合適的寫入方式來控制該記憶胞電阻或其數量分配。

每一該記憶胞106a-106d係為一凹陷孔洞記憶胞。在一介電材料內形成一孔洞，然後其凹陷於一第一電極。該凹陷孔洞其後填入電阻變化材料或相變化材料，並連接該第一電極及一第二電極。該凹陷孔洞的截面及該第 一電極內該凹陷部位的深度定義通過該記憶胞的電流和用來重置每一記憶胞的功率。在一實施例中該孔洞係先用一空洞製程來定義出在一介電材料層內之一初始開口以及藉著在該第一電極內實施一凹陷部位來形成。

在此所指的『電性耦接』並非意旨該元件必須直接耦接在一起，且可能提供在該『電性耦接』元件間的中間元件。

寫入電路102係透過訊號路徑110電性耦接於該分配電路104。分配電路104係透過訊號路徑112a-112d電性耦接至每一記憶胞106a-106d。分配電路104係透過訊號路徑112a電性耦接至記憶胞106a。分配電路104係透過訊號路徑112b電性耦接至記憶胞106b。分配電路104係透過訊號路徑112c電性耦接至記憶胞106c。分配電路104係透過訊號路徑112d電性耦接至記憶胞106d。分配電路104係透過訊號路徑114電性耦接至感測電路108。感測電路108係透過訊號路徑116電性耦接至控制器118。控制器118係透過訊號路徑120電性耦接至寫入電路102以及透過訊號路徑122電性耦接至分配電路104。

每一記憶胞106a-106d包含在溫度變化的影響下，可由一非晶態變化至一晶態或是由一晶態變化至一非晶態之一相變化材料。藉由該晶態相變化材料共存於該非晶態相變化材料在該記憶胞106a-106d之一的數量，來定義出兩種或更多的狀態來儲存資料於記憶裝置100中。

在該非晶態，一相變化材料比起該晶態明顯地具有更高的電阻。因此，該記憶胞106a-106d的兩種或更多狀態在它們的電阻是不同的。在一實施例中，該兩種或更多種狀態包含兩種狀態及使用一雙位元系統，其中該兩種狀態被指定為”0”及”1”位元值。在另一實施例中，該兩種或多種狀態包含三種狀態及使用一三位元系統，其中 該三種狀態被指定為”0”、”1”及”2”位元值。在另一實施例中，該兩種或多種狀態包含四種狀態及被指定為多位元值，像是”00”、”01”、”10”及”11”。在其他實施例中，在一記憶胞中之該相變化材料，該兩種或多種狀態可為任何適合的狀態數目。

控制器118控制該寫入電路102、感測電路108及分配電路104的操作。控制器118包含一微處理器、微控制器、或其他用來控制寫入電路102、感測電路108及分配電路104操作的合適邏輯電路。控制器118控制寫入電路102來設置記憶胞106a-106d的電阻狀態。控制器118控制感測電路108來讀取記憶胞106a-106d的電阻狀態。控制器118控制分配電路104來選擇記憶胞106a-106d的電阻狀態以讀取或寫入存取。在一實施例中，將控制器118埋入於記憶胞106a-106d的相同晶片上。在另一實施例中，則將控制器118置於記憶胞106a-106d的不同晶片上。

在一實施例中，寫入電路102透過訊號路徑110提供電壓脈衝至分配電路104，以及分配電路104透過訊號路徑112a-112d可控制地引導該電壓脈衝至記憶胞106a-106d。在另一實施例中，寫入電路102透過訊號路徑110提供電流脈衝至分配電路104，以及分配電路104透過訊號路徑112a-112d可控制地引導該電流脈衝至記憶胞106a-106d。在一實施例中，分配電路104包含可以控制地引導該電壓脈衝或該電流脈衝至每一記憶胞106a-106d之複數個電晶體。

感測電路108透過訊號路徑114讀取每一記憶胞106a-106d兩種或更多狀態。分配電路104透過訊號路徑112a-112d可控制地引導讀取訊號在感測電路108及記憶胞106a-106d之間。在一實施例中，分配電路104包含可以控制地引導該讀取訊號在感測電路108及記憶胞106a-106d之 複數個電晶體。

在一實施例中，為了讀取該記憶胞106a-106d中之一記憶胞的電阻，感測電路108提供流經該記憶胞106a-106d之一的電流，以及感測電路108讀取通過該記憶胞106a-106d之一的電壓。在另一實施例中，感測電路108提供通過該記憶胞106a-106d之一的電壓，以及感測電路108讀取流經該記憶胞106a-106d之一的電流。在另一實施例中，寫入電路102提供通過該記憶胞106a-106d之一的電壓，以及感測電路108讀取流經該記憶胞106a-106d之一的電流。在另一實施例中，寫入電路102提供流經該記憶胞106a-106d之一的電流，以及感測電路108讀取通過該記憶胞106a-106d之一的電壓。

為了程式化在記憶裝置100內的一記憶胞106a-106d，寫入電路102產生一種或多種電流或電壓脈衝來加熱在該目標記憶胞的該相變化材料。在一實施例中，寫入電路102產生適當的電流或電壓脈衝並提供給分配電路104且分布置該合適的目標記憶胞106a-106d。控制該電流或電壓脈衝的幅度或時間係由該記憶胞是要被設置或重置來決定之。一般來說，一個記憶胞的『設置』操作係加熱該目標記憶胞的相變化材料到其晶態溫度(但通常是低於其熔點)之上，並且時間足夠到達到其結晶狀態或部分結晶和部分非晶狀態。一般來說，一個記憶胞的『重置』操作係加熱該目標記憶胞的相變化材料到其熔點之上，並快速地停止冷卻該材料，因此達到該非晶態或是一部份非晶狀態及部分結晶狀態。

第3A圖繪示一相變化記憶胞200a之一實例的剖面視圖。在一實施例中，每一相變化記憶胞106a-106d係類似相變化記憶胞200a。相變化記憶胞200a包含一第一電極202、一介電材料層204、一相變化材料208、以及一第 二電極210。第一電極202與介電材料層204及相變化材料208連接。相變化材料接觸第二電極210。介電材料層204及底電極202定義在一凹陷的孔洞，並在孔洞內沈積相變化材料208。該凹陷的孔洞包含由一凹陷部位207，而其係由在底電極202內一凹陷所定義，以及一孔洞部位209，而其係介電材料層204內一孔洞部位或開口所定義。在一實施例中該凹陷部位207的深度係比該孔洞部位209底部臨界尺寸的10%還大。在另一實施例中，該凹陷部位的深度係為該孔洞部位209底部臨界尺寸的大約30%-70%。

在一實施例中，該凹陷部位207具有垂直側壁。在另一實施例中，該凹陷部位具有弧形側壁。在一實施例中，該孔洞部位209具有漸變細的側壁。在其他實施例中，凹陷部位207及該孔洞部位209之頂部及底部具有次微影的截面。第一電極202及第二電極210包含任何合適的電極材料，像是氮化鈦、氮化鉭、鎢、鋁、鈦、鉭、氮化矽鈦、氮化矽鉭、氮化鋁鈦、氮化鋁鉭、氮化鎢、碳或銅。介電材料層204包含任何合適的介電材料像是氮化矽。

依據本發明相變化材料208可由各種材料所組成。一般來說，硫屬化物合金包含一種或多種由週期表第VI族的元素係使用在這些材料中。在一實施例中，相變化記憶胞200a的像電話材料係由硫屬化物化合物材料所組成，像是GeSbTe、SbTe、GeTe、或AgInSbTe。在另一實施例中，相變化材料208係不含硫屬化物，像是GeSb、GaSb、InSb、或GeGaInSb。在其他實施例中，M相變化材料係由包含一種或多種以下元素Ge、Sb、Te、Ga、AS、In、Se及S之任何合適材料所組成。

相變化材料208提供一儲存位置來儲存單一或多位元資料。藉由第一電極202及第二電極210來提供讀 取及寫入訊號至相變化記憶材料208。在一寫入操作過程中，電流路徑要通過相變化材料208係由第一電極202及第二電極210之一通過凹陷部位207及孔洞部位209再到其他的第一電極202及第二電極210。

第3B圖繪示一相變化記憶胞200b的另一實施例之一剖面視圖。在一實施例中，每一相變化記憶胞106a-106d係類似相變化記憶胞200b。相變化記憶胞200b係類似先前描述且會時於第3A圖之相變化記憶胞200a，除了相變化記憶胞200b之第一電極202包含一第一電極材料201及一第二電極材料206之外。在本實施例中，該凹陷孔洞的第一部位207係由第二電極材料206所定義。該第二電極材料206之該厚度或高度定義了該凹陷部位207的該深度。

在一實施例中該第二電極材料206的厚度係比該孔洞部位209底部臨界尺寸大約10%還大。在另一實施例中，該第二電極材料206的厚度係為該孔洞部位209底部臨界尺寸的大約30%-70%。

第一電極材料201包含任何合適的電極材料，像是氮化鈦、氮化鉭、鎢、鋁、鈦、鉭、氮化矽鈦、氮化矽鉭、氮化鋁鈦、氮化鋁鉭、氮化鎢、碳或銅。第二電極材料206包含不同於第一電極材料201的任何合適的電極材料，像是介電質摻雜相變化材料、氮化鈦、氮化鉭、鎢、鋁、鈦、鉭、氮化矽鈦、氮化矽鉭、氮化鋁鈦、氮化鋁鉭、氮化鎢、碳或銅。在一實施例中，該第二電極材料206之熱傳導率係小於該第一電極材料201之熱傳導率。在一實施例中，該第二電極材料206的電阻係大於該第一電極材料201的電阻。

第4A圖繪示包含一電流密度特徵之一相變化記憶胞200a的一實施例之一剖面視圖。第4A圖亦可適用 於相變化記憶胞200b。如同標號203所指，電流由凹陷部位207之第一電極202的側壁及底部流至相變化材料208。跟沒有一凹陷部位207之孔洞記憶胞比較起來，凹陷部位207增加了通過相變化記憶材料208之電流密度。該電流密度係在凹陷部位207與孔洞部位209之界面上增加。藉由增加該電流密度，可以降低用來重置該記憶胞至一非晶狀態的電流。

第4B圖繒示包含一熱量流失特徵之一相變化記憶胞200a的一實施例之一剖面視圖。第4B圖亦可適用於相變化記憶胞200b。如同標號205所指，熱由相變化材料208流至凹陷部位207之第一電極202的側壁。跟沒有一凹陷部位207之孔洞記憶胞比較起來，凹陷部位207降低了由相變化記憶材料208至底電極202之熱量流失。該電流密度係在凹陷部位207與孔洞部位209之界面上增加。藉由減少該熱量流失，可以降低用來重置該記憶胞至一非晶狀態的電流。

第4C圖繪示包含一主動區域特徵之一相變化記憶胞200a的一實施例之一剖面視圖。第4C圖亦可適用於相變化記憶胞200b。基於先前所述之電流密度增加與熱量流失的減少，如同第4A圖及第4B圖所示，該熱點在此定義為相變化材料208之主動區域或相變化區域，如標號211所指。跟沒有一凹陷部位207之孔洞記憶胞比較起來，該主動區域211係靠近於孔洞部位209之底部。藉著移動該主動區域靠近該孔洞部位209之底部，可以降低用來重置該記憶胞至一非晶狀態的電流及能量。此外，藉著移動該主動區域靠近該孔洞部位209在製程變異上，對於用來重置該記憶胞至一非晶狀態的電流及能量具有一較小的影響。

後述之第5A圖至第13圖繪示用來製造之前敘 述的相變化記憶胞200a及200b以及第3A圖和第3B圖所繪示圖式的製程。

第5A圖繪示一前製程晶圓212之一實施例的剖面視圖。前製程晶圓212包括一介電材料214、一第一電極202a、以及底部晶圓層(未示)。介電材料214可包含二氧化矽、SiOx、氮化矽、摻氟矽玻璃(FSG)、摻硼磷矽玻璃(BPSG)、摻硼矽玻璃(BSG)或其他合適的介電材料。第一電極202a包含氮化鈦、氮化鉭、鎢、鋁、鈦、鉭、氮化矽鈦、氮化矽鉭、氮化鋁鈦、氮化鋁鉭、氮化鎢、碳、銅，或其他合適的電極材料。介電材料214側向圍繞第一電極202a以及將第一電極202a與鄰近的裝置隔離。

第5B圖繪示一前製程晶圓213之一另實施例的剖面視圖。前製程晶圓213類似前述及第5A圖繪示的前製程晶圓212，除了前製程晶圓213之第一電極202a包含一第一電極材料層201及一第二電極材料層206a。第二電極材料層206a接觸第一電極材料層201之頂部。介電材料214側向圍繞第一電極材料層201和第二電極材料層206a以及將第一電極202a與鄰近的裝置隔離。第二電極材料層206a的厚度定義在之後的製程中凹陷部位207的深度。

第一電極材料層201a包含任何合適的電極材料，像是氮化鈦、氮化鉭、鎢、鋁、鈦、鉭、氮化矽鈦、氮化矽鉭、氮化鋁鈦、氮化鋁鉭、氮化鎢、碳或銅。第二電極材料層206a包含不同於第一電極材料201的任何合適的電極材料，像是介電質摻雜相變化材料、氮化鈦、氮化鉭、鎢、鋁、鈦、鉭、氮化矽鈦、氮化矽鉭、氮化鋁鈦、氮化鋁鉭、氮化鎢、碳或銅。在一實施例中，該第二電極材料層206a之熱傳導率係小於該第一電極材料層201a之熱傳導率。在一實施例中，該第二電極材料層206a的電阻係大於該第一電極材料層201a的電阻。

第6圖繪示前製程晶圓212、一第一介電材料層204a、一第二介電材料層216a、及一第三介電材料層218a之一實施例的剖面視圖。一介電材料，像是氮化矽或其他合適的介電材料係沈積在前製程晶圓212之上以提供第一介電材料層204a。第一介電材料層204a係使用化學氣相沈積(CVD)、高密度電漿化學氣相沈積(HDP-CVD)、原子層沈積(ALD)、金屬有機化學氣相沈積(MOCVD)、電漿氣相沈積(PVD)、噴射氣相沈積(JVD)或其他合適的沈積技術。

一第二介電材料係不同於第一介電材料層204a之介電材料，像是二氧化矽或其他適合用來沈積在第一介電材料層204a之上的材料來提供第二介電材料層216a。第二介電材料層216a係比第一介電材料層204a來得厚。在一實施例中，第二介電材料層係至少為第一介電材料層的四倍厚。第二介電材料層216a係使用化學氣相沈積(CVD)、高密度電漿化學氣相沈積(HDP-CVD)、原子層沈積(ALD)、金屬有機化學氣相沈積(MOCVD)、電漿氣相沈積(PVD)、噴射氣相沈積(JVD)或其他合適的沈積技術。

第三介電材料，像是氮化矽或其他合適的介電材料係沈積在第二介電材料層216a之上以提供第三介電材料層218a。在一實施例中，此第三介電材料層係類似於第一介電材料層204a之介電材料。第三介電材料層218a係較第二介電材料層216a來得薄。在一實施例中，第三介電材料層218a具有與第一介電材料層204a實質上相同的厚度。第三介電材料層218a係使用化學氣相沈積(CVD)、高密度電漿化學氣相沈積(HDP-CVD)、原子層沈積(ALD)、金屬有機化學氣相沈積(MOCVD)、電漿氣相沈積(PVD)、噴射氣相沈積(JVD)或其他合適的沈積技術。

第7圖繪示在蝕刻第三介電材料層218a及第二介電材料層216a之後的前製程晶圓212、一第一介電材料 層204a、一第二介電材料層216b、及一第三介電材料層218b之一實施例的剖面視圖。蝕刻第三介電材料層218a及第二介電材料層216a以提供開口220並露出第一介電材料層204a，以及提供第二介電材料層216b和第三介電材料層218b。在一實施例中，開口220係實質地位於第一電極202a之中央。

第8圖繪示在蝕刻第二介電材料層216b之後的前製程晶圓212、一第一介電材料層204a、一第二介電材料層216c、及一第三介電材料層218b之一實施例的剖面視圖。第二介電材料層216b係使用一選擇濕式蝕刻或其他適合的蝕刻方法選擇性凹陷蝕刻，來產生如標號222所指的第三介電材料層218b之突懸。

第9圖繪示在一多晶矽層224a內形成的前製程晶圓212、一第一介電材料層204a、一第二介電材料層216c、及一第三介電材料層218b以及一空洞(keyhole)226之一實施例的剖面視圖。多晶矽或其他合適的材料係共形沈積在第三介電材料層218b、第二介電材料層216c及第一介電材料層204a所露出的部位之上。由於突懸222，多晶矽的共形沈積會自我修剪以形成一孔洞或空洞226。空洞226係實質地位於第一電極202a的中央。多晶矽層224a係使用化學氣相沈積(CVD)、高密度電漿化學氣相沈積(HDP-CVD)、原子層沈積(ALD)、金屬有機化學氣相沈積(MOCVD)、電漿氣相沈積(PVD)、噴射氣相沈積(JVD)或其他合適的沈積技術。

第10圖繪示在蝕刻多晶矽層224a及第一介電材料層204a之後的前製程晶圓212、一第一介電材料層204、一第二介電材料層216c、及多晶矽層224b之一實施例的剖面視圖。移除第三介電材料層218b。蝕刻多晶矽層224a以露出空洞226。然後，空洞226被移轉至第一介電材 料層204a，以提供在多晶矽層224b及第一介電材料層204內形成如同被開口228所指的狀態。在一實施例中，開口或孔洞228具有次微影截面，使得該第一電極202a的露出部位具有一次微影截面。

第11圖繪示在移除多晶矽層224b及第二介電材料層216c之後的前製程晶圓212、一第一介電材料層204之一實施例的剖面視圖。蝕刻第二介電材料層216c及多晶矽層224b以露出第一介電材料層204。在一實施例中，開口228提供孔洞部位209並具有垂直側壁。在另一實施例中，開口228具有漸變細的側壁。

第12A圖繪示前製程晶圓212、第一介電材料層204及底電極202包含一凹陷部位207之一實施例的剖面視圖。蝕刻第一電極202a之露出部位以提供凹陷部位207及底電極202。在一實施例中，係使用單一蝕刻步驟來蝕刻孔洞部位209及凹陷部位207。在另一實施例中，係使用兩步驟的蝕刻製程。在該兩步驟蝕刻製程中，使用一第一選擇性蝕刻步驟以提供孔洞部位209以及使用一第二選擇性蝕刻步驟來提供凹陷部位207。

在一實施例中，蝕刻底電極202a至一深度，該深度比孔洞部位209底部臨界尺寸的10%來得大以提供凹陷部位207。在另一實施例中，蝕刻底電極202a至一深度為孔洞部位209的底部之臨界尺寸的大約30%-70%之間。在一實施例中，蝕刻底電極202a以提供一凹陷部位207並具有垂直側壁。在另一實施例中，蝕刻底電極202a以提供一凹陷部位207並具有弧形側壁。

第12B圖繪示前製程晶圓212、第一介電材料層204及底電極202包含一凹陷部位207之一實施例的剖面視圖。在本實施例中，蝕刻第二電極材料層206a的露出部位以露出第一電極材料層201來提供凹陷部位207及底 電極202。在一實施例中，係使用單一蝕刻步驟來蝕刻孔洞部位209及凹陷部位207。在另一實施例中，係使用兩步驟的蝕刻製程。在該兩步驟蝕刻製程中，使用一第一選擇性蝕刻步驟以提供孔洞部位209以及使用一第二選擇性蝕刻步驟來提供凹陷部位207。

在本實施例中，第二電極材料層206a的厚度定義該凹陷部位207的深度。在一實施例中，凹陷部位的深度大約比孔洞部位209的底部臨界尺寸之10%來得大。在另一實施例中，凹陷部位207的深度為孔洞部位209的底部之臨界尺寸的大約30%-70%之間。在一實施例中，蝕刻第二電極材料層206a以提供一凹陷部位207並具有垂直側壁。在另一實施例中，蝕刻第二電極材料層206a以提供一凹陷部位207並具有弧形側壁。

第13圖繪示前製程晶圓212、第一介電材料層204、底電極包含凹陷部位207、以及一相變化材料208之一實施例的剖面視圖。一相變化材料208，像是硫屬化物材料或其他合適的相變化材料係沈積在介電材料層204及第一電極202之露出部位之上以提供相變化材料208。相變化材料208係使用化學氣相沈積(CVD)、高密度電漿化學氣相沈積(HDP-CVD)、原子層沈積(ALD)、金屬有機化學氣相沈積(MOCVD)、電漿氣相沈積(PVD)、噴射氣相沈積(JVD)或其他合適的沈積技術。

一電極材料，像是氮化鈦、氮化鉭、鎢、鋁、鈦、鉭、氮化矽鈦、氮化矽鉭、氮化鋁鈦、氮化鋁鉭、氮化鎢、碳、銅，或其他合適的電極材料係沈積在相變化材料之上，以提供先前所描述及第3A圖所繪示之第二電極210以及相變化記憶胞200a。該電極材料係使用化學氣相沈積(CVD)、高密度電漿化學氣相沈積(HDP-CVD)、原子層沈積(ALD)、金屬有機化學氣相沈積(MOCVD)、電漿氣相沈 積(PVD)、噴射氣相沈積(JVD)或其他合適的沈積技術。在另一實施例中，使用前製程晶圓213來取代前製程晶圓212，而製造先前描述及第3B圖所繪示的相變化記憶胞200b。

第14圖繪示該重置電流和一相變化記憶胞底電極凹陷間關係的一實施例的數據圖300。數據圖300包含x軸302係將該底電極凹陷除以臨界尺寸，和y軸304係常態化的重置電流(例如：對於一凹陷孔洞記憶胞之該重置電流除以不具有一底電極凹陷之一孔洞記憶胞的該重置電流)。曲線306繪示對於具有垂直孔洞側壁之一凹陷孔洞的模擬數據。曲線308繪示對於具有60°孔洞側壁之一凹陷孔洞的模擬數據。曲線310繪示對於具有60°孔洞側壁之一凹陷孔洞及20nm的孔洞底部臨界尺寸的模擬數據。

如數據圖300所繪示該重置電流會隨著底電極凹陷的增加而降低。重置電流的降低可由具有一垂直側壁和漸變細的側壁的凹陷孔洞數據來呈現出來，雖具有漸變細側壁之凹陷孔洞重置電流降低的更為明顯。由曲線308及曲線310的相似度看來，重置電流的降低係與該孔洞的底部臨界尺寸無關。如數據圖300所繪示，藉著挖凹該底電極大概是該孔洞的底部臨界尺寸的20%，該重置電流大約可降低8%。重置電流的降低可以藉由包含具有垂直側壁的底電極凹陷及具有弧形側壁的底電極凹陷的記憶胞來達成。

第15圖繪示一相變化記憶胞製程變異上的影響之另一實施例的數據圖360。數據圖360包含在x軸322上為奈米大小的底電極凹陷，以及在y軸324以微安培大小的重置電流。曲線362繪示具有35nm孔洞頂部臨界尺寸之一凹陷孔洞，及20nm的孔洞底部臨界尺寸的模擬數據。

在一實施例中，該對於蝕刻該底電極的該凹陷 之製程變異係正負2.5nm。如數據圖360所繪示，對於2.5nm的目標凹陷，如標號364所指，一記憶胞的該重置電流可能會高達約9.3%的變異。對於7.5nm的目標凹陷，如標號366所指，一記憶胞的該重置電流可能會高達約2.1%的變異。因此，增加該底電極之該凹陷目標深度，一記憶胞的該重置電流變異可以從9.3%降低至2.1%，也因此改善了記憶胞的製程穩定性。

第16圖繪示一相變化記憶胞製程變異上的影響之另一實施例的數據圖370。數據圖370包含在x軸322上為奈米大小的底電極凹陷，以及在y軸352以毫瓦特大小的重置功率。曲線370繪示具有35nm孔洞頂部臨界尺寸之一凹陷孔洞，及20nm的孔洞底部臨界尺寸的模擬數據。

在一實施例中，該對於蝕刻該底電極的該凹陷之製程變異係正負2.5nm。如數據圖370所繪示，對於2.5nm的目標凹陷，如標號374所指，一記憶胞的該重置功率可能會高達約7.5%的變異。對於7.5nm的目標凹陷，如標號376所指，一記憶胞的該重置功率可能會高達約2.9%的變異。因此，增加該底電極之該凹陷目標深度，一記憶胞的該重置功率變異可以從7.5%降低至2.9%，也因此改善了記憶胞的製程穩定性。

各實施例提供具有一凹陷孔洞之一相變化記憶胞，且在凹陷孔洞內沈積相變化材料。在一實施例中，該孔洞係使用一空洞製程來定義，並更進一步地挖凹一電極。該電極的該凹陷改善該記憶胞的主動區域的該電流密度及該熱隔離校不，並可以同時降低用來程式化該記憶胞的電流及功率。由於製程上的變異，該凹陷亦降低用來程式化該記憶胞之重置電流及功率的變異。

本發明所揭露的特定實施例係實質地針對使用相變化記憶元件，該等實施例可以應用在任何合適的電 阻記憶元件或電阻改變記憶元件。

熟習本項技藝之人士可依據本發明所述之實例在不脫離本發明精神和範圍之所做之各種改變。因此，本說明書和圖式應視為本發明原則之說明非做為限制之用，更涵蓋在本發明精神和範圍中的各種修飾，本發明係定義於以下申請專利範圍。

200a‧‧‧相變化記憶胞

201‧‧‧第一電極材料

202‧‧‧第一電極

204‧‧‧介電材料層

206‧‧‧第二電極材料

207‧‧‧凹陷部位

208‧‧‧相變化材料

209‧‧‧孔洞部位

210‧‧‧第二電極

Claims (27)

1. 一種積體電路，包含：一第一電極，包含具有一平坦底部表面的一蝕刻的凹陷部位；一第二電極；一電阻變化材料，填充該凹陷部位並接觸該平坦底部表面，該電阻變化材料耦接至該第二電極，且該電阻變化材料在該凹陷部位的側壁之間的該平坦底部表面具有一第一寬度；以及一介電材料，其側向圍繞並直接接觸該電阻變化材料的側壁，其中該電阻變化材料在被該介電材料側向圍繞並直接接觸的該電阻變化材料的該側壁之間具有一第二寬度，該第二寬度大於該第一寬度，其中該第一電極包含一第一電極材料層及一第二電極材料層，該凹陷部位提供於該第一電極材料層中並延伸穿過該第一電極材料層，以及其中該凹陷部位的該平坦底部表面是該第二電極材料層的一頂部表面。
2. 如申請專利範圍第1項所述之積體電路，其中該第一電極材料層之熱傳導率係小於該第二電極材料層之熱傳導率，以及其中該第一電極材料層之電阻率係大於該第二電極材料層之電阻率。
3. 如申請專利範圍第1項所述之積體電路，其中該介電材料層定義一孔洞，該孔洞包含具有一臨界尺寸的一底部，其中該電阻變化材料填充於該孔洞中，以及其中該凹陷部位具有一深度，其比該孔洞之該臨界尺寸的10%還大。
4. 如申請專利範圍第1項所述之積體電路，其中該介電材料層定義一孔洞，該孔洞包含具有一臨界尺寸的一底部， 其中該電阻變化材料填充該孔洞，以及其中該凹陷部位具有一深度，其在該孔洞之該臨界尺寸的30%至70%的範圍內。
5. 一種系統，包含：一主機；以及耦接於該主機的一記憶裝置，該記憶裝置包含一凹陷部位孔洞相變化記憶胞，包含：一電極，其包含具有一平坦底部表面的一蝕刻的凹陷部位；一相變化材料，沈積在該凹陷部位內並接觸該平坦底部表面，該相變化材料在該凹陷部位的側壁之間的該平坦底部表面具有一第一寬度；以及一介電材料，其側向圍繞並直接接觸該相變化材料的側壁，其中該相變化材料在被該介電材料側向圍繞並直接接觸的該相變化材料的該側壁之間具有一第二寬度，該第二寬度大於該第一寬度，其中該電極包含一第一電極材料層及一第二電極材料層，該凹陷部位提供於該第一電極材料層中並延伸穿過該第一電極材料層，以及其中該凹陷部位的該平坦底部表面是該第二電極材料層的一頂部表面。
6. 如申請專利範圍第5項所述之系統，其中該第一電極材料層之熱傳導率係小於該第二電極材料層之熱傳導率，以及其中該第一電極材料層之電阻率係大於該第二電極材料層之電阻率。
7. 如申請專利範圍第5項所述之系統，其中該記憶裝置更包含：一寫入電路，組態為以寫入一電阻狀態至該凹陷部位孔洞相變化記憶胞中；一感測電路，組態為以讀取該凹陷部位孔洞相變化記憶胞中 的一電阻狀態；以及一控制器，組態為以控制該寫入電路及該感測電路。
8. 一種記憶體，包含：一電極，包含具有一平坦底部表面的一蝕刻的凹陷部位；一介電材料層，包含一蝕刻的孔洞；以及在該凹陷及該孔洞內的相變化材料，該相變化材料接觸該平坦底部表面，且該相變化材料在該凹陷部位的側壁之間的該平坦底部表面具有一第一寬度；其中該介電材料層側向圍繞並直接接觸該相變化材料的側壁，其中該相變化材料在被該介電材料層側向圍繞並直接接觸的該相變化材料的該側壁之間具有一第二寬度，該第二寬度大於該第一寬度，其中該電極包含一第一電極材料層及一第二電極材料層，該凹陷部位提供於該第一電極材料層並延伸穿過該第一電極材料層，以及其中該凹陷部位的該平坦底部表面是該第二電極材料層的一頂部表面。
9. 如申請專利範圍第8項所述之記憶胞，其中該孔洞具有一漸變細的側壁。
10. 如申請專利範圍第8項所述之記憶胞，其中該孔洞具有垂直側壁。
11. 如申請專利範圍第8項所述之記憶胞，其中該凹陷部位具有垂直側壁。
12. 如申請專利範圍第8項所述之記憶胞，其中該凹陷部位具有弧形側壁。
13. 一種製造一積體電路的方法，該方法包含：提供包含一第一電極之一前製程晶圓；沈積一介電材料層在該前製程晶圓之上；蝕刻一開口在該介電材料層之內以暴露出該第一電極之一 部位；蝕刻該第一電極之該暴露出的部位以形成一凹陷部位於該第一電極；以及沈積電阻變化材料於該開口及該凹陷部位，其中提供該前製程晶圓的步驟包含提供一前製程晶圓包括具有一第一層及一第二層在該第一層之上的一第一電極，以及其中蝕刻該第一電極之該暴露的部位包含選擇性蝕刻該第二層以露出該第一層而形成該凹陷部位。
14. 如申請專利範圍第13項所述之方法，其中蝕刻該第一電極之該露出的部位包含蝕刻該露出的部位至一深度，而該深度比該開口臨界尺寸的10%還大。
15. 如申請專利範圍第13項所述之方法，其中蝕刻該第一電極之該露出的部位包含蝕刻該露出的部位至一深度，而該深度在該開口臨界尺寸的30%至70%之間。
16. 如申請專利範圍第13項所述之方法，更包含使用一空洞製程來定義該開口。
17. 如申請專利範圍第13項所述之方法，更包含製造一第二電極耦接至該電阻變化材料。
18. 一種用來製造一記憶體的方法，該方法包含：提供包含一電極之一前製程晶圓；沈積一介電材料層在該前製程晶圓之上；蝕刻一孔洞在該介電材料層之內以暴露出該電極之一部位；蝕刻該電極之該暴露出的部位以形成一凹陷部位於該電極；以及沈積電阻變化材料於該開口及該凹陷部位，其中蝕刻該電極之該暴露出的部位步驟包含蝕刻該電極的該暴露的部位以生成具有垂直側壁之一凹陷部位。
19. 如申請專利範圍第18項所述之方法，其中蝕刻該孔洞步驟包含蝕刻具有一漸變細的側壁之一孔洞。
20. 如申請專利範圍第18項所述之方法，其中蝕刻該孔洞步驟包 含蝕刻具有一次微影截面之一孔洞。
21. 一種積體電路，包含：一第一電極，包含一第一電極材料層及一第二電極材料層，該第一電極材料層包含延伸穿過該第一電極材料層的一凹陷部位；一第二電極；以及一電阻變化材料，填充該凹陷部位並直接接觸該第一電極材料層及該第二電極材料層的一頂部表面，該電阻變化材料耦接至該第二電極。
22. 如申請專利範圍第21項所述之積體電路，更包含：一介電材料，其側向圍繞並直接接觸該電阻變化材料的側壁。
23. 如申請專利範圍第22項所述之積體電路，其中該凹陷部位包含垂直側壁，以及其中該介電材料包含漸變細的側壁。
24. 如申請專利範圍第21項所述之積體電路，其中該第一電極材料層之熱傳導率係小於該第二電極材料層之熱傳導率，以及其中該第一電極材料層之電阻率係大於該第二電極材料層之電阻率。
25. 一種記憶體，包含：一第一電極，包含一第一電極材料層及一第二電極材料層，該第一電極材料層包含延伸穿過該第一電極材料層的一凹陷部位；一相變化材料，填充該凹陷部位並直接接觸該第一電極材料層的側壁及該第二電極材料層的一頂部表面；一介電材料，包含直接接觸該相變化材料的側壁；以及直接接觸該相變化材料的一頂部表面的一第二電極。
26. 如申請專利範圍第25項所述之記憶體，其中該第一電極材料層的該側壁包含垂直側壁，以及其中該介電材料的該側壁包含漸變細的側壁。
27. 如申請專利範圍第25項所述之記憶體，其中該第一電極材料 層之熱傳導率係小於該第二電極材料層之熱傳導率，以及其中該第一電極材料層之電阻率係大於該第二電極材料層之電阻率。