JP2018085361A - 抵抗変化素子及び記憶装置 - Google Patents

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Abstract

【課題】安定した動作が可能な抵抗変化素子及び記憶装置を提供する。
【解決手段】実施形態によれば、抵抗変化素子は、第１第２導電層及び第１層を含む。第１導電層は、銀、銅、亜鉛、チタン、バナジウム、クロム、マンガン、鉄、コバルト、ニッケル、テルル及びビスマスからなる群から選択された少なくとも１つを含む。第２導電層は、白金、金、イリジウム、タングステン、パラジウム、ロジウム、窒化チタン及びシリコンからなる群から選択された少なくとも１つを含む。第１層は、前記第１導電層及び第２導電層の間に設けられ、酸素及びシリコンを含む。第１層は、第２導電層から第１導電層に向かう第１方向に沿った第１層の厚さよりも小さい複数の孔を含む。第１層は炭素を含まない、または、第１層に含まれる炭素の第１層に含まれるシリコンに対する組成比は、０．１未満である。
【選択図】図１

Description

本発明の実施形態は、抵抗変化素子及び記憶装置に関する。
抵抗変化素子を用いた記憶装置が提案されている。抵抗変化素子において、安定した動作が望まれる。
特許第５９７５１２１号公報
本発明の実施形態は、安定した動作が可能な抵抗変化素子及び記憶装置を提供する。
本発明の実施形態によれば、抵抗変化素子は、第１導電層、第２導電層及び第１層を含む。前記第１導電層は、銀、銅、亜鉛、チタン、バナジウム、クロム、マンガン、鉄、コバルト、ニッケル、テルル及びビスマスからなる群から選択された少なくとも１つを含む。前記第２導電層は、白金、金、イリジウム、タングステン、パラジウム、ロジウム、窒化チタン及びシリコンからなる群から選択された少なくとも１つを含む。前記第１層は、前記第１導電層及び前記第２導電層の間に設けられ、酸素及びシリコンを含む。前記第１層は、前記第２導電層から前記第１導電層に向かう第１方向に沿った前記第１層の厚さよりも小さい複数の孔を含む。前記第１層は炭素を含まない、または、前記第１層に含まれる炭素の前記第１層に含まれるシリコンに対する組成比は、０．１未満である。
図１は、第１実施形態に係る抵抗変化素子を例示する模式的断面図である。 図２は、抵抗変化素子の特性を例示するグラフ図である。 図３は、抵抗変化素子の特性を例示するグラフ図である。 図４は、抵抗変化素子の特性を例示するグラフ図である。 図５は、抵抗変化素子の特性を例示するグラフ図である。 図６は、第２実施形態に係る抵抗変化素子を例示する模式的断面図である。
以下に、本発明の各実施の形態について図面を参照しつつ説明する。
図面は模式的または概念的なものであり、各部分の厚みと幅との関係、部分間の大きさの比率などは、必ずしも現実のものと同一とは限らない。同じ部分を表す場合であっても、図面により互いの寸法や比率が異なって表される場合もある。
本願明細書と各図において、既出の図に関して前述したものと同様の要素には同一の符号を付して詳細な説明は適宜省略する。
（第１実施形態）
図１は、第１実施形態に係る抵抗変化素子を例示する模式的断面図である。
図１に示すように、第１実施形態に係る抵抗変化素子１１０は、第１導電層１０、第２導電層２０及び第１層３０を含む。
第２導電層２０から第１導電層１０に向かう第１方向をＺ軸方向とする。Ｚ軸方向に対して垂直な１つの方向をＸ軸方向とする。Ｚ軸方向及びＸ軸方向に対して垂直な方向をＹ軸方向とする。Ｚ軸方向は、第１導電層１０、第２導電層２０及び第１層３０を含む積層体１５の積層方向である。
第１導電層１０は、例えば、銀、銅、亜鉛、チタン、バナジウム、クロム、マンガン、鉄、コバルト、ニッケル、テルル及びビスマスからなる群から選択された少なくとも１つを含む。第１導電層１０は、例えば、銀及び銅からなる群から選択された少なくとも１つを含む。
第２導電層２０は、例えば、白金、金、イリジウム、タングステン、パラジウム、ロジウム、窒化チタン及びシリコンからなる群から選択された少なくとも１つを含む。
例えば、第１導電層１０は、第２導電層２０よりも、イオン化され易い。第１導電層１０は、例えば、イオン源として機能する。
第１層３０は、第１導電層１０及び第２導電層２０の間に設けられる。第１層３０は、酸素及びシリコンを含む。この例では、第１層３０は、例えば、第１導電層１０及び第２導電層２０と物理的に接する。
第１層３０は、複数の孔３５を含む。第１層３０は、多孔質である。複数の孔３５は、第１層３０の厚さｔ１よりも小さい。厚さｔ１は、第１方向（Ｚ軸方向）に沿う第１層３０の長さである。例えば、複数の孔３５のサイズの平均は、厚さｔ１よりも小さい。
第１層３０は、例えば、炭素を実質的に含まない。または、第１層３０が炭素を含む場合、第１層３０における炭素のシリコンに対する組成比は、０．１未満である。例えば、第１層３０に含まれる炭素の、第１層３０に含まれるシリコンに対する組成比は、０．１未満である。
このような第１層３０を用いることで、例えば、後述するように、良好な保持特性が得られることが分かった。
抵抗変化素子１１０は、例えば、記憶装置のメモリセルとして用いることができる。
図１に示すように、記憶装置２１０は、上記の抵抗変化素子１１０と、制御部７０と、を含む。制御部７０は、第１導電層１０及び第２導電層２０と電気的に接続される。この例では、第１導電層１０及び制御部７０は、第１配線７１により電気的に接続される。第２導電層２０及び制御部７０は、第２配線７２により電気的に接続される。これらの配線の少なくともいずれかに、トランジスタなどのスイッチング素子などが設けられても良い。
制御部７０は、第１動作及び第２動作を実施することができる。第１動作において、制御部７０は、第１導電層１０の第１電位を、第２導電層２０の第２電位よりも高くする。第２動作において、制御部７０は、第１導電層１０の第１電位を、第２導電層２０の第２電位よりも低くする。第１導体の電位が第２導体の電位よりも高いときに、第１導体から第２導体に向けて電流が流れる。
例えば、記憶装置２１０において、第１動作の後における第１導電層１０と第２導電層２０との間の第１電気抵抗は、第２動作の後における第１導電層１０と第２導電層２０の間の第２電気抵抗よりも低い。
例えば、第１動作により、第１導電層１０に含まれる金属元素のイオン（例えば銀イオン）が、第２導電層２０に向けて移動する。このイオンにより、第１導電層１０と第２導電層２０との間に電流経路（例えばフィラメント）が形成される、と考えられる。これにより、第１動作の後において、第１導電層１０と第２導電層２０との間の電気抵抗は、低い。形成された電流経路は、電位の差を除去した後も、ある程度の時間、維持される。第１動作は、例えば、セット動作に対応する。低抵抗状態を形成するための電圧は、例えばセット電圧である。
一方、例えば、第２動作により、形成された電流経路は、イオン（例えば銀イオン）となり、第１導電層１０に向かって移動する。電流経路が、例えば、消える。これにより、第２動作の後において、第１導電層１０と第２導電層２０との間の電気抵抗は、高くなる。第２動作の後の第２電気抵抗は、第１動作の後の第１電気抵抗よりも高い。このように、抵抗変化素子１１０において、抵抗の変化が生じる。第２動作は、例えば、リセット動作に対応する。高抵抗状態を形成するための電圧は、例えばリセット電圧に対応する。
上記のような抵抗の変化は、電位差を除去した後も安定していることが望ましい。すなわち、抵抗変化素子において、保持特性が良好なことが望まれる。
実施形態に係る抵抗変化素子１１０及び記憶装置２１０においては、上記のような第１層３０を用いることで、良好な保持特性が得られることが分かった。
以下、保持特性に関する実験結果について説明する。
第１実験においては、基板の上に、第２導電層２０として、窒化チタン膜が設けられる。この上に、第１層３０として、複数の種類の酸化シリコン膜が、プラズマＣＶＤ(plasma-enhanced chemical vapor deposition：ＰＥ−ＣＶＤ)法により形成される。実験においては、原料ガスとして、種類の異なる２つのガスが用いられる。第１原料ガスは、ＴＥＯＳ（オルトケイ酸テトラエチル：Ｔｅｔｒａｅｔｈｙｌ ｏｒｔｈｏｓｉｌｉｃａｔｅ）である。第１原料ガスを用いた成膜においては、多孔質な膜が形成される条件（ガス流量比及び成膜温度など）が採用される。成膜時に使用される酸化ガスは、Ｏ２ガスである。第２原料ガスは、ＴＥＯＳとは異なる。第２原料ガスを用いると緻密な膜が形成されることが知られている。形成されたこれらの酸化シリコン膜は、アモルファスである。酸化シリコン膜の上に、第１導電層１０として、銀膜がスパッタにより形成される。
これらの試料について、酸化シリコン膜の密度が、Ｘ線反射率測定（ＸＲＲ：Ｘ−Ｒａｙ Ｒｅｆｌｅｃｔｉｖｉｔｙ）により評価される。そして、複数の孔３５の形成状態が、走査透過型電子顕微鏡により評価される。
さらに、これらの試料について、保持特性が評価される。保持特性の評価においては、これらの試料のそれぞれに、第１動作に対応する電圧（セット電圧）が印加され、積層体１５が低抵抗状態とされる。これらの試料が作製された直後における電気抵抗が、初期抵抗とされる。これらの試料が、種々の「保持温度」で保持される。「保持温度」で保持された後に、積層体１５の電気抵抗が測定される。この電気抵抗と初期抵抗との差が、初期抵抗の０．２倍となる経過時間を、「保持時間」とする。
図２は、抵抗変化素子の特性を例示するグラフ図である。
図２は、「保持時間」の評価結果を例示している。図２の横軸は、保持温度パラメータＴＰである。保持温度パラメータＴＰは、保持温度（ケルビン）の逆数の１０００倍である。保持温度パラメータＴＰが小さいほど、保持温度が高い。図２の縦軸は、保持時間ＲＴである。保持時間ＲＴは、対数表示であり、規格化されている。図２には、第１原料ガスを用いた第１試料ＳＰ０１の特性と、第２原料ガスを用いた第２試料ＳＰ０２の特性と、が示されている。
図２からわかるように、第１試料ＳＰ０１における保持時間ＲＴは、第２試料ＳＰ０２における保持時間ＲＴよりも長い。同じ保持温度のときにおいて、第１試料ＳＰ０１における保持時間ＲＴは、第２試料ＳＰ０２における保持時間ＲＴの１０倍以上である。
一方、第１試料ＳＰ０１には、複数の孔３５が観察される。第１試料ＳＰ０１の密度は、２．０ｇ／ｃｍ３である。１ｇ／ｃｍ３は、１０００ｋｇ／ｍ３である。
一方、第２試料ＳＰ０２には、複数の孔３５が形成されず、第２試料ＳＰ０２は、緻密な膜である。第２試料ＳＰ０２の密度は、２．２ｇ／ｃｍ３である。この高い密度は、複数の孔３５が形成されないことと、整合する。
このように、第１層３０に複数の孔３５が設けられることにより、良好な保持特性が得られることが分かった。
例えば、第１動作において、銀イオンにより電流経路が形成され、低抵抗状態が形成される。この電流経路は、例えば、酸化シリコン膜中の複数の孔３５を繋ぐように形成されると考えられる。この後、放置すると、電流経路の銀が周囲に拡散しようとする。このとき、酸化シリコン膜に複数の孔３５が形成されていると、銀は、孔３５内に留まり易いと考えられる。このことが、複数の孔３５が形成されていると保持時間ＲＴが長くなる原因ではないかと推測される。一方、孔３５が形成されない場合は、銀の拡散が抑制されないため、形成された電流経路は消失しやすいと考えられる。
上記の第１試料ＳＰ０１及び第２試料ＳＰ０２に含まれる炭素は少ない。これらの試料において、組成比Ｃ／Ｓｉ（シリコンに対する炭素の組成比）は、０．０１以下である。組成比Ｃ／Ｓｉは、電子エネルギー損失分光法により得られる。
既に説明したように、実施形態においては、第１層３０は、例えば、炭素を実質的に含まない。または、第１層３０における炭素のシリコンに対する組成比は、０．１未満である。第１層３０に含まれる炭素が少ないことにより、例えば、第１層３０において、高い安定性が得られる。
例えば、第１層３０に炭素が含まれると、化学変化（例えば炭素の酸化など）により、第１層３０の特性が変化し易くなる。例えば、抵抗変化素子１１０において第１動作及び第２動作が繰り返して行われると、化学変化が加速される。さらに、例えば、第１層３０の形成の後に、配線などの低抵抗化を目的とする熱処理などが行われる場合がある。このような熱処理により、第１層３０において化学変化が加速される。第１層３０に炭素が含まれると、このような熱処理により特性が劣化する場合がある。
実施形態においては、第１層３０は、炭素を実質的に含まない、または、炭素が少ない。これにより、例えば、化学変化が抑制され、安定した特性が得られる。
このように、炭素が少なく、かつ、微細な複数の孔３５を含む第１層３０を用いることで、熱的に安定になる。良好な保持特性が得られる。実施形態によれば、安定した動作が可能な抵抗変化素子及び記憶装置が提供できる。
実施形態において、例えば、複数の孔３５は、第１層３０の厚さｔ１よりも小さい。例えば、孔３５は、第１層３０を貫通していない。例えば、孔のサイズが過度に大きくなると、孔は、第１層３０を貫通する。この場合、例えば、第１導電層１０に含まれる材料、または、第２導電層２０に含まれる材料が、孔に充填されやすくなる。リークまたはショートが生じやすくなる。
実施形態においては、複数の孔３５が、第１層３０の厚さｔ１よりも十分に小さい。これにより、リークまたはショートが抑制できる。
さらに、実施形態においては、以下に説明するように、動作電圧を低減できる。
第２実験において、第１原料ガスを用い、成膜条件（ガス流量比及び成膜温度など）が変更される。これにより、種々の酸化シリコン膜が形成される。これ以外は、第１実験と同様の条件で、試料が作製される。これらの試料について、酸化シリコン膜の密度が測定される。一方、これらの試料について、動作電圧（セット電圧）が測定される。
図３は、抵抗変化素子の特性を例示するグラフ図である。
図３の横軸は、密度Ｄｆ（ｇ／ｃｍ３）である。縦軸は、動作電圧Ｖｓ（セット電圧）である。動作電圧は、規格化されて表示されている。
図３に示すように、第１原料ガスを用い成膜条件を変更することで、１．８５ｇ／ｃｍ３〜２．１３ｇ／ｃｍ３の密度が得られる。密度の差は、複数の孔３５の形成状態に対応する。
図３に示すように、密度Ｄｆが小さいと、動作電圧Ｖｓが低くなる。
例えば、密度Ｄｆが小さくなると、複数の孔３５のサイズが大きくなる。または、密度Ｄｆが小さくなると、酸化シリコン膜中における複数の孔３５の密度が高くなる。サイズまたは孔３５の密度の上昇につれて、銀による電流経路が形成されやすくなると考えられる。このことが、密度Ｄｆが小さいと動作電圧Ｖｓが低くなることの原因であると、推定される。
以下、酸化シリコン膜中における炭素の濃度と、動作電圧と、の関係について調べた第３実験について説明する。
第３実験において、第１原料ガスを用い、成膜条件（ガス流量比及び成膜温度など）が変更される。成膜時に使用される酸化ガスは、Ｏ２ガスまたはＮ２Ｏガスである。一般に、Ｎ２Ｏガスを用いた場合、第１原料ガス（ＴＥＯＳ）中の有機物に由来する炭素が膜中に残り易い。このような条件により、種々の酸化シリコン膜が形成される。これ以外は、第１実験と同様の条件で、試料が作製される。これらの試料について、酸化シリコン膜中の炭素の量（密度）、及び、動作電圧（セット電圧）が測定される。
図４は、抵抗変化素子の特性を例示するグラフ図である。
図４の横軸は、組成比Ｃ／Ｓｉ（シリコンに対する炭素の組成比）である。縦軸は、動作電圧Ｖｓである。動作電圧は、規格化されて表示されている。
図４において、組成比Ｃ／Ｓｉが高い試料は、酸化ガスがＮ２Ｏガスである場合に対応する。組成比Ｃ／Ｓｉが低い試料は、酸化ガスがＯ２ガスにである場合に対応する。図４に示すように、組成比Ｃ／Ｓｉが低くなると、動作電圧Ｖｓが低くなる。
組成比Ｃ／Ｓｉが高くなると、例えば、複数の孔３５が炭素により埋められやすくなると考えられる。このため、電流経路が形成され難くなると考えられる。組成比Ｃ／Ｓｉが低いときに、電流経路が形成され易く、その結果、動作電圧Ｖｓが低減すると、考えられる。
実施形態において、組成比Ｃ／Ｓｉは、例えば、０．０５以下である。組成比Ｃ／Ｓｉは、例えば、０．０２以下でも良い。組成比Ｃ／Ｓｉは、例えば、０．０１５以下でも良い。
以下、酸化シリコン膜中における酸素及びシリコンの組成比ついて説明する。
図５は、抵抗変化素子の特性を例示するグラフ図である。
図５は、上記の第３実験の試料の一部について、酸化シリコン膜中の組成比「Ｏ／Ｓｉ」（シリコンに対する酸素の組成比）と、密度Ｄｆとの関係を示している。図５の横軸は、組成比Ｏ／Ｓｉ（シリコンに対する酸素の組成比）である。縦軸は、酸化シリコン膜の密度Ｄｆである。
図５に示すように、組成比Ｏ／Ｓｉが低くなると、密度Ｄｆが上昇する。密度Ｄｆが２．２ｇ／ｃｍ３以上のときには、複数の孔３５が実質的に形成されていない。密度Ｄｆが２．２ｇ／ｃｍ３未満のときに、複数の孔３５が形成される。例えば、組成比Ｏ／Ｓｉが、２．０を超えると、複数の孔３５が安定して形成される。実施形態において、組成比Ｏ／Ｓｉ（第１層３０に含まれる酸素の、第１層３０に含まれるシリコンに対する組成比）は、２．２よりも高い。実施形態において、組成比Ｏ／Ｓｉは、例えば、２．４以下である。図５に示すように、実施形態において、組成比Ｏ／Ｓｉは、例えば、２．０５を超え２．４以下でも良い。安定して複数の孔３５が得られる。
実施形態において、第１層３０の密度は、例えば、１．５ｇ／ｃｍ３以上２．２ｇ／ｃｍ３未満である。第１層３０の密度は、例えば、１．８５ｇ／ｃｍ３以上２．２ｇ／ｃｍ３未満である。第１層３０の密度は、例えば、１．８５ｇ／ｃｍ３以上２．０ｇ／ｃｍ３以下である。
実施形態において、複数の孔３５の平均のサイズ（第１方向（Ｚ軸方向）に沿った複数の孔３５の平均の長さ）は、第１層３０厚さｔ１（図１参照）の０．５倍以下である。複数の孔３５の平均のサイズが０．５倍以下であることにより、第１層３０中で、複数の孔３５がＺ軸方向に連続することが実質的に抑制できる。これにより、ショートまたはリークが抑制できる。実施形態において、複数の孔３５のサイズは、厚さｔ１の０．２倍以下でも良い。ショートまたはリークが、より安定して抑制できる。
実施形態において、例えば、第１方向に沿った複数の孔３５の平均の長さは、０．６ｎｍ以上１．５ｎｍ以下である。一方、第１層３０の厚さｔ１は、例えば、２ナノメートル以上１０ナノメートル以下である。
既に説明したように、第２導電層２０は、例えば、白金、金、イリジウム、タングステン、パラジウム、ロジウム、窒化チタン及びシリコンからなる群から選択された少なくとも１つを含む。このシリコンは、例えば、不純物を含む。例えば、第２導電層２０は、ホウ素、ヒ素及びリンからなる群から選択された少なくとも１つの元素を含む多結晶シリコン、及び、上記の元素を含むアモルファスシリコンの少なくともいずれかを含む。例えば、第２導電層２０の抵抗率は、例えば、０．００５Ωｃｍ以下である。
（第２実施形態）
図６は、第２実施形態に係る抵抗変化素子を例示する模式的断面図である。
図６に示すように、第２実施形態に係る抵抗変化素子１２０及び記憶装置２２０は、第１導電層１０、第２導電層２０及び第１層３０に加えて、第２層４０を含む。第１導電層１０、第２導電層２０及び第１層３０については、抵抗変化素子１１０または記憶装置２１０と同様である。以下、第２層４０について説明する。
第２層４０は、第１導電層１０と第１層３０との間に設けられる。第２層４０の比誘電率は、第１層３０の比誘電率よりも高い。
第２層４０は、例えば、アルミニウム、ハフニウム、チタン、タンタル及びジルコニウムからなる群から選択された少なくとも１つを含む酸化物、または、アルミニウム、ハフニウム、チタン、タンタル、ジルコニウム及びシリコンからなる群から選択された少なくとも１つを含む酸窒化物を含む。
第２層４０を設けることで、例えば、リーク電流が抑制できる。第１層３０は、上記のように、複数の孔３５を有する。このため、例えば、第２層４０を設けない場合、第１層３０の上に第１導電層１０を形成する際に、第１層３０が損傷する場合がある。このような場合、リーク電流が生じ易い。第２層４０を第１層３０と第１導電層１０との間に設けることで、例えば、リーク電流が抑制できる。例えば、安定したスイッチング動作が得られる。例えば、高い保持特性が得られる。
第２層４０の比誘電率が第１層３０の比誘電率よりも高いことにより、例えば、比誘電率が低いときよりも、第２層４０の挿入に伴う動作電圧上昇を抑制できる。
第２層４０の厚さｔ２（第１方向に沿った第２層４０の長さ）は、例えば、２．０ナノメートル以上２ナノメートル以下である。第２層４０の厚さｔ２が０．２ｎｍ以上でこることにより、例えば、第１導電層１０の形成における金属原子の侵入が効果的に抑制できる。これにより、リーク電流を効果的に抑制できる。第２層４０の厚さｔ２が、２ｎｍ以下であることにより、例えば、金属イオンの移動に与える影響が抑制できる。例えば、低い動作電圧を維持できる。
本実施形態において、第２層４０は、例えば、原子層堆積法（ＡＬＤ：Ａｔｏｍｉｃ Ｌａｙｅｒ Ｄｅｐｏｓｉｔｉｏｎ）により形成できる。例えば、第１層３０の上に第２層４０が形成される。第２層４０の上に、第１導電層１０が形成される。
上記の第１及び第２実施形態において、第２導電層２０は、例えば、スパッタ法または蒸着法により形成できる。第１層３０は、例えば、ＣＶＤ法（プラズマＣＶＤを含む）により形成できる。第１導電層１０は、例えば、スパッタ法または蒸着法により形成できる。
第１層３０の密度に関する情報は、例えばＸ線反射率測定（ＸＲＲ：Ｘ−Ｒａｙ Ｒｅｆｌｅｃｔｉｖｉｔｙ）、または、ラザフォード後方散乱分析（ＲＢＳ：Ｒｕｔｈｅｒｆｏｒｄ Ｂａｃｋｓｃａｔｔｅｒｉｎｇ Ｓｐｅｃｔｒｏｍｅｔｒｙ）などにより得られる。
第１層３０の組成に関する情報は、例えば、電子エネルギー損失分光法（ＥＥＬＳ：Ｅｌｅｃｔｒｏｎ Ｅｎｅｒｇｙ Ｌｏｓｓ Ｓｐｅｃｔｏｍｅｔｒｙ）、二次イオン質量分析法（ＳＩＭＳ：Ｓｅｃｏｎｄａｒｙ Ｉｏｎ Ｍａｓｓ Ｓｐｅｃｔｒｏｍｅｔｒｙ）、ＲＢＳ、Ｘ線光電子分光法(ＸＰＳ:Ｘ−ｒａｙ ｐｈｏｔｏｅｌｅｃｔｒｏｎ ｓｐｅｃｔｒｏｓｃｏｐｙ)などにより得られる。
第１層３０における複数の孔３５に関する情報は、例えば、電子顕微鏡などにより得られる。例えば、孔３５の量及び孔３５のサイズに関する情報は、例えば、陽電子消滅寿命法またはＳＴＥＭなどにより得られる。
実施形態によれば、安定した動作が可能な抵抗変化素子及び記憶装置を提供できる。
本願明細書において、電気的に接続される状態は、２つの導体が直接接する状態を含む。電気的に接続される状態は、２つの導体が、別の導体（例えば配線など）により接続される状態を含む。電気的に接続される状態は、２つの導体の間の経路の間にスイッチング素子（トランジスタなど）が設けられ、２つの導体の間の経路に電流が流れる状態が形成可能な状態を含む。
本願明細書において、「垂直」及び「平行」は、厳密な垂直及び厳密な平行だけではなく、例えば製造工程におけるばらつきなどを含むものであり、実質的に垂直及び実質的に平行であれば良い。
以上、具体例を参照しつつ、本発明の実施の形態について説明した。しかし、本発明は、これらの具体例に限定されるものではない。例えば、抵抗変化素子及び記憶装置に含まれる導電層、層、配線及び制御部などの各要素の具体的な構成に関しては、当業者が公知の範囲から適宜選択することにより本発明を同様に実施し、同様の効果を得ることができる限り、本発明の範囲に包含される。
また、各具体例のいずれか２つ以上の要素を技術的に可能な範囲で組み合わせたものも、本発明の要旨を包含する限り本発明の範囲に含まれる。
その他、本発明の実施の形態として上述した抵抗変化素子及び記憶装置を基にして、当業者が適宜設計変更して実施し得る全ての抵抗変化素子及び記憶装置も、本発明の要旨を包含する限り、本発明の範囲に属する。
その他、本発明の思想の範疇において、当業者であれば、各種の変更例及び修正例に想到し得るものであり、それら変更例及び修正例についても本発明の範囲に属するものと了解される。
本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明とその均等の範囲に含まれる。
１０…第１導電層、 １５…積層体、 ２０…第２導電層、 ３０…第１層、 ３５…孔、 ４０…第２層、 ７０…制御部、 ７１…第１配線、 ７２…第２配線、 １１０、１２０…抵抗変化素子、 ２１０、２２０…記憶装置、 Ｃ／Ｓｉ…組成比、 Ｄｆ…密度、 Ｏ／Ｓｉ…組成比、 ＲＴ…保持時間、 ＳＰ０１…第１試料、 ＳＰ０２…第２試料、 ＴＰ…保持温度パラメータ、 Ｖｓ…動作電圧、 ｔ１、ｔ２…厚さ

Claims (11)

  1. 銀、銅、亜鉛、チタン、バナジウム、クロム、マンガン、鉄、コバルト、ニッケル、テルル及びビスマスからなる群から選択された少なくとも１つを含む第１導電層と、
    白金、金、イリジウム、タングステン、パラジウム、ロジウム、窒化チタン及びシリコンからなる群から選択された少なくとも１つを含む第２導電層と、
    前記第１導電層及び前記第２導電層の間に設けられ酸素及びシリコンを含む第１層であって、前記第１層は、前記第２導電層から前記第１導電層に向かう第１方向に沿った前記第１層の厚さよりも小さい複数の孔を含み、前記第１層は炭素を含まない、または、前記第１層に含まれる炭素の前記第１層に含まれるシリコンに対する組成比は、０．１未満である、前記第１層と、
    を備えた抵抗変化素子。
  2. 前記第１層に含まれる酸素の前記第１層に含まれるシリコンに対する組成比は、２．０を超え２．４以下である、請求項１記載の抵抗変化素子。
  3. 前記第１方向に沿った前記複数の孔の平均の長さは、前記厚さの０．５倍以下である、請求項１または２に記載の抵抗変化素子。
  4. 前記第１方向に沿った前記複数の孔の平均の長さは、０．６ｎｍ以上１．５ｎｍ以下である、請求項１〜３のいずれか１つに記載の抵抗変化素子。
  5. 前記厚さは、２ナノメートル以上１０ナノメートル以下である、請求項１〜４のいずれか１つに記載の抵抗変化素子。
  6. 前記第２導電層は、ホウ素、ヒ素及びリンからなる群から選択された少なくとも１つの元素を含む多結晶シリコン、及び、前記元素を含むアモルファスシリコンの少なくともいずれかを含む、請求項１〜５のいずれか１つに記載の抵抗変化素子。
  7. 前記第１層の密度は、１．５ｇ／ｃｍ３以上２．２ｇ／ｃｍ３未満である、請求項１〜６のいずれか１つに記載の抵抗変化素子。
  8. 前記第１導電層は、銀及び銅からなる群から選択された少なくとも１つ１を含む、請求項１〜７のいずれか１つに記載の抵抗変化素子。
  9. 前記第１導電層と前記第１層との間に設けられた第２層をさらに備え、
    前記第２層の比誘電率は、前記第１層の比誘電率よりも高い、請求項１〜８のいずれか１つに記載の抵抗変化素子。
  10. 前記第２層は、アルミニウム、ハフニウム、チタン、タンタル及びジルコニウムからなる群から選択された少なくとも１つを含む酸化物、または、アルミニウム、ハフニウム、チタン、タンタル、ジルコニウム及びシリコンからなる群から選択された少なくとも１つを含む酸窒化物を含む、請求項７記載の抵抗変化素子。
  11. 請求項１〜１０のいずれか１つに記載の抵抗変化素子と、
    前記第１導電層及び前記第２導電層と電気的に接続された制御部と、
    を備え、
    前記制御部は、
    前記第１導電層の第１電位を前記第２導電層の第２電位よりも高くする第１動作と、
    前記第１電位を前記第２電位よりも低くする第２動作と、
    を実施し、
    前記第１動作の後における前記第１導電層と前記第２導電層との間の第１電気抵抗は、前記第２動作のにおける前記第１導電層と前記第２導電層の間の第２電気抵抗よりも低い、記憶装置。
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* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
TWI261915B (en) * 2005-01-07 2006-09-11 Ind Tech Res Inst Phase change memory and fabricating method thereof
JP4868518B2 (ja) 2006-12-22 2012-02-01 シャープ株式会社 抵抗変化型不揮発性メモリ素子とその作製方法及び不揮発性半導体記憶装置
US8189372B2 (en) * 2008-02-05 2012-05-29 International Business Machines Corporation Integrated circuit including electrode having recessed portion
JP2011014640A (ja) * 2009-06-30 2011-01-20 Toshiba Corp 不揮発性半導体記憶装置
US8946672B2 (en) 2009-11-11 2015-02-03 Nec Corporation Resistance changing element capable of operating at low voltage, semiconductor device, and method for forming resistance change element
JP5543819B2 (ja) 2010-03-26 2014-07-09 株式会社東芝 抵抗変化素子、メモリセルアレイ、及び抵抗変化装置
JP5611903B2 (ja) 2011-08-09 2014-10-22 株式会社東芝 抵抗変化メモリ
CN104520991A (zh) * 2012-08-31 2015-04-15 太阳诱电株式会社 电阻变化存储器元件
JP6581370B2 (ja) 2015-03-19 2019-09-25 東芝メモリ株式会社 不揮発性記憶装置及びその製造方法

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