TW201834286A - 電阻變化元件及記憶裝置 - Google Patents

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Abstract

本發明提供一種可實現穩定之動作之電阻變化元件及記憶裝置。根據實施形態，電阻變化元件包含第1及第2導電層、以及第1層。第1導電層含有選自由銀、銅、鋅、鈦、釩、鉻、錳、鐵、鈷、鎳、碲及鉍所組成之群之至少一者。第2導電層含有選自由鉑、金、銥、鎢、鈀、銠、氮化鈦及矽所組成之群之至少一者。第1層設置於上述第1導電層與第2導電層之間，含有氧及矽。第1層包含複數個孔，該等孔小於沿著自第2導電層往向第1導電層之第1方向的第1層之厚度。第1層不含碳，或第1層中所含之碳相對於第1層中所含之矽之組成比未達0.1。

Description

電阻變化元件及記憶裝置
本發明之實施形態係關於一種電阻變化元件及記憶裝置。
提出有一種使用電阻變化元件之記憶裝置。於電阻變化元件中，期望穩定之動作。
本發明之實施形態提供一種可實現穩定之動作之電阻變化元件及記憶裝置。 根據本發明之實施形態，電阻變化元件包含第1導電層、第2導電層及第1層。上述第1導電層含有選自由銀、銅、鋅、鈦、釩、鉻、錳、鐵、鈷、鎳、碲及鉍所組成之群之至少一者。上述第2導電層含有選自由鉑、金、銥、鎢、鈀、銠、氮化鈦及矽所組成之群之至少一者。上述第1層設置於上述第1導電層與上述第2導電層之間，含有氧及矽。上述第1層包含複數個孔，該等孔小於沿著自上述第2導電層往向上述第1導電層之第1方向的上述第1層之厚度。上述第1層不含碳，或上述第1層中所含之碳相對於上述第1層中所含之矽之組成比未達0.1。 根據本發明之另一實施形態，記憶裝置包含上述電阻變化元件、以及與上述第1導電層及上述第2導電層電性連接之控制部。上述控制部實施使上述第1導電層之第1電位高於上述第2導電層之第2電位之第1動作、及使上述第1電位低於上述第2電位之第2動作。上述第1動作後之上述第1導電層與上述第2導電層之間之第1電氣電阻低於上述第2動作後之上述第1導電層與上述第2導電層之間之第2電氣電阻。
以下，參照圖式對本發明之各實施形態進行說明。 圖式係模式性或概念性者，各部分之厚度與寬度之關係、部分間之大小比例等未必與實物相同。即便表示相同部分，亦有於不同之圖式中以彼此不同之尺寸或比例加以表示之情形。 於本案說明書與各圖中，對與已對應於給出之圖進行敍述之要素相同之要素標註相同之符號並適當省略詳細之說明。 (第1實施形態) 圖1係例示第1實施形態之電阻變化元件之模式性剖視圖。 如圖1所示，第1實施形態之電阻變化元件110包含第1導電層10、第2導電層20及第1層30。 將自第2導電層20往向第1導電層10之第1方向設為Z軸方向。將相對於Z軸方向垂直之1個方向設為X軸方向。將相對於Z軸方向及X軸方向垂直之方向設為Y軸方向。Z軸方向係包含第1導電層10、第2導電層20及第1層30之積層體15之積層方向。 第1導電層10例如含有選自由銀、銅、鋅、鈦、釩、鉻、錳、鐵、鈷、鎳、碲及鉍所組成之群之至少一者。第1導電層10例如含有選自由銀及銅所組成之群之至少一者。 第2導電層20例如含有選自由鉑、金、銥、鎢、鈀、銠、氮化鈦及矽所組成之群之至少一者。 例如，第1導電層10較第2導電層20更易離子化。第1導電層10例如作為離子源而發揮功能。 第1層30設置於第1導電層10與第2導電層20之間。第1層30含有氧及矽。於該例中，第1層30例如與第1導電層10及第2導電層20物理相接。 第1層30包含複數個孔35。第1層30係多孔質。複數個孔35小於第1層30之厚度t1。厚度t1係沿著第1方向(Z軸方向)之第1層30之長度。例如，複數個孔35之平均尺寸小於厚度t1。 第1層30例如實質上不含碳。或，於第1層30含有碳之情形時，第1層30中之碳相對於矽之組成比未達0.1。例如，第1層30中所含之碳相對於第1層30中所含之矽之組成比未達0.1。 於此得知，藉由使用此種第1層30，例如，如下所述，可獲得良好之保持特性。 電阻變化元件110例如可用作記憶裝置之記憶單元。 如圖1所示，記憶裝置210包含上述電阻變化元件110、及控制部70。控制部70與第1導電層10及第2導電層20電性連接。於該例中，第1導電層10與控制部70藉由第1配線71而電性連接。第2導電層20與控制部70藉由第2配線72而電性連接。於該等配線之至少任一者，亦可設置電晶體等開關元件等。 控制部70可實施第1動作及第2動作。於第1動作中，控制部70使第1導電層10之第1電位高於第2導電層20之第2電位。於第2動作中，控制部70使第1導電層10之第1電位低於第2導電層20之第2電位。當第1導體之電位高於第2導體之電位時，電流自第1導體流向第2導體。 例如，於記憶裝置210中，第1動作後之第1導電層10與第2導電層20之間之第1電氣電阻低於第2動作後之第1導電層10與第2導電層20之間之第2電氣電阻。 例如，藉由第1動作，第1導電層10中所含之金屬元素之離子(例如銀離子)朝向第2導電層20移動。於此認為，藉由該離子，會於第1導電層10與第2導電層20之間形成電流路徑(例如導電絲)。藉此，於第1動作後，第1導電層10與第2導電層20之間之電阻較低。所形成之電流路徑於將電位差去除後仍會維持某種程度之時間。第1動作例如對應於設定動作。用以形成低電阻狀態之電壓例如為設定電壓。 另一方面，例如，藉由第2動作，所形成之電流路徑變成離子(例如銀離子)，而往向第1導電層10移動。電流路徑例如消失。藉此，於第2動作後，第1導電層10與第2導電層20之間之電阻變高。第2動作後之第2電阻高於第1動作後之第1電阻。如此，於電阻變化元件110中，產生電阻之變化。第2動作例如對應於重設動作。用以形成高電阻狀態之電壓例如對應於重設電壓。 如上所述之電阻之變化較理想為於將電位差去除後仍穩定。即，於電阻變化元件中，期望保持特性良好。 於實施形態之電阻變化元件110及記憶裝置210中，可得知藉由使用如上所述之第1層30，可獲得良好之保持特性。 以下，對與保持特性相關之實驗結果進行說明。 在第1實驗中，於基板之上設置氮化鈦膜，作為第2導電層20。於其上藉由電漿CVD(plasma-enhanced chemical vapor deposition：PE-CVD)法形成複數種氧化矽膜，作為第1層30。於實驗中，使用種類不同之2種氣體，作為原料氣體。第1原料氣體係TEOS(原矽酸四乙酯：Tetraethyl orthosilicate)。於使用第1原料氣體之成膜中，採用形成多孔質之膜時之條件(氣體流量比及成膜溫度等)。成膜時所使用之氧化氣體係O2 氣體。第2原料氣體與TEOS不同。已知，若使用第2原料氣體則會形成緻密之膜。所形成之該等氧化矽膜係非晶質。於氧化矽膜之上藉由濺鍍形成銀膜，作為第1導電層10。 對於該等試料，藉由X射線反射率測定(XRR：X-Ray Reflectivity)評估氧化矽膜之密度。而且，藉由掃描透過型電子顯微鏡評估複數個孔35之形成狀態。 進而，對於該等試料，評估保持特性。於保持特性之評估中，對該等試料各者施加與第1動作對應之電壓(設定電壓)，而使積層體15成為低電阻狀態。將該等試料剛製成後之電阻設為初始電阻。該等試料係以各種「保持溫度」得以保持。於以「保持溫度」加以保持後，測定積層體15之電阻。將該電阻與初始電阻之差變成初始電阻之0.2倍的經過時間設為「保持時間」。 圖2係例示電阻變化元件之特性之曲線圖。 圖2例示出「保持時間」之評估結果。圖2之橫軸係保持溫度參數TP。保持溫度參數TP為保持溫度(開，Kevin)之倒數之1000倍。保持溫度參數TP越小，則保持溫度越高。圖2之縱軸係保持時間RT。保持時間RT係以對數表示，且經規格化。圖2中示有使用第1原料氣體之第1試料SP01之特性、及使用第2原料氣體之第2試料SP02之特性。 由圖2可知，第1試料SP01之保持時間RT長於第2試料SP02之保持時間RT。當保持溫度相同時，第1試料SP01之保持時間RT為第2試料SP02之保持時間RT之10倍以上。 另一方面，於第1試料SP01觀察到複數個孔35。第1試料SP01之密度係2.0 g/cm3 。1 g/cm3 為1000 kg/m3 。 另一方面，於第2試料SP02未形成複數個孔35，第2試料SP02為緻密之膜。第2試料SP02之密度係2.2 g/cm3 。該較高之密度與形成未複數個孔35之情況一致。 於此得知，藉由於第1層30設置複數個孔35，可獲得良好之保持特性。 例如，於第1動作中，藉由銀離子會形成電流路徑，從而形成低電阻狀態。於此認為，該電流路徑例如係以將氧化矽膜中之複數個孔35相連之方式形成。其後，若予以放置，則電流路徑之銀欲向周圍擴散。於此認為，此時，若於氧化矽膜形成有複數個孔35，則銀容易積存於孔35內。據推測其原因在於，若形成有複數個孔35則保持時間RT變長。另一方面，於此認為，於未形成孔35之情形時，由於銀之擴散不受抑制，故而所形成之電流路徑容易消失。 上述第1試料SP01及第2試料SP02中所含之碳較少。於該等試料中，組成比C/Si(碳相對於矽之組成比)為0.01以下。組成比C/Si可藉由電子能量損失分光法而獲得。 如已說明般，於實施形態中，第1層30例如實質上不含碳。或，第1層30中之碳相對於矽之組成比未達0.1。藉由使第1層30中所含之碳較少，例如，於第1層30中，可獲得較高之穩定性。 例如，若第1層30中含有碳，則藉由化學變化(例如碳之氧化等)，第1層30之特性變得容易變化。例如，若於電阻變化元件110中反覆進行第1動作及第2動作，則化學變化加速。進而，例如，有於形成第1層30後，進行以配線等之低電阻化為目的之熱處理等之情形。藉由此種熱處理，於第1層30中化學變化加速。若第1層30中含有碳，則有特性因此種熱處理而劣化之情形。 實施形態中，第1層30實質上不含碳，或碳較少。藉此，例如，化學變化受到抑制，而可獲得穩定之特性。 如此，藉由使用碳較少且包含微細之複數個孔35之第1層30，熱性上變得穩定。可獲得良好之保持特性。根據實施形態，能提供一種可實現穩定之動作之電阻變化元件及記憶裝置。 於實施形態中，例如，複數個孔35小於第1層30之厚度t1。例如，孔35並未貫通第1層30。例如，若孔之尺寸變得過大，則孔會貫通第1層30。於該情形時，例如，第1導電層10中所含之材料、或第2導電層20中所含之材料容易填充於孔中。從而容易發生漏電或短路。 於實施形態中，複數個孔35充分小於第1層30之厚度t1。藉此，可抑制漏電或短路。 進而，於實施形態中，如以下所說明般，可降低動作電壓。 於第2實驗中，使用第1原料氣體，並變更成膜條件(氣體流量比及成膜溫度等)。藉此，形成各種氧化矽膜。除此以外，於與第1實驗相同之條件下，製作試料。對於該等試料，測定氧化矽膜之密度。另一方面，對於該等試料，測定動作電壓(設定電壓)。 圖3係例示電阻變化元件之特性之曲線圖。 圖3之橫軸係密度Df(g/cm3 )。縱軸係動作電壓Vs(設定電壓)。動作電壓係經規格化而表示。 如圖3所示，藉由使用第1原料氣體並變更成膜條件，可獲得1.85 g/cm3 ～2.13 g/cm3 之密度。密度差對應於複數個孔35之形成狀態。 如圖3所示，若密度Df較小，則動作電壓Vs變低。 例如，若密度Df變小，則複數個孔35之尺寸變大。或，若密度Df變小，則氧化矽膜中之複數個孔35之密度變高。於此認為，伴隨尺寸或孔35之密度之上升，變得容易藉由銀形成電流路徑。據推定其原因在於，若密度Df較小則動作電壓Vs變低。 以下，對調查氧化矽膜中之碳之濃度與動作電壓之關係的第3實驗進行說明。 於第3實驗中，使用第1原料氣體，並變更成膜條件(氣體流量比及成膜溫度等)。成膜時所使用之氧化氣體為O2 氣體或N2 O氣體。一般而言，於使用N2 O氣體之情形時，源自於第1原料氣體(TEOS)中之有機物之碳容易殘留於膜中。藉由此種條件，形成各種氧化矽膜。除此以外，於與第1實驗相同之條件下，製作試料。對於該等試料，測定氧化矽膜中之碳之量(密度)、及動作電壓(設定電壓)。 圖4係例示電阻變化元件之特性之曲線圖。 圖4之橫軸係組成比C/Si(碳相對於矽之組成比)。縱軸係動作電壓Vs。動作電壓係經規格化而表示。 於圖4中，組成比C/Si較高之試料對應於氧化氣體為N2 O氣體之情形。組成比C/Si較低之試料對應於氧化氣體為O2 氣體之情形。如圖4所示，若組成比C/Si變低，則動作電壓Vs變低。 於此認為，若組成比C/Si變高，則例如複數個孔35會容易被碳填埋。因此，將變得難以形成電流路徑。於此又認為，當組成比C/Si較低時，容易形成電流路徑，其結果，動作電壓Vs降低。 於實施形態中，組成比C/Si例如為0.05以下。組成比C/Si例如亦可為0.02以下。組成比C/Si例如亦可為0.015以下。 以下，對氧化矽膜中之氧及矽之組成比進行說明。 圖5係例示電阻變化元件之特性之曲線圖。 圖5對於上述第3實驗之試料之一部分示有氧化矽膜中之組成比「O/Si」(氧相對於矽之組成比)與密度Df之關係。圖5之橫軸係組成比O/Si(氧相對於矽之組成比)。縱軸係氧化矽膜之密度Df。 如圖5所示，若組成比O/Si變低，則密度Df上升。當密度Df為2.2 g/cm3 以上時，實質上未形成複數個孔35。當密度Df未達2.2 g/cm3 時，形成複數個孔35。例如，若組成比O/Si超過2.0，則穩定地形成複數個孔35。於實施形態中，組成比O/Si(第1層30中所含之氧相對於第1層30中所含之矽之組成比)高於2.2。於實施形態中，組成比O/Si例如為2.4以下。如圖5所示，於實施形態中，組成比O/Si例如亦可為超過2.05且2.4以下。從而可穩定地獲得複數個孔35。 於實施形態中，第1層30之密度例如為1.5 g/cm3 以上且未達2.2 g/cm3 。第1層30之密度例如為1.85 g/cm3 以上且未達2.2 g/cm3 。第1層30之密度例如為1.85 g/cm3 以上且2.0 g/cm3 以下。 於實施形態中，複數個孔35之平均尺寸(沿著第1方向(Z軸方向)之複數個孔35之平均長度)為第1層30厚度t1(參照圖1)之0.5倍以下。藉由使複數個孔35之平均尺寸為0.5倍以下，可實質上抑制複數個孔35於第1層30中沿著Z軸方向連續。藉此，可抑制短路或漏電。於實施形態中，複數個孔35之尺寸亦可為厚度t1之0.2倍以下。從而可更穩定地抑制短路或漏電。 於實施形態中，例如，沿著第1方向之複數個孔35之平均長度為0.6 nm以上且1.5 nm以下。另一方面，第1層30之厚度t1例如為2奈米以上且10奈米以下。 如已說明般，第2導電層20例如含有選自由鉑、金、銥、鎢、鈀、銠、氮化鈦及矽所組成之群之至少一者。該矽例如含有雜質。例如，第2導電層20含有包含選自由硼、砷及磷所組成之群之至少1個元素的多晶矽、及包含上述元素的非晶矽之至少任一者。例如，第2導電層20之電阻率例如為0.005 Ωcm以下。 (第2實施形態) 圖6係例示第2實施形態之電阻變化元件之模式性剖視圖。 如圖6所示，第2實施形態之電阻變化元件120及記憶裝置220除包含第1導電層10、第2導電層20及第1層30以外，還包含第2層40。關於第1導電層10、第2導電層20及第1層30，係與電阻變化元件110或記憶裝置210相同。以下，對第2層40進行說明。 第2層40設置於第1導電層10與第1層30之間。第2層40之比介電率高於第1層30之比介電率。 第2層40例如含有包含選自由鋁、鉿、鈦、鉭及鋯所組成之群之至少一者的氧化物、或包含選自由鋁、鉿、鈦、鉭、鋯及矽所組成之群之至少一者的氮氧化物。 藉由設置第2層40，例如，可抑制漏電流。第1層30如上所述，具有複數個孔35。因此，例如，於未設置第2層40之情形時，當在第1層30之上形成第1導電層10時，有第1層30受到損傷之情形。此種情形時，容易產生漏電流。藉由將第2層40設置於第1層30與第1導電層10之間，例如，可抑制漏電流。例如，可獲得穩定之開關動作。例如，可獲得較高之保持特性。 藉由使第2層40之比介電率高於第1層30之比介電率，例如，與比介電率較低時相比，更能抑制伴隨第2層40之插入而發生之動作電壓上升。 第2層40之厚度t2(沿著第1方向之第2層40之長度)例如為0.2奈米以上且2奈米以下。藉由使第2層40之厚度t2為0.2 nm以上，例如，可有效地抑制形成第1導電層10時之金屬原子之侵入。藉此，可有效地抑制漏電流。藉由使第2層40之厚度t2為2 nm以下，例如，可抑制對金屬離子之移動產生之影響。例如，可維持較低之動作電壓。 於本實施形態中，第2層40例如可藉由原子層堆積法(ALD：Atomic Layer Deposition)而形成。例如，於第1層30之上形成第2層40。於第2層40之上形成第1導電層10。 於上述第1及第2實施形態中，第2導電層20例如可藉由濺鍍法或蒸鍍法而形成。第1層30例如可藉由CVD法(包括電漿CVD)而形成。第1導電層10例如可藉由濺鍍法或蒸鍍法而形成。 與第1層30之密度相關之資訊例如可藉由X射線反射率測定(XRR：X-Ray Reflectivity)、或拉塞福逆散射譜法(RBS：Rutherford Backscattering Spectrometry)等而獲得。 與第1層30之組成相關之資訊例如可藉由電子能量損失分光法(EELS：Electron Energy Loss Spectometry)、二次離子質量分析法(SIMS：Secondary Ion Mass Spectrometry)、RBS、X射線光電子分光法(XPS：X-ray photoelectron spectroscopy)等而獲得。 與第1層30中之複數個孔35相關之資訊例如可藉由電子顯微鏡等而獲得。例如，與孔35之數量及孔35之尺寸相關之資訊例如可藉由正電子湮滅壽命測定法或STEM等而獲得。 實施形態亦可包括以下技術方案。 (技術方案1) 一種電阻變化元件，其具備： 第1導電層，其含有選自由銀、銅、鋅、鈦、釩、鉻、錳、鐵、鈷、鎳、碲及鉍所組成之群之至少一者； 第2導電層，其含有選自由鉑、金、銥、鎢、鈀、銠、氮化鈦及矽所組成之群之至少一者；及 第1層，其設置於上述第1導電層與上述第2導電層之間，含有氧及矽，且上述第1層包含複數個孔，該等孔小於沿著自上述第2導電層往向上述第1導電層之第1方向的上述第1層之厚度，上述第1層不含碳，或上述第1層中所含之碳相對於上述第1層中所含之矽之組成比未達0.1。 (技術方案2) 如技術方案1之電阻變化元件，其中上述第1層中所含之氧相對於上述第1層中所含之矽之組成比為超過2.0且2.4以下。 (技術方案3) 如技術方案1或2之電阻變化元件，其中沿著上述第1方向之上述複數個孔之平均長度為上述厚度之0.5倍以下。 (技術方案4) 如技術方案1～3中任一項之電阻變化元件，其中沿著上述第1方向之上述複數個孔之平均長度為0.6 nm以上且1.5 nm以下。 (技術方案5) 如技術方案1～4中任一項之電阻變化元件，其中上述厚度為2奈米以上且10奈米以下。 (技術方案6) 如技術方案1～5中任一項之電阻變化元件，其中上述第2導電層含有包含選自由硼、砷及磷所組成之群之至少1個元素的多晶矽、及包含上述元素的非晶矽之至少任一者。 (技術方案7) 如技術方案1～6中任一項之電阻變化元件，其中上述第1層之密度為1.5 g/cm3 以上且未達2.2 g/cm3 。 (技術方案8) 如技術方案1～7中任一項之電阻變化元件，其中上述第1導電層含有選自由銀及銅所組成之群之至少一者。 (技術方案9) 如技術方案1～8中任一項之電阻變化元件，其進而具備設置於上述第1導電層與上述第1層之間之第2層，且 上述第2層之比介電率高於上述第1層之比介電率。 (技術方案10) 如技術方案9之電阻變化元件，其中上述第2層含有包含選自由鋁、鉿、鈦、鉭及鋯所組成之群之至少一者的氧化物、或包含選自由鋁、鉿、鈦、鉭、鋯及矽所組成之群之至少一者的氮氧化物。 (技術方案11) 一種記憶裝置，其具備如技術方案1～10中任一項之電阻變化元件、以及 與上述第1導電層及上述第2導電層電性連接之控制部， 上述控制部實施使上述第1導電層之第1電位高於上述第2導電層之第2電位之第1動作、及 使上述第1電位低於上述第2電位之第2動作，且 上述第1動作後之上述第1導電層與上述第2導電層之間之第1電阻低於上述第2動作後之上述第1導電層與上述第2導電層之間之第2電阻。 根據實施形態，能提供一種可實現穩定之動作之電阻變化元件及記憶裝置。 於本案說明書中，電性連接之狀態包括2個導體直接相接之狀態。電性連接之狀態包括2個導體藉由其他導體(例如配線等)而連接之狀態。電性連接之狀態包括2個導體之間之路徑之間設置有開關元件(電晶體等)，而可形成電流於2個導體之間之路徑上流動之狀態的狀態。 於本案說明書中，「垂直」及「平行」並非僅為嚴格之垂直及嚴格之平行，其中亦包括例如製造步驟中之差異等，只要為實質上垂直及實質上平行即可。 以上，一面參照具體例一面對本發明之實施形態進行了說明。但，本發明並不限定於該等具體例。例如，關於電阻變化元件及記憶裝置中包含之導電層、層、配線及控制部等各要素之具體構成，只要業者自公知之範圍適當進行選擇便能同樣地實施本發明，且能獲得相同之效果，便包含於本發明之範圍內。 又，將各具體例之任2個以上要素於技術可行範圍內加以組合而成者亦只要包含本發明之主旨便包含於本發明之範圍內。 此外，由業者基於作為本發明之實施形態而於上文敍述之電阻變化元件及記憶裝置適當加以設計變更後所能實施之全部電阻變化元件及記憶裝置，只要包含本發明之主旨，亦屬於本發明之範圍。 此外，於本發明之思想範疇內，業者應能想到各種變更例及修正例，且應瞭解該等變更例及修正例亦屬於本發明之範圍。 已對本發明之若干實施形態進行了說明，但該等實施形態僅作為示例而提出，並非意欲限定發明之範圍。該等新穎之實施形態能以其他各種形態加以實施，且可於不脫離發明主旨之範圍內，進行各種省略、替換、變更。該等實施形態及其變化包含於發明之範圍及主旨中，並且包含於申請專利範圍中所記載之發明及其均等之範圍內。 本申請以日本專利申請2016-225811(申請日2016年11月21日)為基礎，基於該申請享受優先之利益。本申請藉由參照該申請，而包含該申請之全部內容。
10‧‧‧第1導電層
15‧‧‧積層體
20‧‧‧第2導電層
30‧‧‧第1層
35‧‧‧孔
40‧‧‧第2層
70‧‧‧控制部
71‧‧‧第1配線
72‧‧‧第2配線
110、120‧‧‧電阻變化元件
210、220‧‧‧記憶裝置
C/Si‧‧‧組成比
Df‧‧‧密度
O/Si‧‧‧組成比
RT‧‧‧保持時間
SP01‧‧‧第1試料
SP02‧‧‧第2試料
TP‧‧‧保持溫度參數
t1、t2‧‧‧厚度
Vs‧‧‧動作電壓
圖1係例示第1實施形態之電阻變化元件之模式性剖視圖。 圖2係例示電阻變化元件之特性之曲線圖。 圖3係例示電阻變化元件之特性之曲線圖。 圖4係例示電阻變化元件之特性之曲線圖。 圖5係例示電阻變化元件之特性之曲線圖。 圖6係例示第2實施形態之電阻變化元件之模式性剖視圖。

Claims (10)

  1. 一種電阻變化元件，其具備： 第1導電層，其含有選自由銀、銅、鋅、鈦、釩、鉻、錳、鐵、鈷、鎳、碲及鉍所組成之群之至少一者； 第2導電層，其含有選自由鉑、金、銥、鎢、鈀、銠、氮化鈦及矽所組成之群之至少一者；及 第1層，其設置於上述第1導電層與上述第2導電層之間，含有氧及矽，且上述第1層包含複數個孔，該等孔小於沿著自上述第2導電層往向上述第1導電層之第1方向的上述第1層之厚度，上述第1層不含碳，或上述第1層中所含之碳相對於上述第1層中所含之矽之組成比未達0.1。
  2. 如請求項1之電阻變化元件，其中上述第1層中所含之氧相對於上述第1層中所含之矽之組成比為超過2.0且2.4以下。
  3. 如請求項1之電阻變化元件，其中沿著上述第1方向之上述複數個孔之平均長度為上述厚度之0.5倍以下。
  4. 如請求項1之電阻變化元件，其中沿著上述第1方向之上述複數個孔之平均長度為0.6 nm以上且1.5 nm以下。
  5. 如請求項1之電阻變化元件，其中上述第2導電層含有包含選自由硼、砷及磷所組成之群之至少1個元素的多晶矽、及包含上述元素的非晶矽之至少任一者。
  6. 如請求項1之電阻變化元件，其中上述第1層之密度為1.5 g/cm3 以上且未達2.2 g/cm3 。
  7. 如請求項1之電阻變化元件，其中上述第1導電層含有選自由銀及銅所組成之群之至少一者。
  8. 如請求項1之電阻變化元件，其進而具備設置於上述第1導電層與上述第1層之間之第2層，且 上述第2層之比介電率高於上述第1層之比介電率。
  9. 如請求項7之電阻變化元件，其中上述第2層含有包含選自由鋁、鉿、鈦、鉭及鋯所組成之群之至少一者的氧化物、或包含選自由鋁、鉿、鈦、鉭、鋯及矽所組成之群之至少一者的氮氧化物。
  10. 一種記憶裝置，其具備如請求項1之電阻變化元件、以及 與上述第1導電層及上述第2導電層電性連接之控制部， 上述控制部實施使上述第1導電層之第1電位高於上述第2導電層之第2電位之第1動作、及 使上述第1電位低於上述第2電位之第2動作，且 上述第1動作後之上述第1導電層與上述第2導電層之間之第1電阻低於上述第2動作後之上述第1導電層與上述第2導電層之間之第2電阻。
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