KR20100137627A - 다공성 산화막 속에 형성된 나노와이어 네트워크 단원계 상변화층을 갖는 상변화 메모리 및 형성 방법 - Google Patents

다공성 산화막 속에 형성된 나노와이어 네트워크 단원계 상변화층을 갖는 상변화 메모리 및 형성 방법 Download PDF

Info

Publication number
KR20100137627A
KR20100137627A KR1020090055763A KR20090055763A KR20100137627A KR 20100137627 A KR20100137627 A KR 20100137627A KR 1020090055763 A KR1020090055763 A KR 1020090055763A KR 20090055763 A KR20090055763 A KR 20090055763A KR 20100137627 A KR20100137627 A KR 20100137627A
Authority
KR
South Korea
Prior art keywords
layer
phase change
lower electrode
insulating film
forming
Prior art date
Application number
KR1020090055763A
Other languages
English (en)
Other versions
KR101675322B1 (ko
Inventor
이태연
Original Assignee
삼성전자주식회사
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 삼성전자주식회사 filed Critical 삼성전자주식회사
Priority to KR1020090055763A priority Critical patent/KR101675322B1/ko
Priority to US12/801,450 priority patent/US8193029B2/en
Publication of KR20100137627A publication Critical patent/KR20100137627A/ko
Priority to US13/455,297 priority patent/US8330226B2/en
Application granted granted Critical
Publication of KR101675322B1 publication Critical patent/KR101675322B1/ko

Links

Images

Classifications

    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N—ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N70/00—Solid-state devices without a potential-jump barrier or surface barrier, and specially adapted for rectifying, amplifying, oscillating or switching
    • H10N70/20—Multistable switching devices, e.g. memristors
    • H10N70/231—Multistable switching devices, e.g. memristors based on solid-state phase change, e.g. between amorphous and crystalline phases, Ovshinsky effect
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B63/00—Resistance change memory devices, e.g. resistive RAM [ReRAM] devices
    • H10B63/20—Resistance change memory devices, e.g. resistive RAM [ReRAM] devices comprising selection components having two electrodes, e.g. diodes
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N—ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N70/00—Solid-state devices without a potential-jump barrier or surface barrier, and specially adapted for rectifying, amplifying, oscillating or switching
    • H10N70/011—Manufacture or treatment of multistable switching devices
    • H10N70/021—Formation of the switching material, e.g. layer deposition
    • H10N70/023—Formation of the switching material, e.g. layer deposition by chemical vapor deposition, e.g. MOCVD, ALD
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N—ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N70/00—Solid-state devices without a potential-jump barrier or surface barrier, and specially adapted for rectifying, amplifying, oscillating or switching
    • H10N70/011—Manufacture or treatment of multistable switching devices
    • H10N70/061—Patterning of the switching material
    • H10N70/066—Patterning of the switching material by filling of openings, e.g. damascene method
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N—ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N70/00—Solid-state devices without a potential-jump barrier or surface barrier, and specially adapted for rectifying, amplifying, oscillating or switching
    • H10N70/801—Constructional details of multistable switching devices
    • H10N70/821—Device geometry
    • H10N70/826—Device geometry adapted for essentially vertical current flow, e.g. sandwich or pillar type devices
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N—ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N70/00—Solid-state devices without a potential-jump barrier or surface barrier, and specially adapted for rectifying, amplifying, oscillating or switching
    • H10N70/801—Constructional details of multistable switching devices
    • H10N70/821—Device geometry
    • H10N70/828—Current flow limiting means within the switching material region, e.g. constrictions
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N—ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N70/00—Solid-state devices without a potential-jump barrier or surface barrier, and specially adapted for rectifying, amplifying, oscillating or switching
    • H10N70/801—Constructional details of multistable switching devices
    • H10N70/881—Switching materials
    • H10N70/882—Compounds of sulfur, selenium or tellurium, e.g. chalcogenides
    • H10N70/8825—Selenides, e.g. GeSe
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N—ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N70/00—Solid-state devices without a potential-jump barrier or surface barrier, and specially adapted for rectifying, amplifying, oscillating or switching
    • H10N70/801—Constructional details of multistable switching devices
    • H10N70/881—Switching materials
    • H10N70/882—Compounds of sulfur, selenium or tellurium, e.g. chalcogenides
    • H10N70/8828—Tellurides, e.g. GeSbTe
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N—ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N70/00—Solid-state devices without a potential-jump barrier or surface barrier, and specially adapted for rectifying, amplifying, oscillating or switching
    • H10N70/801—Constructional details of multistable switching devices
    • H10N70/881—Switching materials
    • H10N70/884—Other compounds of groups 13-15, e.g. elemental or compound semiconductors
    • Y—GENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
    • Y10—TECHNICAL SUBJECTS COVERED BY FORMER USPC
    • Y10S—TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
    • Y10S438/00—Semiconductor device manufacturing: process
    • Y10S438/962—Quantum dots and lines
    • Y—GENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
    • Y10—TECHNICAL SUBJECTS COVERED BY FORMER USPC
    • Y10S—TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
    • Y10S977/00—Nanotechnology
    • Y10S977/70—Nanostructure
    • Y10S977/762—Nanowire or quantum wire, i.e. axially elongated structure having two dimensions of 100 nm or less
    • Y—GENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
    • Y10—TECHNICAL SUBJECTS COVERED BY FORMER USPC
    • Y10S—TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
    • Y10S977/00—Nanotechnology
    • Y10S977/70—Nanostructure
    • Y10S977/762—Nanowire or quantum wire, i.e. axially elongated structure having two dimensions of 100 nm or less
    • Y10S977/763—Nanowire or quantum wire, i.e. axially elongated structure having two dimensions of 100 nm or less formed along or from crystallographic terraces or ridges
    • Y—GENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
    • Y10—TECHNICAL SUBJECTS COVERED BY FORMER USPC
    • Y10S—TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
    • Y10S977/00—Nanotechnology
    • Y10S977/70—Nanostructure
    • Y10S977/778—Nanostructure within specified host or matrix material, e.g. nanocomposite films

Abstract

다공성 절연막 기공 안에 나노와이어 네트워크 형태의 단원계 상변화층을 갖는 상변화 메모리 반도체를 제공 한다.
상기 다공성 절연막 기공 안에 나노와이어 네트워크 형태의 단원계 상변화 층을 갖는 상변화 메모리는 반도체 기판에 소자 분리막으로 구분된 활성영역과 비활성 영역, 상기 활성 영역 상에 형성 된 제 1 층간 절연막에 형성된 다수의 다이오드 및 트랜지스터, 상기 다이오드상에 형성된 하부전극, 상기 하부전극상에 형성된 다공성 절연막, 상기 다공성 절연막 다공 속에 형성된 나노와이어 네트워크 형태의 단원계 상변화층, 상기 상변화층상에 형성된 상부 전극, 상기 상부 전극 및 트랜지스터 상에 형성된 다수의 금속 배선이 형성된 것이 특징이다.

Description

다공성 산화막 속에 형성된 나노와이어 네트워크 단원계 상변화층을 갖는 상변화 메모리 및 형성 방법 {PHASE CHANGE MEMORY DEVICE HAVING NANOWIRE NETWORK SINGLE ELEMENTAL PHASE CHANGE LAYER IN POROUS DIELECTRIC LAYER AND METHOD FOR MANUFACTURING SAME}
본 발명은 상변화 반도체 소자 및 그의 제조방법에 관한 것으로, 상세하게는 다공성 산화막(porous oxide layer) 속에 나노와이어 네트워크 단원계(single elemental) 상변화층이 있는 상변화 메모리를 형성하는 방법과 이를 통해서 이루어지는 상변화 메모리PRAM(Phase-changable Random Access Memory) 반도체 장치에 관한 것이다.
통상적으로 반도체 메모리 장치는 전원 공급이 중단되었을 경우 저장 데이터의 유지 여부에 따라 일반적으로 DRAM(Dynamic Random Access Memory) 장치 또는 SRAM(Static Random Access Memory) 장치와 같은 휘발성 반도체 메모리 장치와 플래시(flash) 메모리 장치 또는 EEPROM(Electrically Erasable Programmable Read Only Memory) 장치와 같은 불휘발성 반도체 메모리 장치로 구분될 수 있다.
디지털 카메라, 휴대폰 또는 MP3 플레이어와 같은 전자기기에 사용되는 반도 체 메모리 장치로는 불휘발성 메모리 소자인 플래시 메모리 장치가 주로 사용되고 있다.
그러나 상기 플래시 메모리 장치는 데이터를 기록하거나 이를 독취하는 과정에서 비교적 많은 시간이 요구되기 때문에, 이러한 플래시 장치를 대체하기 위하여 MRAM(Magnetic Random Access Memory), FRAM(Ferroelectric Random Access Memory) 또는 PRAM(Phase-change Random Access Memory) 장치와 같은 새로운 반도체 장치가 개발되어 왔다.
불휘발성 반도체 메모리 장치 가운데 하나인 상기 PRAM (Phase-changable Random Access Memory) 장치는 칼코겐(chalcogenide) 화합물의 상전이(phase transformation)에 의한 비정질(amorphous) 상태와 결정(crystalline) 상태 사이의 저항의 차이를 이용하여 데이터를 저장한다.
즉, 상기 PRAM(Phase-changable Random Access Memory) 장치는 인가된 펄스의 진폭과 길이에 따라 칼코겐 화합물인 게르마늄(Ge)-안티몬(Sb)-텔루르(Te)(GST)로 이루어진 상변화 물질층의 가역적 상변화(reversible phase transformation)를 이용하여 데이터를 "0" 과 "1"의 상태로 저장한다.
상기와 같은 칼코겐 화합물인 게르마늄(Ge)-안티몬(Sb)-텔루르(Te)(GST)로 이루어진 PRAM은 반복된 비정질화- 결정화의 되쓰기 과정을 거치면 안티몬(Sb)이 하부 전극 상부에 석출되는 현상을 보여 신뢰성에 한계를 보여준다.
본 발명은 이러한 게르마늄(Ge)-안티몬(Sb)-텔루르(Te)(GST)로 이루어진 다원계 화합물 (multi-elemental compound) 상변화 소자의 신뢰성 문제를 해결하기 위해서 단원계 물질(single-elemental )을 사용하여 다공성 산화막 (porous oxide layer) 안에 나노와이어 (nanowire) 네트워크 상변화층을 형성하여 신뢰성이 우수한 PRAM의 제조 방법 및 반도체 소자에 관한 것이다.
또한 도 1을 참조하면, 일반적으로 만들어진 다이오드를 채용한 상변화 메모리 PRAM 셀의 구성을 나타내는 전자 현미경 사진이다.
N형 반도체 기판상에 P-N 다이오드를 형성하고, 상기 다이오드 상에 하부전극 콘텍 BEC(bottom electrode contact)을 형성하며, 상기 하부전극 상에 상변화층 GST(게르마늄(Ge)-안티몬(Sb)-텔루르(Te))을 형성한다.
상기 상변화층 상에 상부전극 콘텍 TEC( top electrode contact)를 형성하고, 상기 상부전극과 연결되는 제 1 메탈라인(Bit-Line)이 형성되며, 제 2 메탈라인(Word-Line)이 기판에 형성된 불순물 도전층 워드라인과 콘텍을 통해 연결되어 형성되는 형태로 상변화 메모리 PRAM(Phase-changable Random Access Memory) 셀이 구성 되어있다.
우측의 확대사진을 보면, 버티칼 P-N 다이오드(vertical P-N diode) 및 셀프 얼라인 하부전극 콘텍(self aligne BEC)과 상부 전극 사이에 상변화 층으로 GST(게르마늄(Ge)-안티몬(Sb)-텔루르(Te))를 사용했다.
도 2는 상변화 물질을 이용한 저항소자와 다이오드를 이용하여 PRAM 디바이스를 구성한 회로도이다.
도 2를 참조하면 상변화 메모리 PRAM 소자(20)는, 워드라인 셀렉터 회로(30)와 비트라인 셀렉터 회로(40)를 가지고 있으며, 단위 소자 (10)가 각각의 워드라인 및 비트라인에 연결되어 형성 되어 있다.
도 3은 단위 PRAM(Phase-changable Random Access Memory) 소자(10)를 확대하여 나타낸 회로도이다.
도 1의 왼쪽 메모리 셀의 전자 현미경 사진은 도 2의 회로도와 일치하고, 도 1의 오른쪽 확대 전자 현미경 사진은 도 3의 회로도와 일치한다.
도 3을 도1의 전자 현미경 사진과 비교 설명하면, 상변화 메모리 PRAM(Phase-changable Random Access Memory) 셀(10)은 다이오드(D)와 가변저항(R) 역할을 하는 소자가 반도체 기판상에, 에피 성장층을 형성 불순물로 만든 PN 다이오드(diode)와 하부전극과 상부 전극사이에 있는 상변화 물질로 구성되며, 상부전극은 비트라인과 연결되고 다이오드(D)는 기판 불순물 층으로 형성된 워드라인과 연결되는 형태로 구성된다.
하부전극과 상변화 층과의 접촉은 작으면 작을수록 낮은 전류로도 상변화층을 쉽게 컨트롤 할 수 있으므로 하부전극과 만나는 면적은 최소화되어야 한다.
상기와 같은 칼코겐 화합물인 게르마늄(Ge)-안티몬(Sb)-텔루르(Te)의 다원계 물질이 상변화에 참여함으로 100nsec 미만에서 결정화가 어렵고, 이로 인하여 빠른 동작 속도를 갖는 상변화 메모리 소자 구현에 문제점이 발생한다.
본 발명은 이러한 게르마늄(Ge)-안티몬(Sb)-텔루르(Te)(GST)로 이루어진 다원계 상변화 소자 PRAM의 앞에서 언급한 신뢰성 및 동작 속도 등의 문제를 해결하기 위한 것이다.
상기 문제점을 해결하기 위하여 단원계 물질을 사용하여 반복되는 상변화 과 정속에서 분리층이 발생하지 않고, 다공성 절연막 안에 나노와이어 (nanowire) 네트워크 형태의 미세한 접촉 면적을 갖는 상변화층을 형성 신뢰성이 우수하고 동작 스피드가 빠른 반도체 소자 및 그 방법에 관한 것이다.
본 발명의 목적은 반도체 기판 상에 다공성 절연막 안에 나노와이어 네트워크 형태의 단원계 상변화 층을 갖는 상변화 반도체 PRAM소자를 형성하는 방법을 제공하는데 있다.
본 발명의 또 다른 목적은 반도체 기판 상에 다공성 절연막 안에 나노와이어 네트워크 형태의 단원계 상변화 층을 갖는 신뢰성 및 동작 속도가 우수한 상변화 반도체 PRAM소자를 제공하는데 있다.
본 발명의 다른 목적은 다공성 절연막 안에 나노와이어 형태의 단원계 상변화층을 만드는 방법을 제공하는데 있다.
본 발명의 다른 목적은 다공성 절연막 안에 나노와이어 형태의 미세한 구조의 단원계 상변화 층을 갖는 저항 변화 소자를 제공하는데 있다.
상기한 목적을 달성하기 위한 본 발명의 일실시예에 따른 나노와이어 네트워크 형태의 단원계 상변화 층을 갖는 상변화 반도체 PRAM 형성 공정은, 반도체 기판에 소자 분리막을 형성 활성 영역과 비활성 영역을 구분하고, 상기 반도체 기판 주변 회로 영역에 다수의 MOS 트랜지스터를 형성하고, 상기 반도체 기판내 메모리 셀 영역 안에 불순물 하부 도전선을 형성하고, 상기 반도체 기판 상에 제 1, 제 2 층간 절연막을 형성하고, 상기 제 1, 제 2 층간 절연막에 DC를 형성하고, 상기 DC내에 에피 성장층을 형성 PN 다이오드을 형성하고, 상기 PN 다이오드층 상에 하부 전극을 형성하고, 상기 하부 전극 상에 다공성 산화막(porous oxide layer)을 형성하고, 상기 다공성 산화막 상에 PEALD 공정으로 안티몬 (Sb)층을 형성하면서 산화막 다공에 나노와이어 네트워크 형태의 단원계 상변화 층을 형성하고, 상기 상변화 물질층상에 상부 전극을 형성하고, 상기 상부 전극을 연결하는 금속 배선층을 형성하여 상변화 디바이스 PRAM 소자를 형성한다.
본 발명의 일실시예에 따른 나노와이어 네트워크 형태의 단원계 상변화 층을 갖는 상변화 반도체 PRAM 장치는, 반도체 기판에 소자 분리막으로 구분된 활성영역과 비활성 영역, 상기 활성 영역 상에 형성 된 제 1 층간 절연막에 형성된 다수의 다이오드 및 트랜지스터, 상기 다이오드 상에 형성된 하부전극, 상기 하부전극 상에 형성된 다공성 절연막, 상기 다공성 절연막 다공 속에 형성된 나노와이어 네트워크 형태의 단원계 상변화층, 상기 상변화층상에 형성된 상부 전극, 상기 상부 전극 및 트랜지스터 상에 형성된 다수의 금속 배선이 형성된 것이 특징인 반도체 소자이다.
본 발명에 따른 다공성 절연막 안에 나노와이어 네트워크 형태의 단원계 상변화 층을 형성하는 제조 방법은, 반도체 기판상에 층간 절연막을 형성하고, 상기 층간 절연막에 콘택을 형성하고, 상기 콘택에 하부전극을 형성하고, 상기 하부 전극상에 다공성 절연막을 형성하고, 상기 다공성 절연막상에 안티몬(Sb)을 함유한 소스가스 및 제 1 플라즈마를 공급하고, 소스가스 주입 후 제 1 퍼지 가스를 주입하고, 제 1 퍼지 가스 주입 후 수소가 포함되는 환원 가스 및 제 2 플라즈마를 공급하고, 환원가스 주입 후 제 2 퍼지가스를 주입하는 공정을 수회실시 각각의 다공안에 나노와이어 네트워크 상변화층을 형성한다.
본 발명의 일실시예에 따른 나노와이어 네트워크 형태의 단원계 상변화 층을 갖는 저항 소자는, 반도체 기판상에 다공이 있는 절연막층, 상기 다공이 있는 절연막 각각의 동공에 안티몬 단원계 가변 저항층이 나노와이어 네트워크를 이루어 형성된 것이 특징인 반도체 소자이다.
본 발명에 따른 반도체 장치 및 그 제조 방법에 대하여 첨부된 도면을 참조하여 상세하게 설명하지만, 본 발명이 하기의 실시예들에 제한되는 것은 아니며, 해당분야에서 통상의 지식을 가진 자라면 본 발명의 기술적 사상을 벗어나지 않은 범위 내에서 본 발명을 다양한 형태로 구현 할 수 있을 것이다.
상술한 것과 같이 본 발명에 의하면, 반도체 기판상에 형성되는 나노와이어 네트워크 형태의 단원계 상변화층을 갖는 상변화 메모리 반도체는 반복 사용에 따른 원소간 분리(elemental segregation) 및 그에 따른 상분리(phase segregation)이 없어 신뢰성이 우수하며, 단원계 상변화를 이용하기 때문에 동작 속도가 빠르고, 상변화 영역(programming volume)이 적기 때문에 소비전력이 적게 들어간다.
또한 단원계 물질을 사용하기 때문에 기존의 화학적 기상 증착(chemical vapor deposition)이나 원자층 증착(atomic layer deposition)을 사용 할 수 있어 다원계 물질을 사용하는 경우보다 생산비용을 획기적으로 줄일 수 있다.
또한 다공성 산화막을 이용한 나노와이어 네트워크를 형성하기 때문에 현재 사용되는 사진 장비를 사용 매우 미세한 접촉 면적을 갖는 상변화층을 만들 수 있어 상변화 메모리 반도체 소자를 획기적으로 줄일 수 있다.
이하, 첨부한 도면을 참조하여 본 발명의 바람직한 실시예를 상세히 설명하고자 한다.
본문에 개시되어 있는 본 발명의 실시예들에 대해서, 특정한 구조적 내지 기능적 설명들은 단지 본 발명의 실시예를 설명하기 위한 목적으로 예시된 것이다.
본 발명의 실시예들은 다양한 형태로 실시될 수 있으며 본문에 설명된 실시예들에 한정되는 것으로 해석되어서는 안 된다.
본 발명은 다양한 변경을 가할 수 있고 여러 가지 형태를 가질 수 있는 바, 특정 실시예들을 도면에 예시하고 본문에 상세하게 설명하고자 한다.
그러나 이는 본 발명을 특정한 개시 형태에 대해 한정하려는 것이 아니며, 상변화 디바이스 PRAM 소자 뿐 아니라 본 발명의 사상 및 기술 범위에 포함되는 모든 변경, 균등물 내지 대체물을 포함하는 것으로 이해되어야 한다.
나노와이어 네트워크 단원계 상변화층을 갖는 반도체 소자 및 형성 방법과 반도체 소자의 전기적 특성
도 4는 본 발명으로 만들어진 다공성 절연막 다공 속에 나노와이어 네트워크 상변화층을 갖는 상변화 메모리을 보여주는 단면도다.
도 4를 참조하면, 반도체 기판 (도시되지 않음)에 절연막(100)이 형성되어있고, 상기 절연막에 콘택을 형성 후 하부전극(110)이 형성되어 있다. 하부전극 (110)은 TiN, TaN, WN, MoN, NbN,WBN, MoAlN, TiON, WON, TaON 및 도전성 탄소 계열 물질중에서 선택된 어느 하나 혹은 그 조합으로 이루어진다.
상기 절연막 (100) 및 하부전극(110) 상에 다공성 절연막 (120)이 형성되어 있다. 상기 다공성 절연막(120)은 Silsesquioxane(SSQ) 계열의 물질, 무극성 탄소-탄소 결합을 하고 있는 고분자 물질 및 Silica 계열의 물질중 선택된 어느 하나의 물질로 형성된다.
또한 기공의 크기는 1*1nm2 ∼ 5*5nm2 이다.
또한 상기 다공성 절연막 (120)은 1∼10nm 정도의 두께로 형성한다. 단원계 안티몬(Sb)으로 상변화층을 형성하는 경우 대략 10nm 미만의 두께로 줄어들면 비정질 상을 형성 할 수 있고 반복되는 비정질-결정질화의 되쓰기를 할 수 있다. 다원계를 사용 할 경우 반복되는 비정질-결정질화의 되쓰기를 하는 경우 상분리가 나타나 디바이스 신뢰성에 문제를 일으키나 단원계를 사용 할 경우 그러한 문제가 발생하지 않는다.
다공성 절연막(120)안에 단원계 상변화층을 형성하려면 대략 10nm 정도의 두께를 갖는 것이 좋다.
상기 다공성 절연막 형성방법은 CVD, ALD, PVD, 스핀코팅(spin coating) 등 의 방법을 이용 한다.
상기 다공성 절연막 (120)상에 플라즈마 원자층 적층법(PEALD)으로 안티몬(Sb)층(130)이 형성된다. 상기 안티몬(Sb)층(130)이 형성되는 동안 다공 안에는 나노와이어 네트워크 안티몬(Sb)층(135)이 다공성 절연막의 기공을 따라서 동시에 형성 된다.
상기 나노와이어 네트워크 안티몬층(135)은 1*1nm2 정도의 극미세 기공 안을 채워져 생기는 것으로 하부 전극 (110)과 접촉하는 면적은 다수의 미세한 기공 크기의 합으로 형성된다.
즉 일반적인 상변화 소자의 하부 전극과 상변화층의 접촉 면적은 접촉하는 공간 모두가 접촉 면적이 되나, 본 발명에 의해서 만들어지는 하부 전극과 상변화층의 접촉 면적은, 전체적인 하부 전극의 접촉 면적에서 다공성 절연막이 차지하는 면적을 뺀 면적 즉 순수한 기공의 면적의 합이 실질적인 하부전극과 상변화층의 접촉 면적이 된다.
따라서, 기존의 광학 리소그래피에 의해서 형성된 하부전극과의 접촉면적보다 월등히 작은 실질 접촉면적을 갖는 하부 전극과 접촉하는 면적을 다공성 절연막 공정을 통해서 효과적으로 얻을 수 있으며, 이러한 미세 접촉 면적은 큰 전류 밀도를 얻을 수 있다.
다공 안에 나노와이어 네트워크 안티몬(Sb)층 (135)은 상온에서 형성 후 열처리를 통하여 비정질에서 결정질로 변환하거나, 200도 이상의 고온에서 증착하여 결정질을 얻는다.
상기 안티몬층(130)상에 상부 전극(140)을 형성한다. 상부 전극(140)은 하부 전극 (110)과 같은 TiN, TaN, WN, MoN, NbN,WBN, MoAlN, TiON, WON, TaON 및 도전성 탄소 계열 물질중에서 선택된 어느 하나 혹은 그 조합으로 이루어진다.
상기의 공정을 통하여 형성된 다공성 절연막 기공안에 나노와이어 네트워크 단원계 상변화층을 갖는 상변화 반도체 디바이스는 하부전극과 상변화층의 접촉 면적이 작아서 10nm 미만의 안티몬 나노네트워크를 얻을 수 있고, 큰 전류 밀도를 얻어 손쉽게 상변화를 할 수 있으므로 동작 속도가 빠르고, 반복되는 비정질-결정질화의 되쓰기를 하는 경우 상분리가 발생하지 않아 신뢰성이 우수한 상변화 메모리 소자를 만들 수 있다.
도 5는 본 발명의 안티몬(Sb) 단원계 상변화층을 형성하는 PEALD 공정을 설명하기 위한 공정 도면이다.
도 5를 참조하면, 먼저 타이밍 구간 Ts 에서는 전구체 (precursor)소스 가스 Sb-(iPR)3 를 반응 챔버 안으로 주입하여 다공성 절연막 다공 안에 피접착체를 흡착 시킨다. 동시에 플라즈마를 공급하여 소스 가스 Sb-(iPR)3 가 원활하게 흡착되도록 한다.
또한 안티몬(Sb) 단원계 상변화층을 형성하기 위한 전구체 (precursor) 소스 가스로는 Sb(Et)3, Sb(n-Pr)3, Sb(t-Bu)3, Sb(i-Bu)3 등을 사용 할 수 있다.
캐리어(carrier) 가스로는 아르곤 (Ar)을 사용한다.
타이밍 구간 Tp에서는 환원제 (reduction) 가스 H2 또는 NH3 반응 챔버 안으로 공급하며 플라즈마를 동시에 공급한다.
타이밍 구간 Ts, Tp 사이사이는 퍼지 (purge) 공정을 수행하는 퍼지 타이밍 구간으로 아르곤(Ar)으로 1000 sccm 조건으로 진행한다.
반응 챔버 온도는 100℃에서 300℃ 사이에서 진행한다.
상기와 같은 1사이클(cycle)을 기본으로 20-30 사이클을 진행하면 10nm 정도의 안티몬(Sb)층이 형성 되면서 다공성 절연막의 다공 안에 나노와이어 네트워크 형태의 안티몬(Sb) 상변화층이 형성 된다.
상기 PEALD(plasma enhanced atomic layer deposition) 공정으로 진행한 안티몬(Sb) 나노와이어 (nanowire) 네트워크 (network) 막은 비정질 상태로 열처리를 하면 형상은 그대로 유지되면서 결정질로 상변화 한다.
도 6a는 반응 챔버 온도를 250℃하고 상기의 기본 사이클을 22회 진행 했을 때 반도체 기판상에 형성된 안티몬(Sb)층의 형성 상태를 보여주는 전자 현미경 사진이다. 표면이 섬처럼 거친 상태를 보여주고 있다.
도 6b는 반응 챔버 온도를 100℃로 하고 상기의 기본 사이클을 25회 진행 했을 때 반도체 기판상에 형성된 안티몬(Sb)층의 형성 상태를 보여주는 전자 현미경 사진이다. 표면이 매우 매끄러운 상태를 보여주고 있다.
상기의 비교상태에서 본 바와 같이 챔버 온도가 150℃ 이상이면 표면 거칠기가 심하고, 챔버 온도가 150℃ 이하면 표면이 부드러운 것을 알 수 있다.
도 7은 반도체 기판에 층간 절연막(SiO2)을 형성하고, 하부 전극으로 TiN 층을 형성 후 다공성 절연막으로 HSQ(Hydrogen Silsesquioxane)를 스핀 코팅(spin coating) 공정으로 형성하고 100℃에서 열처리 후 전구체 (precursor) 소스 가스 Sb-(iPR)3, 환원 가스 암모니아 NH3를 사용하여 안티몬(Sb)층을 PEALD 공정을 사용 형성한 단면을 찍은 전자 현미경 사진이다.
다공성 절연막으로 HSQ(Hydrogen Silsesquioxane) 다수의 다공을 나노 입자 크기의 안티몬(Sb)이 채워져 있으면서 둥글게 뭉쳐져 있음을 볼 수 있다.
상기 다공성 절연막은 50nm 정도 성장시켜 안티몬(Sb)층을 PEALD 공정을 진행한 결과로 상층부 10nm 뿐만 아니라 하부 층까지도 다공을 채우고 있는 안티몬(Sb)이 둥글게 뭉쳐져 있음을 볼 수 있다.
도 8은 상기의 공정으로 진행한 시료 샘플의 수직 투과 전자 현미경(cross-sectional transmission electron microscope) 및 이로부터의 성분 분석을 위한 EDS(energy dispersive spectrum) 상의 안티몬(Sb), Ti 성분의 분포를 보여주는 그래프다.
다공성 절연막 HSQ(Hydrogen Silsesquioxane) 두께인 50nm 깊이까지 안티몬(Sb)이 고르게 분포되어 있음을 볼 수 있다. 하부 전극으로 쓰이는 TiN에서 Ti 성분 또한 하부 전극 두께 근방에 고르게 분포되어 있다.
상기의 성분 분석 결과는 다공성 절연막 HSQ (Hydrogen Silsesquioxane) 다공 속에 안티몬(Sb)이 고르게 분포되었다는 것을 보여주는 것으로 PEALD 공정을 통하여 나노와이어 네트워크형 단원계 상변하층을 형성할 수 있음을 보여준다.
도 9는 상기 시료 샘플을 상부 전극까지 완성 후 안티몬(Sb) 나노와이어 네트워크를 통하여 상부 전극에서 하부 전극으로 통전 여부와 저항 변화를 통하여 PRAM 셀로 적합한지를 실험한 전기적인 데이터의 그래프다.
약 1.5mA의 리셋트(reset) 전류를 가지고 Rreset/Rset > 10배의 스위칭(switching)이 확인되었고, 전류, 전압, 저항 성분이 일정한 방향성을 가지고 있기 때문에 PRAM 셀로 적합한 것을 보여 주고 있다.
그리고 각 스위칭(switching) 시 전류, 전압, 저항이 일정한 값을 유지하는 것으로 보아서 디바이스 신뢰성 및 작동의 오류가 발생하지 않음을 볼 수 있다.
상기의 설명에서 보여주었듯이 다공성 절연막 기공 안에 단원계 안티몬(Sb) 나노와이어 네트워크 상변화층을 형성하면 안티몬(Sb)층은 1*1nm2 정도의 극미세의 기공 안에 채워져 생기는 것으로 하부 전극과 접촉하는 면적은 다수의 미세한 기공 크기의 합으로 형성된다.
즉 일반적인 상변화 소자의 하부 전극과 상변화층의 접촉 면적은 접촉하는 공간 모두가 접촉 면적이 되나, 본 발명에 의해서 만들어지는 하부 전극과 상변화층의 접촉 면적은, 전체적인 하부 전극의 접촉 면적에서 다공성 절연막이 차지하는 면적을 뺀 면적이 실질적인 하부전극과 상변화층의 접촉 면적이 된다.
따라서, 기존의 광학 리소그래피에 의해서 형성된 하부전극과의 접촉면적보다 월등히 작은 실질 접촉면적을 갖는 하부 전극과의 접촉면적을 다공성 절연막 공 정을 통해서 효과적으로 얻을 수 있으며, 이러한 미세한 접촉공간은 큰 전류 밀도를 얻을 수 있다.
또한 다원계 상변화층을 사용할 때 반복되는 비정질-결정질화의 되쓰기를 하는 경우 상분리가 나타나 디바이스 신뢰성에 문제를 일으키나 단원계를 사용 할 경우 그러한 문제가 발생하지 않는다.
그러므로 신뢰성이 우수하고 동작 속도가 빠른 상변화 메모리 소자를 형성할 수 있다.
다공성 절연막속에 나노와이어 네트워크 단원계 상변화층을 갖는 상변화 메모리 셀
도 10 및 도 26은 본 발명의 따른 다공성 절연막 안에 나노와이어 네트워크 단원계 상변화층을 갖는 상변화 메모리 PRAM 소자 장치의 형성 공정 단면도이다.
도 10을 참조하면, 본 발명에 따른 반도체 장치는, 기판 (200)상에 패드 산화막 (205)을 형성하고, 상기 패드 산화막(205) 상에 활성 영역과 소자분리 영역을 형성하기 위해서 질화막(210)을 1100Å 정도 형성한다.
도면에 설명되는 기판은 메모리 셀이 형성되는 영역 A와, 주변회로를 대표하는 고전압 트랜지스터 및 저전압 트랜지스터가 있는 영역 B로 구분하여 설명된다.
패드 산화막(205)은 열산화막 공정으로 100 옹스트롱(Å)에서 150 옹스트롱(Å) 사이의 두께로 형성한다.
상기 패드 산화막 (205)은 기판의 오염 및 상부 질화막의 스트레스를 기판에 전달하지 않고 흡수하는 버퍼 역할을 한다.
질화막(210)은 화학적 기상 증착법(CVD)으로 형성한다.
상기 질화막(210)두께는 1000 옹스트롱에서 1100 옹스트롱 사이의 값으로 증착한다. 그리고 단일층으로 형성하는 것이 아니라 1차적으로 약 300 옹스트옹 형성하고 나서 다시 2차적으로 나머지 두께를 형성하면 막질의 성질 및 디바이스 특성이 좋아진다.
도면에는 나타나지 않았지만 상기 질화막상에 하드 마스크층을 형성한다. 하드 마스크층은 미세 패턴화 되는 공정에 맞추어 특성에 맞는 다수의 층으로 형성된다.
하드 마스크층은 대체적으로 하부에 산화막이나 질화막으로 하부층을 형성하고, 하부층상에 유기막을 형성한 다음, 반사 방지막으로 질화막을 이용하는 복수층으로 형성된 복합막을 사용한다.
도 11을 참조하면, 상기 반도체 기판(200)상에 형성된 질화막 (210)을 통상의 사진 식각 공정을 통하여 활성 영역 패턴을 형성 한다.
감광액 마스크 (보이지 않음)로 1차적으로 패턴을 형성하고, 감광액 마스크 (보이지 않음)를 식각 마스크로 하여 하드 마스크막을 식각한다.
이후 하드 마스크막을 식각 마스크로 사용하여 질화막(210)을 식각한다. 질화막(210)이 제거된 부분은 소자 분리막이 형성될 부분으로 메모리 셀 영역 (A)은 이격 간격이 좁고 고전압 모오스 트랜지스터가 있는 주변회로 영역 (B) 부분은 이 격 간격이 넓게 형성된다.
상기 질화막 (210)구조물을 마스크로 하여 트렌치 홀을 형성 한다. 상기 트렌치 홀은 소자 분리막 (215)이 충진 되어야 함으로 충진이 잘 될 수 있도록 약간의 경사각을 가져야한다.
또한 충진된 물질과 반도체 기판의 물리적 성질이 다를 때 생기는 스트레스가 디바이스 채널에 집중되지 않도록 기판과 약간의 경사를 가지고 형성되어 스트레스가 분산될 수 있도록 형성한다.
이러한 특성에 맞추어 충진하는 물질 및 방법은 1차적으로 열산화를 약간 실시후 MTO를 100Å 정도 충진하고, 2차적으로 상부를 HDP(high density plasma ) CVD 산화막으로 채우고 CMP(chemical mechanical polishing) 공정을 통한 평탄화를 실시한다.
트렌치(trench) 형성 깊이는 2000 옹스트롱에서 5000 옹스트롱 사이에서 디바이스가 요구하는 특성에 맞추어 결정한다.
그리고 소자 분리 효과를 높이기 위해서 트렌치 형성전 주변에 필드 이온 불순물을 주입한다.
고전압 모오스 트랜지스터가 있는 주변회로 영역 (B)에는 모오스 (MOS) 트랜지스터을 구별하여 동작 전압에 맞는 불순물을 주입한다.
또 n-형, p-형에 맞추어 상보형(complementary) 디바이스가 될 수 있도록 도면에는 나타나 있지 않지만 각 타입에 맞는 웰(well)을 형성한다.
도 12를 참조하면, 상기 질화막(210)을 제거하고 회로 영역 (B)에 전극 게이 트(225)를 형성하기 위해서 게이트 유전막(220)을 형성한다.
도면에는 편의상 게이트 유전막(220)을 1개의 막으로 도시하였으나, 고전압 및 저전압 트랜지스터에 맞추어 듀얼 게이트 공정을 이용하여 서로 다른 두께로 성장 시킨 후 게이트 전극 물질을 형성 소정의 사진 식각 공정을 통하여 게이트 전극(225)을 완성한다.
상기 게이트 전극 (225) 형성후 도면에는 나타나지 않지만 저농도 소오스 드레인 불순물을 기판에 형성 한다.
도 13을 참조하면, 상기 게이트 전극(225) 측벽에 스페이서(230)를 형성한다. 스페이서(230)는 질화막 500Å 정도를 CVD 방법으로 형성하고 에치백(etchback) 공정을 하면 게이트 측벽에 스페이서(230)가 형성 된다.
상기 스페이서 (230) 형성 후 이를 마스크로 하여 기판상에 고농도 소오스 드레인 불순물(235)층을 형성 한다.
도 14를 참조하면, 메모리 셀 영역 (A)의 기판에 있던, 상기 고전압 트랜지스터가 있는 주변회로 영역 (B)에 게이트 측벽 스페이서(230)를 마스크로 고농도 소오스 드레인 (235)을 형성한 마스크(도시 되지 않음)를 제거하고, 주변회로 영역 B를 커버하는 마스크(도시하지 않음)를 형성한 다음 상기 메모리 셀 영역 (A)의 기판에 메모리 소자의 하부 도전 영역으로 사용 될 도전층(240)을 형성한다.
상기 메모리 소자 하부 도전 영역 도전층(240)은 셀 방향으로 연결되는 배선으로 구체적으로 워드라인이 된다. 웨드라인 배선으로 사용되는 하부 도전층(240)은 추후 형성되는 금속 배선층을 비아 콘텍 플러그를 통해 연결 전원 및 데이터를 주고받을 수 있다.
본 발명은 공정의 단순화를 위해서 기판에 불순물층을 형성하여 하부 도전층(240)을 형성하였으나, 디바이스 특성을 고려 다른 방법으로 도전층(240)을 형성 할 수 있다.
그러나 본 발명처럼 버티칼 다이오드(vertical diode) 방식을 채용할 경우 에피층을 성장하여 다이오드 (diode)층을 만들어야 함으로 단결정 실리콘층이 되어야 추후 에피층 성장을 할 수 있다.
본 발명은 특성상 다이오드(diode)와 연결되는 도전 불순물형 배선구조를 만들기 위해서 n형 고농도 불순물(240)층으로 메모리 셀 영역 A에 불순물을 주입 처리한다.
도 15를 참조하면, 반도체 기판(200)및 게이트 전극(225)상에 제1 층간 절연막(245), 제2 층간 절연막(250)을 형성한다.
상기 제 1 층간 절연막(245)은 HDP 산화막 5000Å 정도 증착하고, CMP로 평탄화를 한다. 상기 제 1 층간 절연막(245)을 평탄화후 제 2 층간 절연막(250)으로 질화막을 1500Å 정도 형성 한다.
공정의 필요에 따라서 상기 제 2 층간 절연막(250)상에 산화막으로 제 3 층간 절연막(도시되지 않음)을 형성하여 디바이스를 만들 경우 막질의 식각비를 다양하게 선택 원활한 공정을 진행 할 수 있다.
도 16을 참조하면, 상기 메모리 셀 영역 (A)의 제 1 층간 절연막(245), 제 2 층간 절연막 (250)상에 소정의 사진 식각 공정을 통하여 개구부(255)(DC)를 형성한 다.
상기 개구부 (255) 형성은 도면에는 나타나지 않았지만 개구부(255) (DC)패턴 마스크를 이용 제 1 층간 절연막(245), 제2 층간 절연막(250)을 식각하고, 상기 하부 도전 영역(240)과 접하도록 형성 한다.
개구부(255)(DC) 형성후 도면에는 표시되지 않지만 개구부(255)(DC) 측벽에 스페이서를 형성할 수 도 있다.
상기 스페이서 형성후 감광액 마스크(도시하지 않음)를 제거하고 에피층 성장을 위해서 세정을 실시한다.
도 17을 참조하면, 상기 하부 도전 영역(240)을 기판으로 개구부(255)(DC)안에 에피택시얼 공정을 통하여 단결정 실리콘층을 형성한다.
에피층 성장은 6000Å 이상 실시하여 제 2 층간 절연막(250) 상부까지 실시하여 평탄화 한다. 상기 단결정 실리콘층에 불순물을 주입하여 P-N 다이오드(diode)(260, 265)를 형성 한다.
본 발명은 구조상 하부에 N형 불순물(260)을 주입하고, 상부에는 P형 불순물(265)을 주입한다.
불순물 주입 후 에치백 공정을 통해서 단결정 실리콘층 상부를 1500Å 정도 제거하여 P-N 다이오드(diode)(260,265)는 제 1 층간 절연막(245)안에 형성 되도록 한다.
도 18을 참조하면, 상기 P-N 다이오드(260,265)상에 하부 전극층(270)을 형성 한다.
상기 하부전극 (270)은 TiN, TaN, WN, MoN, NbN,WBN, MoAlN, TiON, WON, TaON 및 도전성 탄소 계열 물질중에서 선택된 어느 하나 혹은 그 조합으로 이루어진다.
도 19를 참조하면, 상기 하부전극(270) 상에 다공성 절연막 (275)을 형성한다. 상기 다공성 절연막(275)은 Silsesquioxane(SSQ) 계열의 물질, 무극성 탄소-탄소 결합을 하고 있는 고분자 물질 및 Silica 계열의 물질중 선택된 어느 하나의 물질로 형성된다. 도면에는 표시되어 있지 않지만 도 4에서처럼 상기 다공성 절연막 (275)은 다수의 기공을 가지고 있다.
기공의 크기는 1*1nm2 ∼5*5nm2 이다.
또한 상기 다공성 절연막 (275)은 1∼10nm 정도의 두께로 형성한다. 단원계 안티몬(Sb)으로 상변화층을 형성하는 경우 대략 10nm 미만의 두께로 줄어들면 비절질상을 형성 할 수 있고 반복되는 비정질-결정질화의 되쓰기를 할 수 있다.
그러므로 다공정 절연막(275)안에 단원계 상변화층을 형성하려면 대략 10nm 정도의 두께를 갖는 것이 좋다.
상기 다공성 절연막 형성방법은 스핀코팅(spin coating),CVD, ALD, PVD 혹은 이들간의 조합을 이용하여 형성한다.
상기 다공성 절연막 (275)상에 플라즈마 원자층 적층법(PEALD)으로 안티몬(Sb)층(280)을 형성 한다. 상기 안티몬(Sb)층(280)이 형성되는 동안 다공 안에는 나노와이어 네트워크 안티몬(Sb)층 (도시되지 않음)이 동시에 형성 된다. (도 4 참 조)
상기 나노와이어 네트워크 안티몬층(도시되지 않음)은 1*1nm2 정도의 극미세의 기공안에 채워져 생기는 것으로 하부 전극 (270)과 접촉하는 면적은 다수의 미세한 기공 크기의 합으로 형성된다.
즉 일반적인 상변화 소자의 하부 전극과 상변화층의 접촉 면적은 접촉하는 공간 모두가 접촉 면적이 되나, 본 발명에 의해서 만들어지는 하부 전극과 상변화층의 접촉 면적은, 전체적인 하부 전극의 접촉 면적에서 다공성 절연막이 차지하는 면적을 뺀 면적이 실질적인 하부전극과 상변화층의 접촉 면적이 된다.
따라서, 기존의 광학 리소그래피에 의해서 형성된 하부전극과의 접촉면적보다 월등히 작은 실질 접촉면적을 갖는 하부 전극과 접촉하는 면적을 다공성 절연막을 통해서 효과적으로 얻을 수 있으며, 이러한 미세 접촉 면적은 큰 전류 밀도를 얻을 수 있다.
하부전극(270)과 나노와이어 네트워크 상변화층의 접촉 면적이 작을수록 상변화 물질층에 전류를 가하여 상변화를 시킬 때 적은 전류로도 상변화 물질층의 상변화를 발생시켜 비정질 및 결정 상태의 상변화 반응에서 얻을 수 있는 저항차이를 이용 메모리 디바이스로 활용 할 수 있다.
도 20을 참조하면, 상기 상변화층 (280)상에 상부 전극층(285)을 형성 한다.
상기 상부전극 (285)은 TiN, TaN, WN, MoN, NbN,WBN, MoAlN, TiON, WON, TaON 및 도전성 탄소 계열 물질중에서 선택된 어느 하나 혹은 그 조합으로 이루어 진다. 상기 상부 전극(285)상에 캡핑층(도시하지 않음)을 형성한다. 상기 캡핑층(도시하지 않음) 물질로는 질화막으로 1000Å 형성하고, 원자층 형성 공정을 이용하여 알루미늄 산화막을 50Å 정도 형성하여 캡핑이 잘 될 수 있도록 한다.
상기 캡핑층(도시하지 않음)은 상변화 물질(280)층 상에 형성되는 상부의 층간 절연막에서 불순물들이 상변화 물질(280)층으로 침투하는 것을 막는 역할을 한다.
상변화 물질층(280)에 불순물이 침투하는 경우 상변화 물질층(280)의 물리적 성질이 따라질 수 있어 상변화 디바이스 PRAM 소자로 사용 할 수 없다.
도 21을 참조하면, 상기 캡핑막(도시하지 않음)상에 평탄화 층간 절연막(290)을 형성 한다. 상기 평탄화 절연막(290)은 P-TEOS 3000Å을 형성 후 평탄화를 한다.
상기 평탄화 공정 후 고전압 모오스 트랜지스터 및 저전압 모오스(MOS) 트랜지스터가 있는 주변회로 영역 (B)에 통상의 사진 식각(optical lithography) 방법을 통하여 메탈 콘텍 홀을 형성 한다.
도면에는 나타나지 않았지만 상기 콘텍 홀 마스크는 하드 마스크층을 사용한다. 하드 마스크층은 미세 패턴화 되는 공정에 맞추어 특성에 맞는 다수의 층으로 형성된다.
하드 마스크층은 대체적으로 하부에 산화막이나 질화막으로 하부층을 형성하고, 하부층상에 유기막을 형성한 다음, 반사 방지막으로 질화막을 이용하는 복수층으로 형성된 복합막을 사용한다.
상기 메탈 콘텍 홀안에 베리어 메탈(barrier metal)(295)을 스퍼터링(spattering) 방법으로 100Å 두께로 형성한다. 베리어 메탈(barrier metal)(295) 물질로는 Ti, TiN, TiW, Ti/TiN 등의 고융점 금속 또는 그 질화물을 사용한다.
상기 베리어 메탈(barrier metal)층(295)은 텅스텐 플러그(300)가 기판과 직접 접하는 경우 고저항이 발생하는 것을 방지하거나, 베리어 메탈(barrier metal)(295)이 접하는 물질과 접촉강도를 높여준다.
상기 베리어 메탈(barrier metal)(295) 상부에 텅스텐 플러그(300)층을 데포하고 통상의 CMP 공정을 통하여 평탄화 한다. 상기 텅스턴 플러그 (300) 형성 후 제 3 층간 절연막 (305)을 형성 한다.
도 22를 참조하면, 고전압 MOS 트랜지스터 및 저전압 MOS 트랜지스터가 있는 주변회로 영역 (B)에 통상의 사진 식각 방법을 통하여 메탈 콘텍 홀(310)을 형성 한다.
상기 메탈 콘텍홀(310)은 이미 형성해 놓은 텅스텐 플러그(300)와 일치할 수 있도록 얼라인를 잘해야 한다.
도면에는 나타나지 않았지만 사진 식각 시 마스크는 하드 마스크층을 사용한다. 하드 마스크층은 미세 패턴화 되는 공정에 맞추어 특성에 맞는 다수의 층으로 형성된다.
하드 마스크층은 대체적으로 하부에 산화막이나 질화막으로 하부층을 형성하고, 하부층상에 유기막을 형성한 다음, 반사 방지막으로 질화막을 이용하는 복수층 으로 형성된 복합막을 사용한다.
메모리 셀 영역A에 있는 상부 전극(285) 상에 상부 전극(285)과 전기적인 연결을 할 수 있는 구조물을 형성하기 위해서 콘텍 홀(315)을 형성 한다.
도 23을 참조하면, 상기 메모리 셀 영역 A 및 고전압 모오스 트랜지스터 및 저전압 모오스 트랜지스터가 형성되는 주변회로 영역 B의 메탈 콘텍 홀안에 베리어 메탈(barrier metal)(320)을 스퍼터링(spattering) 방법으로 100Å 두께로 형성한다.
상기 베리어 메탈(barrier metal)(320) 물질로는 Ti, TiN, TiW, Ti/TiN 등의 고융점 금속 또는 그 질화물을 사용한다.
상기 베리어 메탈(barrier metal)층(320)은 접하는 물질과 접촉강도를 높여준다.
상기 베리어 메탈(barrier metal) (320) 상부에 텅스텐 플러그(325)층을 증착하고 통상의 CMP 공정을 통하여 평탄화 한다.
도 24 및 도 25를 참조하면, 상기 텅스텐 플러그 (325 )상부에 메탈 배선(330)층을 형성한다. 상기 메탈 배선(330) 물질로는 Al를 사용 한다.
도면은 편의상 메탈배선(330) 단층 구조로 도시하였으나 베리어 메탈을 포함하고 메탈 배선 상부는 캡핑 처리하여 난반사를 막는 물질층으로 구성 되어 있다.
메탈 배선층(330) 형성 후 제 4 층간 절연막(335)을 형성 한다. 상기 제 4 층간 절연막 (335) 물질로는 HDP 4000Å, P-TEOS 6000Å 등 복합막을 사용하고 평탄화 한다.
도 26을 참조하면, 메모리 셀 영역 A, 고전압 모오스 트랜지스터와 저전압 모오스 트랜지스터가 있는 주변회로 영역 B에 최상위 메탈 배선(340)을 형성 한다. 최상위 메탈(340) 형성 후 보호막(345)으로 피복한다.
최상위 메탈 배선(340)은 외부 단자와 연결되는 패드가 형성되는 배선이 됨으로 도면에는 나타나지 않았지만 보호막(345)이 오픈된 영역이 있다.
또한 도면에는 간략하게 본 발명의 특징적인 부분만 도시되었으나 금속배선 형성 시 반도체 기판에 형성된 하부 도전층(140)과 연결되는 콘텍 및 비아 금속층을 형성 한다.
상기의 공정으로 형성된 상변화 메모리 디바이스는 기존의 광학 리소그래피에 의해서 형성된 하부전극과의 접촉면적보다 월등히 작은 실질 접촉면적을 갖는 하부 전극과 접촉하는 면적을 다공성 절연막을 통해서 효과적으로 얻을 수 있으며, 이러한 미세 접촉 면적은 큰 전류 밀도를 얻을 수 있다.
도 27 및 도 33은 본 발명의 따른 다른 방법으로 다공성 절연막 안에 나노와이어 네트워크 단원계 상변화층을 갖는 상변화 메모리 PRAM 소자 장치의 형성 공정 단면도이다.
도 27의 공정은 도 10 및 도 18과 같은 방법으로 진행한다.
도 28을 참조하면 상기 하부전극(470) 상에 다공성 절연막 (475)을 형성한다. 상기 다공성 절연막(475)은 Silsesquioxane(SSQ) 계열의 물질, 무극성 탄소-탄소 결합을 하고 있는 고분자 물질 및 Silica 계열의 물질중 선택된 어느 하나의 물질로 형성된다.
상기 다공성 절연막 형성방법은 CVD 방법을 이용 한다.
상기 다공성 절연막 (475)상에 플라즈마 원자층 적층법(PEALD)으로 안티몬(Sb)층(480)을 형성 한다. 상기 안티몬(Sb)층(480)이 형성되는 동안 다공안에는 나노와이어 네트워크 안티몬(Sb)층 (도시되지 않음)이 동시에 형성 된다. (도 4 참조)
상기 나노와이어 네트워크 안티몬층(도시되지 않음)은 1*1nm2 정도의 극미세의 기공안에 채워져 생기는 것으로 하부 전극 (470)과 접촉하는 면적은 다수의 미세한 기공 크기의 합으로 형성된다.
즉 일반적인 상변화 소자의 하부 전극과 상변화층의 접촉 면적은 접촉하는 공간 모두가 접촉 면적이 되나, 본 발명에 의해서 만들어지는 하부 전극과 상변화층의 접촉 면적은, 전체적인 하부 전극의 접촉 면적에서 다공성 절연막이 차지하는 면적을 뺀 면적이 실질적인 하부전극과 상변화층의 접촉 면적이 된다.
따라서, 기존의 광학 리소그래피에 의해서 형성된 하부전극과의 접촉면적보다 월등히 작은 실질 접촉면적을 갖는 하부 전극과 접촉하는 면적을 다공성 절연막을 통해서 효과적으로 얻을 수 있으며, 이러한 미세 접촉 면적은 큰 전류 밀도를 얻을 수 있다.
하부전극(470)과 나노와이어 네트워크 상변화층의 접촉 면적이 작을수록 상변화 물질층에 전류를 가하여 상변화를 시킬 때 적은 전류로도 상변화 물질층의 상변화를 발생시켜 비정질 및 결정 상태의 상변화 반응에서 얻을 수 있는 저항차이를 이용 메모리 디바이스로 활용 할 수 있다.
도 29 및 도 33은 앞에서 설명한 도 19 및 도 26과 동일한 방법으로 진행 한다.
도 34는 광대역 이동통신이 가능한 휴대폰 네트워크를 보여주는 통신 시스템 개략도이다.
광대역 이동 통신 시스템(600)은 센서모듈(610) 및 위치 추적 시스템(GPS)(615)과 휴대폰(620)을 포함하며, 부수적으로 데이터 서버(650)와 기지국(660)이 서로 연결 되면서 통신을 할 수 있다.
모든 시스템이 유무선으로 연결되면서 많은 양의 데이터를 주고 받아야하는 관계로 시스템 성능이 중요한 핵심 요소가 되고 있다.
특히 이동 통신 단말기(620)는 많은 데이터를 주고받고 읽고 쓰는 관계로 고속 스피드 및 높은 데이터 신뢰성이 요구된다.
이러한 요구를 충족시킬 수 있는 상용화된 메모리 디바이스 중 본 발명의 상변화 메모리 디바이스 PRAM 소자는 고속의 읽고 쓰는 능력과 낮은 동작전압 높은 데이터 신뢰성이 겸비되어 차세대 이동통신 단말기에 장착할 경우 모든 욕구를 충족시킬 수 있는 새로운 디바이스로 떠오르고 있다.
본 발명에 의해서 만들어진 상변화 메모리 PRAM을 장착한 휴대폰은 고속 스피드 및 높은 데이터 신뢰성을 실현 발수 있어 차세대 휴대폰 네트워크와 결합되어 차세대 통신망을 구축할 수 있다.
또한 상변화 메모리 PRAM 제조 공정의 특성상 다른 디바이스와 결합 엠버디 드 메모리(embedded memory)를 만들 경우 본 발명의 개념을 활용하여 다양한 디바이스를 만들어 상기의 통신 네트워크뿐 아니라 다양한 디지털 시스템에 응용 할 수 있다.
또한 상변화 메모리 디바이스를 만들 때 낮은 전류로도 상변화를 구현할 수 있어 전력소모가 작아 소형 디지털 디바이스 시스템에 사용 할 수 있다.
본 발명의 실시예를 통한 상변화 메모리 PRAM 제작은 제조원가가 낮고 불량이 없는 디바이스를 만들 수 있다.
도 1은 상변화 메모리 디바이스를 보여주는 전자 현미경 사진.
도 2는 상변화 메모리 디바이스 구성을 보여주는 단위 칩 회로도.
도 3은 단위 셀 상변화 메모리 구성을 보여주는 회로도.
도 4는 본 발명의 기술로 만들어진 다공성 절연막 속에 나노와이어 네트워크 상변화층을 갖는 상변화 메모리 단면도.
도 5 는 다공성 절연막 다공속에 나노와이어 네트워크 상변화층을 형성하는 공정을 보여주는 공정도.
도 6a 및 6b는 도 5의 공정도로 진행했을 때 나타나는 상변화층을 보여주는 전자 현미경 사진.
도 7은 도 5의 공정으로 진행한 다공성 절연막 속에 나노와이어 네트워크 상변화층이 형성되어 있는 것을 보여주는 전자 현미경 사진.
도 8은 도 5의 공정으로 진행한 시료 샘플을 수직으로 성분 분석을 했을 때 나타나는 안티몬(Sb), Ti 성분의 분포를 보여주는 그래프다.
도 9는 상기 시료 샘플을 상부 전극까지 완성 후 안티몬(Sb) 나노와이어 네트워크를 통하여 상부 전극에서 하부 전극으로 전류가 흐르는지와 저항 변화를 통하여 PRAM 셀로 적합한지를 실험한 전기적인 데이터의 그래프다.
도 10 및 도 33은 본 발명의 기술로 만들어진 다공성 절연막 속에 단원계 상변화층을 갖는 상변화 메모리 디바이스 제조 방법을 보여주는 공정 단면도.
도 32는 본 발명의 상변화 메모리를 사용하는 휴대폰 네트워크.
< 도면의 주요 부분에 대한 부호의 설명>
100: 절연막 110: 하부전극
120: 다공성 절연막 130: 단원계 상변화층
135: 나노와이어 네트워크 상변화층 140: 상부전극
200, 400: 반도체 기판 210, 410: 질화막
220, 420: 게이트 유전막 225, 425: 게이트 전극
230, 430: 게이트 스페이서 240, 440: 불순물 도전층
245, 445: 제 1 층간 절연막 250, 450: 제 2층간 절연막
260, 265, 460, 465: PN 다이오드
270, 470: 하부 전극 275, 475: 나노와이어 네트워크 상변화층
280, 480: 상변화층 285, 485: 상부 전극
290, 490: 평탄화층 295, 495 제 1 베리어 금속층
300, 500: 제 1 금속층 305, 505: 제 3 층간 절연막
320, 520: 제 2 베리어 금속층 325, 525: 제 2 금속층
330, 530: 제 1 금속 배선 335, 535: 제 4 층간 절연막
340, 540: 제 2 금속배선 345, 545: 보호막
600: 통신 시스템 610: 센서모듈
615: 위치 추적 시스템(GPS) 620: 휴대폰
650: 데이터 서버 660: 기지국

Claims (10)

  1. 반도체 기판상에 층간 절연막을 형성하는 단계;
    상기 층간 절연막상에 콘텍을 형성하는 단계;
    상기 콘텍에 하부전극을 형성하는 단계;
    상기 하부전극 상에 다공성 절연막을 형성하는 단계;
    상기 다공성 절연막상에 단원계 상변화층을 형성하는 단계;
    상기 단원계 상변화층 형성 시 다공성 절연막 다공속에 나노와이어 네트워크 상변화층이 동시에 형성되는 것이 특징인 반도체 제조 방법.
  2. 제1항에 있어서, 상기 상변화층 상에 상부 전극을 형성하는 공정을 더 포함하는 것이 특징인 반도체 제조 방법.
  3. 제1항에 있어서, 상기 상변화층 형성 공정은 단원자 증착법(ALD) 공정인 것이 특징인 반도체 제조 방법.
  4. 제1항에 있어서, 상기 단원계 상변화형성 공정은 안티몬(Sb) 또는 비스무스(Bi)층 형성 공정인 것이 특징인 반도체 제조방법.
  5. 반도체 기판상에 형성된 절연막;
    상기 절연막에 형성된 콘텍;
    상기 콘텍 안에 형성된 하부전극;
    상기 하부전극 상에 형성된 다공성 네트워크 기공을 갖는 절연막;
    상기 네트워크 기공안에 형성 된 나노와이어 안티몬 상변화 물질층;
    상기 상변화층상에 상부 전극이 형성된 것이 특징인 반도체 장치.
  6. 제5항에 있어서, 상기 하부 전극 아래는 다이오드가 형성된 것이 특징인 반도체 장치.
  7. 제5항에 있어서, 상기 나노와이어 네트워크 형태의 단원계 안티몬 상변화층 나노와이어 두께는 10nm 미만인 것이 특징인 반도체 장치.
  8. 반도체 기판상에 형성된 하부 전극;
    상기 하부 전극상에 다공성 절연막 속에 나노와이어 네트워크 형태의 단원계 저항 변이 물질층이 형성된 것이 특징인 반도체 소자.
  9. 제 8항에 있어서, 상기 저항 변이 물질층은 안티몬 또는 비스무스 층인 것이 특징인 반도체 소자.
  10. 제 8항에 있어서, 상기 저항 변이 물질층상에 상부 전극이 형성된 것이 특징 인 반도체 소자.
KR1020090055763A 2009-06-23 2009-06-23 다공성 산화막 속에 형성된 나노와이어 네트워크 단원계 상변화층을 갖는 상변화 메모리 및 형성 방법 KR101675322B1 (ko)

Priority Applications (3)

Application Number Priority Date Filing Date Title
KR1020090055763A KR101675322B1 (ko) 2009-06-23 2009-06-23 다공성 산화막 속에 형성된 나노와이어 네트워크 단원계 상변화층을 갖는 상변화 메모리 및 형성 방법
US12/801,450 US8193029B2 (en) 2009-06-23 2010-06-09 Methods of manufacturing phase-change random access memory devices with phase-change nanowire formation using single element
US13/455,297 US8330226B2 (en) 2009-06-23 2012-04-25 Phase-change random access memory devices with a phase-change nanowire having a single element

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1020090055763A KR101675322B1 (ko) 2009-06-23 2009-06-23 다공성 산화막 속에 형성된 나노와이어 네트워크 단원계 상변화층을 갖는 상변화 메모리 및 형성 방법

Publications (2)

Publication Number Publication Date
KR20100137627A true KR20100137627A (ko) 2010-12-31
KR101675322B1 KR101675322B1 (ko) 2016-11-14

Family

ID=43354701

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020090055763A KR101675322B1 (ko) 2009-06-23 2009-06-23 다공성 산화막 속에 형성된 나노와이어 네트워크 단원계 상변화층을 갖는 상변화 메모리 및 형성 방법

Country Status (2)

Country Link
US (2) US8193029B2 (ko)
KR (1) KR101675322B1 (ko)

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US8921822B2 (en) 2012-12-26 2014-12-30 SK Hynix Inc. Phase-change random access memory device and method of manufacturing the same
KR20150012003A (ko) * 2013-07-24 2015-02-03 인천대학교 산학협력단 원자층 증착법을 이용한 나노선의 제조 방법

Families Citing this family (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US8378328B2 (en) * 2008-02-22 2013-02-19 International Business Machines Corporation Phase change memory random access device using single-element phase change material
US8213224B2 (en) 2009-11-23 2012-07-03 International Business Machines Corporation High density low power nanowire phase change material memory device
US9054296B2 (en) 2013-01-03 2015-06-09 Samsung Electronics Co., Ltd. Semiconductor device having diode and method of forming the same
CN112490359B (zh) * 2020-11-30 2022-08-05 华中科技大学 一种基于AAO模板的Sb单元素纳米颗粒相变储存器及其制备方法

Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2006190941A (ja) * 2005-01-07 2006-07-20 Ind Technol Res Inst 相変化メモリおよびその製造方法
KR20070031714A (ko) * 2005-09-15 2007-03-20 재단법인서울대학교산학협력재단 상변화 메모리 소자 및 그 제조방법
KR20090003709A (ko) * 2007-07-03 2009-01-12 주식회사 하이닉스반도체 피엔 다이오드를 이용한 상변화 기억 소자 및 그 제조방법

Family Cites Families (15)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH02244722A (ja) 1989-03-17 1990-09-28 Casio Comput Co Ltd 半導体素子のバンプ電極形成方法
US6465132B1 (en) * 1999-07-22 2002-10-15 Agere Systems Guardian Corp. Article comprising small diameter nanowires and method for making the same
US7015497B1 (en) * 2002-08-27 2006-03-21 The Ohio State University Self-aligned and self-limited quantum dot nanoswitches and methods for making same
US7087920B1 (en) * 2005-01-21 2006-08-08 Hewlett-Packard Development Company, L.P. Nanowire, circuit incorporating nanowire, and methods of selecting conductance of the nanowire and configuring the circuit
JP4542995B2 (ja) * 2006-02-02 2010-09-15 株式会社東芝 相変化記録媒体
JP2006165595A (ja) 2006-02-03 2006-06-22 Seiko Epson Corp 半導体装置及びその製造方法
JP2007220959A (ja) 2006-02-17 2007-08-30 Fujitsu Ltd 半導体装置及びその製造方法
US7863381B2 (en) * 2006-03-08 2011-01-04 3M Innovative Properties Company Polymer composites
US7534980B2 (en) * 2006-03-30 2009-05-19 Ut-Battelle, Llc High magnetic field ohmically decoupled non-contact technology
US7771695B2 (en) * 2006-07-21 2010-08-10 International Business Machines Corporation Complexes of carbon nanotubes and fullerenes with molecular-clips and use thereof
US7989843B2 (en) * 2006-08-25 2011-08-02 National Institute For Materials Science Semiconductor and method for producing the same
KR20090075539A (ko) * 2008-01-04 2009-07-08 삼성전자주식회사 단일 조성의 반금속 박막을 이용한 상변화 메모리
US7961494B2 (en) * 2008-04-11 2011-06-14 Sandisk 3D Llc Non-volatile multi-level re-writable memory cell incorporating a diode in series with multiple resistors and method for writing same
US7940554B2 (en) * 2009-04-24 2011-05-10 Sandisk 3D Llc Reduced complexity array line drivers for 3D matrix arrays
US7955981B2 (en) * 2009-06-30 2011-06-07 Sandisk 3D Llc Method of making a two-terminal non-volatile memory pillar device with rounded corner

Patent Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2006190941A (ja) * 2005-01-07 2006-07-20 Ind Technol Res Inst 相変化メモリおよびその製造方法
KR20070031714A (ko) * 2005-09-15 2007-03-20 재단법인서울대학교산학협력재단 상변화 메모리 소자 및 그 제조방법
KR20090003709A (ko) * 2007-07-03 2009-01-12 주식회사 하이닉스반도체 피엔 다이오드를 이용한 상변화 기억 소자 및 그 제조방법

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US8921822B2 (en) 2012-12-26 2014-12-30 SK Hynix Inc. Phase-change random access memory device and method of manufacturing the same
KR20150012003A (ko) * 2013-07-24 2015-02-03 인천대학교 산학협력단 원자층 증착법을 이용한 나노선의 제조 방법

Also Published As

Publication number Publication date
US20120205607A1 (en) 2012-08-16
US20100323492A1 (en) 2010-12-23
US8193029B2 (en) 2012-06-05
US8330226B2 (en) 2012-12-11
KR101675322B1 (ko) 2016-11-14

Similar Documents

Publication Publication Date Title
KR101477661B1 (ko) 텅스텐 재성장을 통한 심 없는 텅스텐 패턴 및 그 패턴형성 방법
US7397060B2 (en) Pipe shaped phase change memory
US8373149B2 (en) Resistance change element and manufacturing method thereof
US7875493B2 (en) Memory structure with reduced-size memory element between memory material portions
US7569844B2 (en) Memory cell sidewall contacting side electrode
US7910907B2 (en) Manufacturing method for pipe-shaped electrode phase change memory
US7825398B2 (en) Memory cell having improved mechanical stability
US8415651B2 (en) Phase change memory cell having top and bottom sidewall contacts
US7879645B2 (en) Fill-in etching free pore device
US20070111429A1 (en) Method of manufacturing a pipe shaped phase change memory
US20080272355A1 (en) Phase change memory device and method for forming the same
US20100090192A1 (en) Method for controlled formation of the resistive switching material in a resistive switching device and device obtained thereof
US8133758B2 (en) Method of fabricating phase-change memory device having TiC layer
KR20060128378A (ko) 상변환 기억 소자의 제조방법
JP2009218598A (ja) 抵抗メモリ素子及びその形成方法
US9219231B2 (en) Phase change memory cells with surfactant layers
US20090280599A1 (en) Phase change memory device and method of fabrication
US8518790B2 (en) Method of forming memory device
US20090185411A1 (en) Integrated circuit including diode memory cells
US20150188051A1 (en) Three dimension programmable resistive random accessed memory array with shared bitline and method
KR20100084215A (ko) 베리어 보호막이 있는 실리사이드 하부전극을 갖는 상변화 메모리 소자 및 형성 방법
KR20100137627A (ko) 다공성 산화막 속에 형성된 나노와이어 네트워크 단원계 상변화층을 갖는 상변화 메모리 및 형성 방법
US8802536B2 (en) Phase-change memory device and method of fabricating the same
US20140158972A1 (en) Memory Cells and Methods of Forming Memory Cells
US8254166B2 (en) Integrated circuit including doped semiconductor line having conductive cladding

Legal Events

Date Code Title Description
A201 Request for examination
E902 Notification of reason for refusal
E902 Notification of reason for refusal
E902 Notification of reason for refusal
GRNT Written decision to grant
FPAY Annual fee payment

Payment date: 20191031

Year of fee payment: 4