TWI548076B - 相變化記憶體 - Google Patents

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TWI548076B
TWI548076B TW103122004A TW103122004A TWI548076B TW I548076 B TWI548076 B TW I548076B TW 103122004 A TW103122004 A TW 103122004A TW 103122004 A TW103122004 A TW 103122004A TW I548076 B TWI548076 B TW I548076B
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Description

相變化記憶體
本發明關於一種記憶體元件，特別關於一種相變化記憶體元件。
相變化記憶體具有高讀取速度、低功率、高容量、高可靠度、高寫擦次數、低工作電壓/電流及低成本等特質，且非常適合與CMOS製程結合，可用來作為較高密度的獨立式或嵌入式的記憶體應用，是目前十分被看好的下一世代新記憶體。由於相變化記憶體技術的獨特優勢，也使得其被認為非常有可能取代目前商業化極具競爭性的SRAM與DRAM揮發性記憶體與Flash非揮發性記憶體技術，可望成為未來極有潛力的新世代半導體記憶體。
相變化記憶體結構主要係利用自加熱(self-heating)，即將電流流經相變化材料，產生相變化所需之熱能。上電性接觸區相變化記憶體一般係較下電性接觸區廣泛被使用。該上電性接觸區相變化記憶體可具有一孔洞填充一相變化材料，並配置於一經微影蝕刻所得之下電極之上，接著，再配置一經微影蝕刻所得之上電極。較大的接觸區域將導致較大的電流需求以寫入資訊進一記憶單元中。由微影、蝕刻、或其他技術所定義出的不同下或上接觸寬度，會導致不同的所需寫入電流。
就理想狀態來說，相變化記憶體其相變層與電極之接觸面積係為一截面區域，例如以柱狀或橋接方式達成。然而，綜觀目前相變化記憶體的發展趨勢，可以明顯的發現，當接觸的截面區域縮小時，將導致元件的操作電壓需增大。此外，另一問題則是傳統的相變化記憶體保熱能力較差，這是由於電極往往會成為一散熱單元。
Macronix(美國專利公開第20060284157號專利及美國專利公開第20060284258號專利)揭露一相變化記憶體之橋接結構。然而，由於對於橋接結構而言，電極係為唯一之接觸區，且又來加熱相變化材料區之熱易由電極流失，使得在寫入資料使若需之電壓較大，較無效率。
美國專利US7,119,353揭露一種包含相變化記憶體的裝置，係該裝置包含一形成有金氧半導體場效電晶體的基底、一介電層、一金屬栓、及一相變化記憶體。其中該相變化記憶體包含一相變化材料層、及一對電極。而該金氧半導體場效電晶體係藉由該金屬栓與該相變化記憶體之電極電性連結。如此一來，該相變化記憶體可藉由相變化層的厚度來控制產生相變化的區域。然而，如圖所示該相變化層與電極的接觸面積仍大，無法有效增加加熱效率並降低相變化記憶體元件的操作電流。
有鑑於此，設計一嶄新的相變化記憶體元件之製程，來克服習知技術的缺點，實為相變化記憶體製程技術極需研究之重點。
根據本發明一較佳實施例，該相變化記憶體元件包含：一下電極；一第一電性孤立導體位於該下電極之上；一第二電性孤立導體位於該第一 電性孤立導體之上；一上電極位於該第二電性孤立導體之上；以及一相變化材料接觸每一該下電極、該第一電性孤立導體、該第二電性孤立導體及該上電極之至少一表面。
根據本發明另一較佳實施例，該相變化記憶體元件包含：一第一電極；一第二電極；一電性孤立導體位於該第一電極及該第二電極之間；以及一相變化材料接觸每一該第一電極、該第二電極及該電性孤立導體，其中該相變化材料之寬度係小於該電性孤立導體之厚度。
根據本發明又一較佳實施例，該相變化記憶體元件包含：一種相變化記憶體，包含：一第一電極；一第二電極；一電性孤立導體位於該第一電極及該第二電極之間，其中該電性孤立導體並未與該第一電極及該第二電極直接接觸；以及一相變化材料接觸每一該第一電極、該第二電極及該電性孤立導體。
以下藉由數個實施例，以更進一步說明本發明之方法、特徵及優點，但並非用來限制本發明之範圍，本發明之範圍應以所附之申請專利範圍為準。
10‧‧‧基底
12‧‧‧介電層
14‧‧‧第一電極
16‧‧‧第二電極
18‧‧‧介電層
20‧‧‧金屬層
21‧‧‧尖端
22‧‧‧金屬間隙壁
23‧‧‧電極側壁
24‧‧‧圖形化介電層
26‧‧‧相變化材料層
28‧‧‧介電層
30‧‧‧介電層
32‧‧‧電晶體
34‧‧‧金屬栓
36‧‧‧貫孔
38‧‧‧位元線
40‧‧‧貫孔
42‧‧‧金屬栓
100‧‧‧基底
112‧‧‧介電層
114‧‧‧第一電極
116‧‧‧第二電極
118‧‧‧介電層
120‧‧‧金屬層
121‧‧‧尖端
122‧‧‧金屬間隙壁
123‧‧‧電極側壁
124‧‧‧圖形化介電層
125‧‧‧溝槽
126‧‧‧相變化材料層
128‧‧‧介電層
130‧‧‧介電層
200‧‧‧相變化記憶體元件
210‧‧‧下電極
212‧‧‧第一隔熱層
214‧‧‧第一介電層
216‧‧‧第一電性孤立導體
218‧‧‧第二介電層
220‧‧‧第二電性孤立導體
222‧‧‧第三介電層
224‧‧‧第二隔熱層
226‧‧‧上電極
228‧‧‧相變化材料間隙壁
230‧‧‧介電層間隙壁
T1‧‧‧隔熱層之厚度
T2‧‧‧電性孤立導體之厚度
W‧‧‧相變化材料間隙壁寬度
第1a至第1j係顯示本發明一實施例所述之相變化記憶體的製作流程剖面圖。
第2圖係顯示一具有本發明所述之相變化記憶體的裝置其剖面結構圖。
第3圖係顯示本發明另一實施例所述之相變化記憶體的剖面結構圖。
第4a至第4j係顯示本發明又一實施例所述之相變化記憶體的製作流程剖面圖。
第5圖係顯示一本發明一實施例所述具有電性孤立導體之柱狀相變化記憶體的剖面結構圖。
以下，請配合圖式，來詳細說明本發明之實施例所述之相變化記憶體的製造方法。
首先，請參考第1a圖，提供一具有一介電層12之基底10。其中，該基底10可為一半導體製程所使用之基底，例如為矽基底。該基底10可為一已完成CMOS前段製程的基底，亦可能包含隔離結構、電容、二極體與其類似物，為簡化圖示起見，圖中僅以一平整基底表示。該介電層12之材質可為氧化矽。
接著，請參考第圖1b，形成一第一電極14及一第二電極16於該介電層12之上，其中該第一電極14及該第二電極16係彼此相隔。該第一電極14及該第二電極16可為相同或不同的材料，例如Al、W、Mo、Ti、TiN、TiAlN、TiW或TaN。該第一電極14可以經由一接觸栓(未圖示)進一步與該基底之底層金屬(未圖示)連性連結。該第一及第二電極14及16係可由相同材料經同一步驟所形成，且共平面。
接著，請參考第1c圖，一介電層18係順應性形成於該基底10之上，並覆蓋該介電層12及該第一及第二電極14及16。該介電層18可包含氮化矽， 以避免接續形成之金屬層與該第一及第二電極14及16直接接觸。該介電層18之厚度可介於10-50nm之間。
接著，請參考第1d圖，該金屬層20係順應性形成於該介電層18之上。該金屬層20之厚度可介於10-50nm之間。該金屬層20適合的材料可包含Al、W、Mo、Ti、TiN、TiAlN、TiW或TaN。
接著，請參考第1e圖，對該金屬層20進行一蝕刻製程(例如非等向性蝕刻製程)，形成複數具有尖端21之金屬間隙壁22配置於該介電層18之上，並與該第一及第二電極14及16之側壁23相鄰。
接著，請參考第1f圖，對該介電層18進行一蝕刻製程(例如非等向性蝕刻製程)以圖形化該介電層18，形成一圖形化介電層24。
接著，請參考第1g圖，一相變化材料層26係順應性形成於該結構之上。該相變化材料層26可包含In、Ge、Sb、Te、Ga、Sn、或其混合，例如GeSbTe或InGeSbTe。值得注意的是，在該第一及第二電極14及16之間具有兩金屬間隙壁22，此外該金屬間隙壁22之尖端21及該側壁係與該相變化材料層26直接接觸。自從該兩金屬間隙壁22除了與該相變化材料層26直接電性相連外，並未與相變化記憶體元件的其他組件直接電性相連(這裏所述之直接電性相連係指直接接觸並產生電性連結)，因此可作為相變化記憶體元件之電性孤立導體。該相變化材料層26之厚度可介於0.5-10nm。
接著，請參考第1h圖，一介電層28係順應性形成於該相變化材料層26之上。該介電層28可包含氮化矽或氧化矽，亦可與介電層18為相同材料。
接著，請參考第1i圖，利用一微影製程(例如一至二道光罩)圖形化該相變化材料層26及該介電層28，使得殘留之相變化材料層係橫跨該第一及 第二電極14及16，且該相變化材料層26具有一符合半導體製程设计規则(design rule)之橋接寬度。該相變化橋接結構係自對位(self-alignment)形成於電極上。
最後，請參考第1j圖，一介電層30係形成於該上述結構，接著利用一化學機械研磨製程(chemical mechanical planarization、CMP)進行平坦化。該介電層30可可包含氧化矽，亦可與介電層12為相同材料。形成於第二電極正上方之該介電層30、介電層28及該相變化材料層26可以進一步被圖形化形成一貫孔，而該第二電極16可進一步經由該貫孔與一導電層(未圖示)電性連結(藉由一接觸栓)。
根據本發明一較佳實施例，請參考第2圖，係揭露包含上述相變化記憶體元件之裝置。該裝置包含一具有一電晶體32之基底10，其中該電晶體32係經由一金屬栓34(形成於貫孔36中)與上述相變化記憶體元件之第一電極14進行電性連結。該電晶體32可進一步與一字元線電性連結。此外，一具有一位元線38之電子裝置可經由一金屬栓42(形成於貫孔40中)與上述相變化記憶體元件之第二電極16進行電性連結。
根據本發明另一較佳實施例，請參考第3圖，該相變化記憶體可以具有兩個以上之金屬間隙壁22配置於該第一及第二電極14及16之間，該兩個以上之金屬間隙壁22係與該相變化材料層26直接接觸，作為電性孤立導體，以利多級操作(multi-level operation)。
此外，本發明亦提供另一種相變化記憶體元件及其製作方法，詳述於下。
首先，請參考第4a圖，提供一具有介電層112之基底100。其中，該基底100可為一半導體製程所使用之基底，例如為矽基底。該基底100可為一 已完成CMOS前段製程的基底，亦可能包含隔離結構、電容、二極體與其類似物，為簡化圖示起見，圖中僅以一平整基底表示。該介電層112之材質可為氧化矽。
接著，請參考第圖4b，形成一第一電極114及一第二電極116於該介電層112之上，其中該第一電極114及該第二電極116係彼此相隔。該第一電極114及該第二電極116可為相同或不同的材料，例如Al、W、Mo、Ti、TiN、TiAlN、TiW或TaN。該第一電極114可以經由一接觸栓(未圖示)進一步與該基底之底層金屬(未圖示)連性連結。該第一及第二電極114及116係可由相同材料經同一步驟所形成，且共平面。
接著，請參考第41c圖，一介電層118係順應性形成於該基底100之上，並覆蓋該介電層112及該第一及第二電極114及116。該介電層118可包含氮化矽，以避免接續形成之金屬層與該第一及第二電極114及116直接接觸。該介電層118之厚度可介於10-50nm之間。
接著，請參考第4d圖，該金屬層120係順應性形成於該介電層118之上。該金屬層120之厚度可介於10-50nm之間。該金屬層120適合的材料可包含Al、W、Mo、Ti、TiN、TiAlN、TiW或TaN。
接著，請參考第4e圖，對該金屬層120進行一蝕刻製程(例如非等向性蝕刻製程)，形成複數具有尖端121之金屬間隙壁122配置於該介電層118之上，並與該第一及第二電極114及116之側壁123相鄰。
接著，請參考第4f圖，對該介電層118進行一蝕刻製程(例如非等向性蝕刻製程)以圖形化該介電層118(以該金屬間隙壁作為蝕刻罩幕)，形成一圖形化介電層124。其中，該圖形化介電層124與其相鄰之電極係藉由一溝槽125相隔。
接著，請參考第4g圖，一相變化材料層126係順應性形成於上述結構之上並填滿該溝槽125。該相變化材料層126可包含In、Ge、Sb、Te、Ga、Sn、或其混合，例如GeSbTe或InGeSbTe。值得注意的是，在該第一及第二電極114及116之間具有兩金屬間隙壁122，此外該金屬間隙壁122之尖端121及所有側壁係與該相變化材料層126直接接觸。此外，每一金屬間隙壁122與其相鄰之電極係藉由填入於溝槽中的相變化材料層126所分隔開來。自從該兩金屬間隙壁22除了與該相變化材料層126直接電性相連外，並未與相變化記憶體元件的其他組件直接電性相連(這裏所述之直接電性相連係指直接接觸並產生電性連結)，因此可作為相變化記憶體元件之電性孤立導體。該相變化材料層126之厚度可介於0.5-10nm。
接著，請參考第4h圖，一介電層128係順應性形成於該相變化材料層126之上。該介電層128可包含氮化矽或氧化矽，亦可與介電層118為相同材料。
接著，請參考第4i圖，利用一微影製程(例如一至二道光罩)圖形化該相變化材料層126及該介電層128，使得殘留之相變化材料層係橫跨該第一及第二電極114及116，且該相變化材料層126具有一符合半導體製程设计規则(design rule)之橋接寬度。該相變化橋接結構係自對位(self-alignment)形成於電極上。
最後，請參考第4j圖，一介電層130係形成於該上述結構，接著利用一化學機械研磨製程(chemical mechanical planarization、CMP)進行平坦化。該介電層130可可包含氧化矽，亦可與介電層112為相同材料。形成於第二電極116正上方之該介電層130、介電層128及該相變化材料層26可以進一步被圖形化形 成一貫孔，而該第二電極116可進一步經由該貫孔與一導電層(未圖示)電性連結(藉由一接觸栓)。
根據本發明一較佳實施例，一具有電性孤立導體之相變化記憶體元件200可包含如第5圖所述之結構，詳述於下。
請參考第5圖，該相變化記憶體元件200，由下到上，包含一下電極210、一第一隔熱層212、一第一介電層214、一第一電性孤立導體216、一第二介電層218、一第二電性孤立導體220、一第三介電層222、一第二隔熱層224、以及一上電極226。該相變化記憶體元件200進一步包含一相變化材料間隙壁228覆蓋該上述結構之所有側壁、以及一介電層間隙壁230覆蓋上述之相變化材料間隙壁228。該下電極及該上電極210及226可為相同或不同的材料，例如Al、W、Mo、Ti、TiN、TiAlN、TiW或TaN。該第一及第二隔熱層212及224可為一具有低熱傳導能力之介電材料或相變化材料。該介電層218可為氧化矽。該第一及第二電性孤立導體216及220可以為金屬或相變化材料，若為相變化材料，其可包含In、Ge、Sb、Te、Ga、Sn、或其混合，例如GeSbTe或InGeSbTe。
在本實施例中，該隔熱層使得該電性孤立導體緩慢加熱，且限制該相變化區域在該電性孤立導體間。
值得注意的是，該相變化材料間隙壁228的寬度W必須小於該第一及第二電性孤立導體216及220之厚度T2。當該第一及第二隔熱層212及224為相變化材料時，該相變化材料間隙壁228的寬度W必須小於該第一及第二隔熱層212及224之厚度T1。舉例來說，該相變化材料間隙壁228的寬度W可介於2-5nm之間，該第一及第二電性孤立導體216及220(第一及第二結晶起始層)216及220之厚度T2可為15nm，而該第一及第二隔熱層212及224之厚度T1可為15nm。
綜上所述，本發明所述之相變化記憶體元件，可藉由製程及結構來降低電流及電壓，及解決在操作時熱分佈不均的問題。此外，本發明所述具有電性孤立導體之相變化記憶體元件可執行所謂之多位元(multi-bit capability)儲存。此外，本發明所述之相變化記憶體橋接結構不受限於上電極及下電極臨界尺寸(critical dimension、CD)變化的影響。
雖然本發明已以實施例揭露如上，然其並非用以限定本發明，任何熟習此技藝者，在不脫離本發明之精神和範圍內，當可作些許之更動與潤飾，因此本發明之保護範圍當視後附之申請專利範圍所界定者為準。
雖然本發明已以較佳實施例揭露如上，然其並非用以限定本發明，任何熟習此技藝者，在不脫離本發明之精神和範圍內，當可作些許之更動與潤飾，因此本發明之保護範圍當視後附之申請專利範圍所界定者為基準。
10‧‧‧基底
12‧‧‧介電層
14‧‧‧第一電極
16‧‧‧第二電極
18‧‧‧介電層
22‧‧‧金屬間隙壁
24‧‧‧圖形化介電層
26‧‧‧相變化材料層
28‧‧‧介電層
30‧‧‧介電層
32‧‧‧電晶體
34‧‧‧金屬栓
36‧‧‧貫孔
38‧‧‧位元線
40‧‧‧貫孔
42‧‧‧金屬栓

Claims (14)

  1. 一種相變化記憶體，包含：一下電極；一第一電性孤立導體位於該下電極之上；一第二電性孤立導體位於該第一電性孤立導體之上；一上電極位於該第二電性孤立導體之上；一相變化材料接觸每一該下電極、該第一電性孤立導體、該第二電性孤立導體及該上電極之至少一表面；以及一介電材料接觸該相變化材料之一外表面，其中該相變化材料之相反於該外表面之一內表面接觸每一該下電極、該第一電性孤立導體、該第二電性孤立導體及該上電極之至少一表面。
  2. 如申請專利範圍第1項所述之相變化記憶體，其中該相變化材料包含In、Ge、Sb、Te、Ga或Sn中至少一者。
  3. 如申請專利範圍第1項所述之相變化記憶體，其中該下電極及該上電極包含Al、W、Mo、Ti、TiN、TiAlN、TiW或TaN中至少一者。
  4. 如申請專利範圍第1項所述之相變化記憶體，其中該第一電性孤立導體及該第二電性孤立導體包含Al、W、Mo、Ti、TiN、TiAlN、TiW或TaN中至少一者。
  5. 如申請專利範圍第1項所述之相變化記憶體，更包含：一第一隔熱層位於該下電極及該第一電性孤立導體之間；以及 一第二隔熱層位於該上電極及該第二電性孤立導體之間，其中該相變化材料接觸每一該第一隔熱層及該第二隔熱層之至少一表面。
  6. 一種相變化記憶體，包含：一第一電極；一第二電極；一電性孤立導體位於該第一電極及該第二電極之間；一相變化材料接觸每一該第一電極、該第二電極及該電性孤立導體，其中該相變化材料之寬度係小於該電性孤立導體之厚度；以及一介電材料接觸該相變化材料之一外表面，其中該相變化材料之相反於該外表面之一內表面接觸每一該第一電極、該電性孤立導體及該第二電極之至少一表面。
  7. 如申請專利範圍第6項所述之相變化記憶體，其中該電性孤立導體包含一第一電性孤立導體且更包含與該第一電性孤立導體分隔且位於該第一電極及該第二電極之間的一第二電性孤立導體，其中該相變化材料接觸該第二電性孤立導體。
  8. 如申請專利範圍第6項所述之相變化記憶體，其中該相變化材料形成自對位於該第一電極及該第二電極之一相變化橋接結構。
  9. 如申請專利範圍第6項所述之相變化記憶體，其中該第一電極及該第二電極共平面，且其中該電性孤立導體並未與該第一電極及該第二電極直接接觸。
  10. 一種相變化記憶體，包含：一第一電極；一第二電極；一電性孤立導體位於該第一電極及該第二電極之間，其中該電性孤立導體並未與該第一電極及該第二電極直接接觸；一相變化材料接觸每一該第一電極、該第二電極及該電性孤立導體；以及一介電材料接觸該相變化材料之一外表面，其中該相變化材料之相反於該外表面之一內表面接觸每一該第一電極、該電性孤立導體及該第二電極之至少一表面。
  11. 如申請專利範圍第10項所述之相變化記憶體，其中該電性孤立導體包含一第一電性孤立導體且更包含與該第一電性孤立導體分隔且位於該第一電極及該第二電極之間的一第二電性孤立導體。
  12. 如申請專利範圍第10項所述之相變化記憶體，其中該相變化材料形成自對位於該第一電極及該第二電極之一相變化橋接結構。
  13. 如申請專利範圍第10項所述之相變化記憶體，更包含一第一隔熱層位於該第一電極及該電性孤立導體之間。
  14. 如申請專利範圍第13項所述之相變化記憶體，更包含一第二隔熱層位於該第二電極及該電性孤立導體之間。
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