KR20090061978A - 상변화 물질의 들뜸(Ｐｅｅｌｉｎｇ)현상 방지를 위한 식각조건 변경에 따른 상변화 메모리 소자의 제조방법 - Google Patents
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Abstract
본 발명은 상변화 물질의 들뜸(Peeling)현상을 방지하여 안정적인 구조형성을 위한 상변화 메모리 소자의 제조 방법을 개시한다. 개시된 본 발명에 따른 상변화 메모리 소자의 제조방법은 반도체 기판상에 하부 전극 콘택을 갖는 제 1 절연막을 형성하고, 상기 하부전극 상부에 상변화막, 상부전극 및 제 2 절연막을 순차적으로 형성한 후, 상기 상부전극, 제 2 절연막 상부에 상부전극을 한정하기 위한 마스크 패턴을 형성한다. 다음, 마스크 패턴의 형태로 상기 제 2 절연막, 상부전극 및 상변화막을 식각한다. 이때, 상기, 식각공정은 CHF3, 아르곤(Ar)포함 가스로 진행한다.
PRAM, GST, 식각, Peeling, 측면어택
Description
본 발명은 상변화 메모리 소자의 제조 방법에 관한 것으로서, 특히 상변화 물질(칼코지나이드 물질: Chalcogenide Material)의 들뜸(Peeling)현상 방지를 위한 상변화 메모리 소자의 제조방법에 관한 것이다.
최근 디지털 기술의 발전과 인터넷 보급이 활성화 되면서 누구든지 시간과 장소에 제약이 없이 다양한 서비스를 제공받을 수 있는 유비쿼터스(ubiquitous) 사회로 변화되어 가고 있다. 이러한 서비스를 가능하게 하는 핵심기술 중의 하나가 메모리 기술이다. 이 메모리 중에 가장 많이 사용되는 것이 디램(DRAM), 에스램(SRAM), 플래쉬 메모리(Flash memory)이다. 그러나 모바일, 디지털 정보 통신 산업, 가전 산업의 급속한 발달로 디램 중심의 국내 반도체 산업은 큰 위기를 맞을 수 있다. 왜냐하면, 디램은 모바일 기기 사용 확대로 인한 디지털 환경에 대응하기 위해서는 전원이 차단된 상태에서도 안정적으로 데이터를 보존할 수 있는 비휘발 성, 저전력, 대용량의 특성이 뒷받침되지 않기 때문이다. 이런 특성을 보완하기 위해 디램(DRAM)과 플래쉬 메모리(Flash memory)가 논리소자에 의해 결합된 임베디드 메모리(Embedded memory)가 제안되었다. 하지만, 이들 두 소자를 결합된 상태로 제작하기에는 제조 공정상 어려움이 있다.
그러므로 이들 특성을 모두 만족할 수 있는 초고속, 대용량, 저전압의 특성을 갖는 차세대 메모리 장치가 요구되고 있다. 이와 같은 차세대 반도체 메모리 장치로는 일반적인 메모리 장치에 비해 전력, 데이터의 유지 및 쓰기/읽기 특성이 우수한 FRAM(Ferroelectric RAM), MRAM(Magnetic RAM), PRAM(Phase-change RAM) 또는 NFGM(Nano Floating Gate Memory)등의 소자가 연구되고 있다. 그 중 PRAM은 단순한 구조를 가지면서 저렴한 비용으로 제조될 수 있으며, 고속 동작이 가능하므로 차세대 반도체 메모리 장치로 활발히 연구되고 있다.
PRAM은 인가되는 전류로부터 발생되는 열에 따라 그 결정 상태가 변화되는 상변화막을 갖는다. 현재 PRAM에 적용되는 상변화막으로는 게르마늄(Ge), 안티몬(Sb) 및 텔루르(Te)로 구성된 칼코지나이드 화합물(Ge-Sb-Te:GST)이 주로 이용되고 있다. GST와 같은 상변화막은 공급되는 전류의 크기 및 시간에 따라 발생되는 열에 의하여 그 물질(GST)의 상태가 변화된다. 이러한 GST는 비정질 상태에서 높은 비저항을 갖는 반면, 결정 상태에서는 낮은 비저항을 가지므로, 이 비저항의 차이를 이용하여, 메모리 장치의 데이터 저장 매체로 사용될 수 있다.
한편, 현재 상변화 메모리 장치 역시 저전력 및 고집적화가 요구되고 있으며, 이러한 저전력 및 고집적화 요구에 부응하기 위해 GST막의 동작 전류, 즉, 리 셋 전류(reset current)를 낮추고자 하는 시도가 계속되고 있다.
리셋 전류(Reset Current)를 낮추기 위해서는 현재 상변화막과 콘택되는 하부 전극 콘택(Bottom electric contact)의 면적을 감소시켜 열효율을 증가시키는 방법이 주로 이용되고 있다.
도 1 및 도 2는 미세한 크기의 하부 전극 콘택을 갖는 일반적인 PRAM 소자의 단면도이다.
도 1 및 도 2를 참조하면, 반도체 기판(도시되지 않음)상에 PN 다이오드(Diode, 도시되지 않음) 또는 트랜지스터(Transister, 도시되지 않음)와 같은 스위칭 소자를 형성한다. 스위칭 소자가 형성된 반도체 기판 상에 제 1 절연막(110)을 형성한다. 다음, 제 1 절연막(110)의 소정 부분에, 노광 공정(Photolithography Process) 및 식각 공정을 이용하여 상기 PN 다이오드나 트랜지스터에 접촉할 수 있는 소정의 하부 콘택홀(도시되지 않음)을 형성한다. 하부 콘택홀내에는 전도성 물질을 충진하여, 제 1 절연막 (110)내에 미세 콘택 구조의 하부전극(100)을 형성한다. 이때, 제 1 절연막(110)은 실리콘 질화막 성분을 포함할 수 있다.
하부전극(100) 및 제 1 절연막(110) 상부에 상변화막(120), 상부전극(130) 및 제 2 절연막(140)을 순차적으로 형성한다. 이때, 제 2 절연막(140)은 상변화막(120)의 형상을 유지하기 위해 제공되며, 제 1 절연막(110)과 마찬가지로 내열 특성을 유지하되, 제 1 절연막(110)보다 식각이 잘되는 물질, 예컨대 실리콘 질산화막(SiON)으로 형성될 수 있다. 다음, 제 2 절연막(140), 상부전극(130) 및 상변화막(120)을 소정 부분 식각한다. 이때, 상기 식각 공정은 크게 제 2 절연막(140) 을 식각하는 단계와 상부 전극(130) 및 상변화막(120)을 식각하는 단계로 구분할 수 있다. 제2 절연막(140) 식각단계에서는 아르곤(Ar), 산소(O2) 및 CHF3 가스를 이용하여 진행되고, 상부전극(130)과 상변화막(120) 식각 단계에서는 아르곤(Ar)과 Cl2가스를 이용하여 진행된다.
상부 전극(130) 및 상변화막(120)을 식각하는데 이용되는 Cl2 가스는 상변화막(120)과 제 1 절연막(110) 및 하부전극(100) 사이의 접착력(adhesion force)을 저하시킨다. 이로 인해, 상기 Cl2가 이용되는 식각 공정시 상변화막(120)이 일부 유실되거나, 상변화막(120)과 제 1 절연막(110) 사이에 들뜸(Peeling)현상이 일어날 수 있다. 여기서, 도 1의 도면 부호 120과 도 2 및 도 3의 도면 부호 120a는 각각 유실된 상변화막을 나타낸다. 이와 같이, 상변화막(120)의 유실로 인해, 하부전극(100)이 노출이 되면, 이후 상변화를 위한 가열시, 열손실을 발생하여, 상변화막(120)의 리셋 전류 열화를 초래하는 결과를 가져온다.
따라서, 본 발명의 목적은 상변화 물질의 들뜸(Peeling)현상을 방지하여 안정적인 리셋 전류의 특성을 구현할 수 있는 상변화 메모리 소자의 제조 방법을 제공하는 것이다.
상기한 본 발명의 기술적 과제를 달성하기 위한 상변화 메모리 소자의 제조방법은 다음과 같다. 먼저, 반도체 기판상에 하부 전극 콘택을 갖는 제 1 절연막을 형성하고, 상기 하부전극 상부에 상변화막, 상부전극층 및 제 2 절연막을 순차적으로 형성한다. 다음, 상기 제 2 절연막을 소정 부분 패터닝하는 1차 식각 단계를 진행하고, 상기 패터닝된 제 2 절연막을 마스크로 하여 상부 전극 및 상변화막 일부를 식각하는 2차 식각 단계를 진행한다. 이때, 2차 식각 단계시 Cl2 가스를 식각 가스로서 포함하되, 상기 상부전극 및 상변화막 식각시 제공되는 Cl2 가스의 양은 상기 제 2 절연막 식각시(1차 식각시) 제공되는 Cl2 가스의 양보다 적음이 바람직하다.
다음, 잔여 상변화막을 식각하는 3차 식각 단계를 더 진행할 수 있다. 상기 잔여 상변화막은 상기 상부 전극을 식각시 사용되었던 Cl2 가스의 양보다 Cl2 가스로서 식각된다.
본 발명에 의하면, 상부 전극을 한정하기 위한 식각시, 상변화막의 측벽손실 방지 및 상변화막과 하부전극과의 들뜸현상(Peeling) 방지를 위해 식각시 이용되는 Cl2 가스의 양을 줄이는 대신 HBr 가스를 대체 가스로서 이용한다. 이에 의해, 상부 전극 및 상변화막 식각시 Cl2 가스에 의한 유실을 방지할 수 있어 상변화 메모리 소자의 제조 공정시 좀 더 안정적인 구조 형성을 할 수 있다.
이하 첨부한 도면에 의거하여 본 발명의 바람직한 실시예를 설명하도록 한다.
도 3를 참조하면, 반도체 기판(도시되지 않음)을 준비한다. 반도체 기판은 스위칭 소자, 예컨대, PN 다이오드(Diode, 도시되지 않음) 또는 트랜지스터(Transistor, 도시되지 않음)가 형성되어 있을 수 있다. 이러한 반도체 기판 상부에 제 1 절연막(210)을 형성한다. 제 1 절연막(210)으로는 내열 특성이 우수한 실리콘 질화막(SiN)이 이용될 수 있다. 제 1 절연막(210)의 소정부분에 현재의 노광 공정과 식각공정으로 얻을 수 있는 최소 직경으로 콘택홀(도시되지 않음)을 형성한다. 다음, 콘택홀 내에 도전물을 충전하여, 하부 전극(200)을 형성한다.
이때, 하부 전극(200)은 그 자체가 하부 전극 콘택으로 이용될 수도 있고, 또는 하부 전극(200)과 스위칭 소자 사이에 별도의 하부 전극 콘택이 마련될 수 있다.
그 후 하부 전극(200)을 둘러싼 제 1 절연막(210)과 하부전극 위에, 상변화막(220), 상부전극층(230) 및 제 2 절연막(240)을 순차적으로 형성한다. 상변화막(220)으로는 GST계열 물질(칼코지나이드 물질, Chalcogenide Material)이 이용될 수 있고, 하부전극(200) 및 상부전극층(230)으로는 Ti/TiN계열의 도전층이 이용될 수 있다. 또한, 제 2 절연막(240)으로는 고온 공정 및 포토리소그라피 공정시 상기 상변화막(120)의 형상을 유지할 수 있는 하드 마스크막으로서, 예컨대, 실리콘 질산화막(SiON)이 이용될 수 있다.
그 후, 상부 전극의 형태를 한정하기 위한 마스크 패턴(250)을 공지의 포토리소그라피 공정에 의해 상기 제 2 절연막(240) 상부에 형성한다. 이때, 상기 마스크 패턴(250)은 상기 하부 전극(200)을 포함하는 크기로 형성됨이 바람직하다.
다음, 도 4에 도시된 바와 같이, 마스크 패턴(250)을 이용하여 노출된 제 2 절연막(240), 상부 전극(230) 및 상변화막(220)을 식각한다.
종래에는 상기 식각공정중 1차 식각 단계에서는 CHF3, 아르곤(Ar) 그리고 산소(O2)가스를 이용하여 제2 절연막(240)을 식각하였고, 2차 식각 단계에서는 상부전극과 상변화막(220)을 식각하기 위해 아르곤(Ar)과 Cl2가스를 약 5:1 비율로 진행하였다. 여기에서 Cl2가스의 영향으로 적층된 상변화막, 상부전극층의 측면유실(Side Attack)이 발생되었다.
이런 현상을 방지하기 위하여, 본 실시예에서는 도 4에 도시된 바와 같이, 제 2 절연막(240)을 CHF3, 아르곤(Ar) 그리고 산소(O2)가스를 이용하여 식각하는 1차 식각 단계를 진행한다. 도면 부호 260은 1차 식각 단계를 나타낸다.
다음, 도 5에 도시된 바와 같이, 패터닝된 제 2 절연막(240)을 마스크로 하여, 상부 전극(230) 및 상변화막(220)의 일부를 식각하는 2차 식각 단계를 진행한다. 이때, 상부 전극(230)은 CHF3 가스, Ar 가스 및 Cl2 가스를 포함하는 혼합 가 스로 식각될 수 있다. 이때, Cl2 가스로 인한 상부 전극(230) 및 상변화막(220)의 측면 어택(Side Attack)을 방지할 수 있도록, 상부 전극(230) 식각시 제공되는 Cl2 가스는 종래보다 적은 양인 10 내지 12 sccm이 공급된다. 이때, 2차 식각 단계에서 상기 상변화막(220)은 상부 전극(230)의 과도 식각에 의해 일부 제거되는 것일 수 있으며, 상기 2차 식각 단계에서 식각되는 상변화막(220) 전체 상변화막(220) 두께의 1/5 내지 2/5 일 수 있다(도 6 참조).
다음, 도 6에 도시된 바와 같이, 패터닝된 제 2 절연막(240)을 마스크로 하여, 잔류하는 상변화막(220)을 식각하는 3차 식각 단계를 진행한다. 이때, 잔류하는 잔여 상변화막(220)은 HBr 가스를 포함하는 혼합 가스로 식각될 수 있다. 즉, 3차 식각 단계에서는, Cl2 가스로 인한 상변화막(220)의 측면 어택(Side Attack)을 방지할 수 있도록, 상부 전극(230) 식각시(2차 식각 단계시) 제공되는 Cl2 가스의 양을 보다 줄여서 식각 공정을 진행한다. 이때, HBr 가스는 Cl2 가스와 마찬가지로 상변화막(220)을 식각하는 특성을 갖지만, Cl2 가스와는 달리 측면 운동 특성은 낮아 상변화막(220)의 측면 유실을 방지한다. 본 실시예에서는 예컨대, HBr 가스를 20 내지 30sccm 제공하고, Cl2 가스는 5 내지 10sccm 제공한다.
이와 같이, 상변화막(220) 식각시 Cl2 가스 대신 대체 가스로서 측벽 어택이 낮은 HBr 가스를 사용함으로써, 상변화막(220)을 용이하게 식각할 수 있으면서, 적층막들(220,230) 측면부의 손실(Side Attack)과 들뜸(Peeling, 도 2) 현상을 방지 할 수 있다. 이에 따라, 하부 전극(200)의 측벽 노출을 방지하고, 적층막들(220,230)의 측면부 손실, 들뜸 현상을 방지하여, 상변화막의 열 효율을 개선할 수 있다. 여기서, 230a는 패터닝된 상부 전극을 나타내고, 220a는 패터닝된 상변화막을 나타낸다.
그 다음, 도 7에 도시된 바와 같이, 마스크 패턴(250)을 공지의 에슁(ashing) 또는 클리닝(cleaning) 공정을 통해 제거한다.
이에 따라, 상부 전극(230a) 및 상변화막(220a)을 식각하는 공정시, 식각 가스로서 Cl2 가스의 양을 줄이므로써, 적층막들(220,230)의 측면부 손실, 들뜸현상(도 2)을 방지하여, 상변화막의 열 효율을 개선할 수 있다.
이상 본 발명은 상기 바람직한 실시예를 들어 상세하게 설명하였으나, 본 발명은 상기 실시예에 한정되지 않고, 본 발명의 기술적 사상의 범위 내에서 당 분야에서 통상의 지식을 가진 자에 의하여 여러 가지 변형이 가능하다
도 1은 일반적인 식각 방법을 통해 진행되어, 상변화막이 유실되어진 상변화 메모리 소자의 단면도,
도 2는 식각후에 상변화막이 들뜸현상(Peeling)이 발생한 상변화 메모리 소자의 단면도,
도 3 내지 도 7은 본 발명의 실시에 따른 상변화 메모리 소자의 제조방법을 설명하기 위한 단면도, 및
도 8은 들뜸현상(Peeling)이 발생한 상변화막에 대한 전자주사현미경 사진이다.
<도면의 주요 부분에 대한 부호의 설명>
100: 하부전극 110: 제 1 절연막
120: 유실된 상변화막 120a: 들뜬(Peeling) 상변화막
130: 상부전극 140: 제 2 절연막
200: 하부전극 210: 제 1 절연막
220: 상변화막 220a: 식각된 상변화막
230: 상부전극 230a: 식각된 상부전극
240: 제 2 절연막 240a: 식각된 제 2 절연막
250: 마스크
Claims (8)
- 반도체 기판상에 하부 전극 콘택을 갖는 제 1 절연막을 형성하는 단계;상기 하부전극 상부에 상변화막, 상부전극층 및 제 2 절연막을 순차적으로 형성하는 단계;상기 제 2 절연막을 소정 부분 패터닝하는 1차 식각 단계;상기 패터닝된 제 2 절연막을 마스크로 하여 상부 전극층을 식각하는 2차 식각 단계; 및상기 상변화막을 식각하는 3차 식각 단계를 포함하며,상기 2차 식각 단계 및 상기 3차 식각 단계는 모두 Cl2 가스를 식각 가스로 포함하되,상기 3차 식각 단계시 제공되는 Cl2 가스의 양은 2차 식각 단계시 제공되는 Cl2 가스의 양보다 작은 상변화 메모리 소자의 제조방법.
- 제 1항에 있어서, 상기 1차 식각 단계는 CHF3 가스, 아르곤(Ar) 가스 및 산소 가스를 식각 가스로 이용하는 상변화 메모리 소자의 제조방법.
- 제 1 항에 있어서,상기 2차 식각 단계시, 상기 Cl2 가스는 10 내지 12 sccm 만큼이 공급되는 상변화 메모리 소자의 제조방법.
- 제 3 항에 있어서,상기 2차 식각 단계시, 상기 상변화막의 소정 두께만큼이 일부 식각되는 상변화 메모리 소자의 제조방법.
- 제 4 항에 있어서,상기 2차 식각 단계시 상기 상변화막은 전체 상변화막 두께의 1/5 내지 1/5 정도 식각되는 상변화 메모리 소자의 제조방법.
- 제 1 항 또는 제 3 항에 있어서,상기 3차 식각 단계시, 상기 Cl2 가스는 5 내지 10 sccm 만큼이 공급되는 상변화 메모리 소자의 제조방법.
- 제 6 항에 있어서, 상기 3차 식각 단계시, HBr 가스를 추가로 포함하는 상변화 메모리 소자의 제조방법.
- 제 7 항에 있어서,상기 HBr 가스는 20 내지 30 sccm 만큼 공급되는 상변화 메모리 소자의 제조방법.
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| KR1020070129025A KR20090061978A (ko) | 2007-12-12 | 2007-12-12 | 상변화 물질의 들뜸(Ｐｅｅｌｉｎｇ)현상 방지를 위한 식각조건 변경에 따른 상변화 메모리 소자의 제조방법 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| KR20090061978A true KR20090061978A (ko) | 2009-06-17 |
Family
ID=40991288
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| KR1020070129025A KR20090061978A (ko) | 2007-12-12 | 2007-12-12 | 상변화 물질의 들뜸(Ｐｅｅｌｉｎｇ)현상 방지를 위한 식각조건 변경에 따른 상변화 메모리 소자의 제조방법 |
Country Status (1)
| Country | Link |
|---|---|
| KR (1) | KR20090061978A (ko) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR101212775B1 (ko) * | 2011-02-25 | 2013-01-21 | 에스케이하이닉스 주식회사 | 상변화 메모리 장치의 제조방법 |
-
2007
- 2007-12-12 KR KR1020070129025A patent/KR20090061978A/ko not_active Application Discontinuation
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR101212775B1 (ko) * | 2011-02-25 | 2013-01-21 | 에스케이하이닉스 주식회사 | 상변화 메모리 장치의 제조방법 |
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