KR20110084791A - 하부 전극 콘택의 접촉 면적 조절이 가능한 상변화 메모리 장치의 제조 방법 - Google Patents
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Abstract
본 발명은 하부 전극 콘택의 접촉 면적 조절이 가능한 상변화 메모리 장치의 제조 방법을 공개한다. 이 방법은 다이오드 상에 금속 실리사이드막을 형성하고 어닐링하여 상기 다이오드 상부에 소정 깊이만큼 금속을 확산시키는 단계; 상기 금속이 확산된 상기 다이오드 상부를 선택적으로 식각하여 돌출된 금속 실리사이드층을 형성하는 단계; 상기 돌출된 금속 실리사이드층에 등방성 에칭 공정을 수행하여 상기 금속 실리사이드층의 폭을 조절하는 단계; 상기 폭이 조절된 상기 금속 실리사이드층 상에 하부 전극 콘택 막을 증착하는 단계; 상기 하부 전극 콘택 막을 제1 건식 식각하여 하부 전극 콘택을 형성하는 단계; 상기 측면이 식각된 금속 실리사이드층을 제2 건식 식각하여 플러그 형태의 하부 전극 콘택을 형성하는 단계; 를 포함하는 것을 특징으로 한다. 따라서 본 발명에 의할 경우, 상변화 메모리 장치의 제조 시간 및 비용이 절감되고 상변화 물질막과 하부 전극 콘택간 접촉 영역에서 주울 열 효과가 향상되어 리셋 전류가 감소되고 소비 전력이 절감된다.
Description
본 발명은 상변화 메모리 장치의 제조 방법에 관한 것으로, 특히 상변화 영역에 고온의 열을 발생시키기 위해서 하부 전극 콘택과 상변화 물질막의 접촉면적을 최소화하는 하부 전극 콘택의 접촉 면적 조절이 가능한 상변화 메모리 장치의 제조 방법에 관한 것이다.
반도체 메모리 장치의 예로서는 DRAM, SRAM, Flash 메모리 등을 들 수 있다. 이러한 반도체 메모리 장치들은 전원 공급이 중단되었을 때 데이터의 보유 유무에 따라 크게 휘발성 기억 소자 및 비휘발성 기억소자로 나누어 질 수 있다.
디지털 카메라, MP3 플레이어 및 휴대 전화의 데이터 저장용으로 사용되는 반도체 메모리 장치는 전원 공급이 없는 상태에서도 데이터를 보관하기 위해 비휘발성 기억 소자 특히 플래시 메모리가 주로 사용한다.
그러나, 플래시 메모리는 RAM(Random Access Memory)이 아니므로 데이터를 읽거나 쓰는데 많은 시간이 필요하여 새로운 반도체 메모리 장치가 요구되어 왔다. 이러한 새로운 차세대 반도체 메모리 장치로서는 FRAM(Ferro-Electric RAM), MRAM(Magnetic RAM), 상변화 메모리 장치인 PRAM(Phase-change RAM)등이 제안되어 왔다.
특히, 상변화 메모리 장치는 상기 상변화 물질에 열을 제공하기 위해서 상변화 물질막 패턴에 전류를 흘려 보내는 구조를 갖는다. 즉, 상기 하부 전극과 상부 전극 사이에서 발생하는 전압 차에 의에서 상변화 물질막 패턴에 소정의 전류가 공급될 경우 상변화 물질막 패턴의 상(phase)은 저항이 상대적으로 낮은 단결정(single crystalline) 상태에서 저항이 상대적으로 높은 비정질(amorphous) 상태로 변화된다.
또한, 상변화 물질막 패턴에 공급되는 전류가 소정의 값보다 작거나 제거될 경우 상변화 물질막 패턴의 상은 비정질 상태에서 단결정 상태로 변화된다.
따라서, 상기 상변화 물질막 패턴의 상이 변함으로 인해 하부 전극, 상변화 물질막 패턴 및 상부 전극을 포함하는 상변화 메모리 소자는 가변 저항의 기능을 가질 수 있다.
일반적인 구조의 PRAM에 데이터를 저장하는 방식을 설명하면 다음과 같다. 상변화막 하부의 전극을 통하여 전류를 인가하면 인가된 전류에 의하여 하부 전극 콘택과 상변화 물질막의 접촉 영역에서 열(Joule Heat)이 발생한다.
발생된 열이 상변화막의 재결정 온도 이상이 되면 상변화막의 결정 구조에 변화를 일으킨다. 인가 전류를 적절히 변화시켜 상변화막의 결정 구조를 의도적으로 결정 상태 또는 비정질 상태로 변화시킨다.
이때, 결정질 상태와 비정질 상태의 변화에 따른 저항 값이 변하게 되므로 저장된 이전 데이터 값을 구별할 수 있게 되는 것이다. 비정질 상태에서 결정 상태로 만들기 위해서는 녹는점보다 낮은 온도에서 어느 정도 시간을 유지하면 결정화가 이루어진다.
그리고, 결정 상태를 비정질 상태로 만들기 위해서는 온도를 거의 녹는점(melting point )까지 올렸다가 급랭시킨다.
이와 같이, 상변화 물질막을 동작시키기 위해서는 하부 전극 콘택으로 유입되는 전류와 하부 전극 콘택의 저항에 의하여 발생하는 열이 중요하며 하부 전극 콘택의 상부와 접촉되는 상변화 물질막, 즉 상변화 영역을 작은 리셋 전류에도 쉽게 비결정질 혹은 결정질 상변화 물질막으로 변환시키기 위해서는 하부 전극 콘택과 상변화 물질막의 접촉 면적이 작아야 한다.
또한, 동일 전류량에 의하여 많은 열을 발생시키기 위해서는 하부 전극 콘택의 저항이 커야 하며 동일 물질의 전극에서는 면적이 작을수록 저항이 크다.
그런데, 종래의 상변화 메모리 장치를 제조하는데 있어서 하부 전극 콘택과 상변화 물질막의 접촉 면적을 최소화하기 위하여 작은 반경의 하부 전극 콘택홀을 생성하기 위한 마스크 패턴이 형성된 감광막을 사용한다.
하지만, 하부 전극 콘택홀을 생성하기 위한 감광막은 마스크 패턴의 분해도(resolution)에 한계가 있고 하부 전극 콘택 물질이 하부 전극 콘택홀에 매립되는 등의 문제로 인해 하부 전극 콘택의 단면적을 줄이는 데에는 일정한 한계가 있었다.
본 발명의 목적은 하부 전극 콘택홀을 생성하기 위한 마스크 공정을 생략하고 금속 실리사이드층을 등방성 식각하여 하부 전극 콘택과 상변화 물질간의 접촉 면적을 조절하는 상변화 메모리 장치의 제조 방법을 제공하는 것이다.
상기 목적을 달성하기 위한 본 발명의 하부 전극 콘택의 접촉 면적 조절이 가능한 상변화 메모리 장치의 제조 방법은 다이오드 상에 금속 실리사이드막을 형성하고 어닐링하여 상기 다이오드 상부에 소정 깊이만큼 금속을 확산시키는 단계; 상기 금속이 확산된 상기 다이오드 상부를 선택적으로 식각하여 돌출된 금속 실리사이드층을 형성하는 단계; 상기 돌출된 금속 실리사이드층에 등방성 에칭 공정을 수행하여 상기 금속 실리사이드층의 폭을 조절하는 단계; 상기 폭이 조절된 상기 금속 실리사이드층 상에 하부 전극 콘택 막을 증착하는 단계; 상기 하부 전극 콘택 막을 제1 건식 식각하여 하부 전극 콘택을 형성하는 단계; 상기 측면이 식각된 금속 실리사이드층을 제2 건식 식각하여 플러그 형태의 하부 전극 콘택을 형성하는 단계; 를 포함하는 것을 특징으로 한다.
상기 목적을 달성하기 위한 본 발명의 하부 전극 콘택의 접촉 면적 조절이 가능한 상변화 메모리 장치의 제조 방법은 상기 하부 전극 콘택을 형성하는 단계는 제1종의 식각 가스를 이용하여 상기 금속 실리사이드층 상에 증착된 하부 전극 콘택 막을 식각하고 상기 금속 실리사이드층 측벽의 하부 전극 콘택 막은 잔존하게 하여 형성하는 것을 특징으로 한다.
상기 목적을 달성하기 위한 본 발명의 하부 전극 콘택의 접촉 면적 조절이 가능한 상변화 메모리 장치의 제조 방법은 상기 제1종의 식각 가스는 수소, 질소 및 산소와 염소의 화합물 중에서 선택된 어느 하나의 기체인 것을 특징으로 한다.
상기 목적을 달성하기 위한 본 발명의 하부 전극 콘택의 접촉 면적 조절이 가능한 상변화 메모리 장치의 제조 방법은 상기 플러그 형태의 하부 전극 콘택을 형성하는 단계는 제2종의 식각 가스를 이용하여 상기 측면이 식각된 금속 실리사이드층을 식각하고 상기 금속 실리사이드층 측벽의 하부 전극 콘택 막은 잔존하게 하여 형성하는 것을 특징으로 한다.
상기 목적을 달성하기 위한 본 발명의 하부 전극 콘택의 접촉 면적 조절이 가능한 상변화 메모리 장치의 제조 방법은 상기 제2종의 식각 가스는 수소, 질소 및 산소와 불소의 화합물 중에서 선택된 어느 하나의 기체인 것을 특징으로 한다.
상기 목적을 달성하기 위한 본 발명의 하부 전극 콘택의 접촉 면적 조절이 가능한 상변화 메모리 장치의 제조 방법은 상기 금속 실리사이드층의 폭을 조절하는 단계는 상기 돌출된 금속 실리사이드층 측면의 식각량을 증가시키면 상기 금속 실리사이드층의 폭 및 상기 하부 전극 콘택의 단면적이 많이 감소되고, 상기 돌출된 금속 실리사이드층 측면의 식각량을 감소시키면 상기 금속 실리사이드층의 폭 및 상기 하부 전극 콘택의 단면적이 적게 감소되는 것을 특징으로 한다.
상기 목적을 달성하기 위한 본 발명의 하부 전극 콘택의 접촉 면적 조절이 가능한 상변화 메모리 장치의 제조 방법은 상기 소정 깊이는 상기 금속 실리사이드층이 돌출된 높이보다 작은 것을 특징으로 한다.
상기 목적을 달성하기 위한 본 발명의 하부 전극 콘택의 접촉 면적 조절이 가능한 상변화 메모리 장치의 제조 방법은 상기 다이오드는 상기 금속 실리사이드막에 대하여 식각 선택성을 가지는 것을 특징으로 한다.
상기 목적을 달성하기 위한 본 발명의 하부 전극 콘택의 접촉 면적 조절이 가능한 상변화 메모리 장치의 제조 방법은 코발트 실리사이드막, 니켈 실리사이드막 및 타이타늄 실리사이드막 중 어느 하나를 포함하는 것을 특징으로 한다.
상기 목적을 달성하기 위한 본 발명의 하부 전극 콘택의 접촉 면적 조절이 가능한 상변화 메모리 장치의 제조 방법은 상기 하부 전극 콘택 막은 상기 금속 실리사이드층에 대하여 식각 선택성을 가지는 것을 특징으로 한다.
상기 목적을 달성하기 위한 본 발명의 하부 전극 콘택의 접촉 면적 조절이 가능한 상변화 메모리 장치의 제조 방법은 상기 금속 실리사이드막를 형성하는 단계 이전에 기판에 형성된 액티브 영역 상에 층간 절연막을 형성하는 단계; 상기 층간 절연막 상에 제1 감광막을 덮고 상기 층간 절연막을 부분 식각하여 상기 액티브 영역을 노출시키는 다이오드 홀을 형성하는 단계; 상기 층간 절연막의 상부면 및 상기 다이오드 홀 내에 제1 도전형의 폴리실리콘 막을 증착하여 상기 다이오드 홀을 갭필하는 단계; 상기 층간 절연막의 상부 면이 노출될 때까지 상기 폴리실리콘 막에 평탄화 공정을 수행하는 단계; 상기 평탄화된 폴리실리콘 막 상에 제2 도전형의 이온 주입 공정을 수행하여 상부 불순물 영역을 형성하여 상기 다이오드를 형성하는 단계; 상기 상부 불순물 영역 및 상기 층간 절연막의 표면 상에 에칭 백 공정을 수행하여 상기 층간 절연막을 상기 소정 깊이보다 작은 깊이로 식각하는 단계; 를 더 포함하는 것을 특징으로 한다.
상기 목적을 달성하기 위한 본 발명의 하부 전극 콘택의 접촉 면적 조절이 가능한 상변화 메모리 장치의 제조 방법은 상기 제1 감광막은 사각형 형태의 복수개의 개구들이 X축 및 Y축 방향으로 일정 간격을 두고 평행하게 생성되어 마스크 패턴이 형성되는 것을 특징으로 한다.
상기 목적을 달성하기 위한 본 발명의 하부 전극 콘택의 접촉 면적 조절이 가능한 상변화 메모리 장치의 제조 방법은 상기 다이오드는 PN 다이오드 또는 쇼트키 배리어 다이오드인 것을 특징으로 한다.
상기 목적을 달성하기 위한 본 발명의 하부 전극 콘택의 접촉 면적 조절이 가능한 상변화 메모리 장치의 제조 방법은 상기 금속 실리사이드막를 형성하는 단계 이전에 기판에 형성된 액티브 영역 상에 폴리실리콘 막을 형성하는 단계; 상기 폴리실리콘 막 상에 제2 감광막을 덮고 상기 폴리실리콘 막을 부분 식각하여 절연막 홀을 형성하는 단계; 상기 폴리실리콘 막의 상부면 및 상기 절연막 홀 내에 층간 절연막을 증착하여 상기 절연막 홀을 갭필하는 단계; 상기 폴리실리콘 막의 상부 면이 노출될 때까지 상기 층간 절연막에 평탄화 공정을 수행하는 단계; 상기 평탄화된 폴리실리콘 막 상에 제2 도전형의 이온 주입 공정을 수행하여 상부 불순물 영역을 형성하여 상기 다이오드를 형성하는 단계; 를 더 포함하는 것을 특징으로 한다.
상기 목적을 달성하기 위한 본 발명의 하부 전극 콘택의 접촉 면적 조절이 가능한 상변화 메모리 장치의 제조 방법은 상기 돌출된 금속 실리사이드층을 형성하는 단계는 상기 금속이 확산된 상기 다이오드 상부 및 상기 층간 절연막의 표면 상에 에칭 백 공정을 수행하여 상기 층간 절연막을 상기 소정 깊이보다 작은 깊이로 식각하여 상기 금속 실리사이드층을 돌출시키는 것을 특징으로 한다.
상기 목적을 달성하기 위한 본 발명의 하부 전극 콘택의 접촉 면적 조절이 가능한 상변화 메모리 장치의 제조 방법은 상기 제2 감광막은 사각형 형태의 복수개의 포토 레지스터들이 X축 및 Y축 방향으로 일정 간격을 두고 평행하게 생성되어 마스크 패턴이 형성되는 것을 특징으로 한다.
상기 목적을 달성하기 위한 본 발명의 하부 전극 콘택의 접촉 면적 조절이 가능한 상변화 메모리 장치의 제조 방법은 상기 플러그 형태의 하부 전극 콘택을 형성하는 단계 이후에 상기 제2 건식 식각된 표면 상에 절연막을 증착하는 단계;
상기 하부 전극 콘택의 상부 면이 노출될 때까지 상기 절연막에 평탄화 공정을 수행하는 단계; 평탄화된 상기 절연막 및 상기 하부 전극 콘택 상에 상변화 물질막을 증착하는 단계; 를 더 포함하는 것을 특징으로 한다.
상기 목적을 달성하기 위한 본 발명의 하부 전극 콘택의 접촉 면적 조절이 가능한 상변화 메모리 장치의 제조 방법은 상기 절연막은 상기 하부 전극 콘택에 대하여 식각 선택 비를 갖는 물질을 사용하는 것을 특징으로 한다.
상기 목적을 달성하기 위한 본 발명의 하부 전극 콘택의 접촉 면적 조절이 가능한 상변화 메모리 장치의 제조 방법은 상기 하부 전극 콘택 막을 증착하는 단계 이후에 상기 하부 전극 콘택 막 상에 스페이서 막을 증착하는 단계; 식각 각도를 조절하여 상기 하부 전극 콘택 막 및 상기 스페이서 막을 상기 제1 건식 식각하여 상기 식각된 금속 실리사이드층의 측면에 상기 하부 전극 콘택 및 스페이서를 생성하는 단계; 상기 제2 건식 식각된 표면 상에 절연막을 증착하는 단계; 상기 하부 전극 콘택의 상부 면이 노출될 때까지 상기 절연막에 평탄화 공정을 수행하는 단계; 평탄화된 상기 절연막 및 상기 하부 전극 콘택 상에 상변화 물질막을 증착하는 단계;를 더 포함하는 것을 특징으로 한다.
상기 목적을 달성하기 위한 본 발명의 하부 전극 콘택의 접촉 면적 조절이 가능한 상변화 메모리 장치의 제조 방법은 상기 하부 전극 콘택은 단면이 L자 형태이고, 상기 스페이서는 단면이 직각 삼각형 형태인 것을 특징으로 한다.
본 발명의 하부 전극 콘택의 접촉 면적 조절이 가능한 상변화 메모리 장치의 제조 방법은 상변화 메모리 장치의 제조 시간 및 비용이 절감되고 상변화 물질막과 하부 전극 콘택간 접촉 영역에서 주울 열 효과가 향상되어 리셋 전류가 감소되고 소비 전력이 절감된다.
도 1 내지 도 13은 본 발명의 제1 실시예에 따른 하부 전극 콘택의 접촉 면적 조절이 가능한 상변화 메모리 장치의 제조 방법을 설명하기 위한 공정도이다.
도 14 내지 도 21은 본 발명의 제2 실시예에 따른 하부 전극 콘택의 접촉 면적 조절이 가능한 상변화 메모리 장치의 제조 방법을 설명하기 위한 공정도이다.
도 21 내지 도 25 는 본 발명의 제3 실시예에 따른 하부 전극 콘택의 접촉 면적 조절이 가능한 상변화 메모리 장치의 제조 방법을 설명하기 위한 공정별 단면도이다.
도 14 내지 도 21은 본 발명의 제2 실시예에 따른 하부 전극 콘택의 접촉 면적 조절이 가능한 상변화 메모리 장치의 제조 방법을 설명하기 위한 공정도이다.
도 21 내지 도 25 는 본 발명의 제3 실시예에 따른 하부 전극 콘택의 접촉 면적 조절이 가능한 상변화 메모리 장치의 제조 방법을 설명하기 위한 공정별 단면도이다.
이하, 본 발명의 하부 전극 콘택의 접촉 면적 조절이 가능한 상변화 메모리 장치의 제조 방법을 설명하면 다음과 같다.
도 1 내지 도 13은 본 발명의 제1 실시예에 따른 하부 전극 콘택의 접촉 면적 조절이 가능한 상변화 메모리 장치의 제조 방법을 설명하기 위한 공정도이다.
이하에서는 이해의 편의를 위하여 2개의 메모리 셀만 도시하였으나, X축 및 Y축 방향으로 3개 이상의 복수개의 메모리 셀들이 형성될 수 있다.
먼저, 도 1에 도시한 것과 같이, 액티브 영역(150)이 형성된 기판(100) 상에 층간 절연막(200)을 형성하는데, 층간 절연막(200)은 제1 질화막(220), 산화막(240), 제2 질화막(260)의 적층으로 구성된다.
기판(100)은 실리콘 웨이퍼를 포함하며, 액티브 영역(150)은 기판(100) 상에 형성된 제 1 도전형(예를 들면, N형)의 불순물을 포함한다.
상기 제1 및 제2 질화막(220, 260)은 실리콘 질화물(SixNy)을 사용하여 형성되고, 상기 산화막(240)은 TEOS(tetraethly orthosilicate), USG(undoped silicate glass), SOG(spin on glass), 고밀도 플라즈마(HDP) 또는 화학 기상 증착(CVD) 산화물을 사용하여 형성된다.
상기 층간 절연막(200)은 화학 기상 증착(CVD) 공정, 플라즈마 증대 화학 기상 증착(PECVD) 공정, 원자층 적층(ALD) 공정, 또는 고밀도 플라즈마(HDP) 공정을 이용하여 형성되는데, 기판(100) 상에 위치하는 액티브 영역(150) 을 완전히 덮도록 충분한 너비로 형성된다.
도 1 및 도 2b에 도시한 것과 같이, 제2 질화막(260) 상에 제1 감광막(280)을 형성하고, 상기 제1 감광막(280)을 식각 마스크로 하여 층간 절연막(200)을 부분적으로 식각함으로써 액티브 영역(150)을 부분적으로 노출시키는 다이오드 홀(400H) 을 형성한다.
제1 감광막(280)은 사각형 형태의 복수개의 개구들이 X축 및 Y축 방향으로 일정 간격을 두고 평행하게 생성되어 마스크 패턴이 형성된다.
도 2a는 도 2b에 도시한 단면도에 대한 공정의 평면도로서, 사각형 형태의 복수개의 개구들이 X축 및 Y축 방향으로 일정 간격을 두고 평행하게 형성되어 있고 복수개의 개구들 에서는 액티브 영역(150) 이 보이게 된다.
도 3에 도시한 것과 같이, 층간 절연막(200)의 상부면 및 다이오드 홀(400H) 내에 폴리실리콘 막(400)을 증착하여 다이오드 홀(400H)을 갭필한 후에, 층간 절연막(200)의 상부 면이 노출될 때까지 에칭 백 공정 또는 화학적 기계적 연마(Chemical Mechanical Polishing, CMP) 공정을 수행하여 층간 절연막(200) 표면의 높이를 초과하여 증착된 폴리실리콘 막(400) 및 층간 절연막(200)을 평탄화한다.
이때, 폴리실리콘 막(400)은 층간 절연막(200)으로 구성된 배리어 사이에 형성된 복수개의 다이오드 홀(400H) 내에 노출된 액티브 영역(150)을 씨드층으로 사용하는 선택적 에피택시얼 성장법(selective epitaxial growth method; SEG method)을 사용하여 제 1 도전형(예를 들면, N형)으로 형성된다.
상기 폴리실리콘 막(400)은 화학기상증착(CVD) 기술 또는 물리기상증착(PVD) 기술을 이용하여 형성할 수 있는데, 증착 과정에서 인시튜(in-situ)로 도핑되는 제 1 도전형의 불순물들을 포함할 수 있다.
도 4 및 도 5에 도시한 것과 같이, 제 1 도전형의 폴리실리콘 막(400) 상에 이온 주입 공정을 실시하여 노출된 폴리실리콘 막(400)의 상부 영역에 상부 불순물 영역(450)을 형성한다. 상기 상부 불순물 영역(450)은 상기 폴리실리콘 막(400)과는 다른 제 2 도전형(예를 들면, P형)을 갖도록 형성된다.
결과적으로, 상기 폴리실리콘 막(400)에는 제 1 도전형의 하부 불순물 영역과 제 2 도전형의 상부 불순물 영역(450)이 형성되며, 상기 하부 및 상부 불순물 영역들은 PN-다이오드(400, 450)를 구성한다.
또한, 다이오드의 상부 불순물 영역(450) 및 층간 절연막(200)의 표면 상에 에칭 백 공정을 수행하여 산화막(240)에 도달할 때까지 제2 질화막(260)을 식각한다.
여기에서, 산화막(240)은 식각 저지막으로서의 역할을 수행한다. 즉, 다이오드의 상부 불순물 영역(450) 및 층간 절연막(200)의 표면에 대하여 에칭 백 공정을 수행하다가 산화막(240) 표면이 나오게 되면 에칭 백 공정을 중지하게 된다.
도 6 내지 도 8에 도시한 것과 같이, 상기 산화막(240) 및 PN-다이오드(400, 450) 상에 금속 실리사이드막(500)를 형성하고 어닐링(annealing)하여 돌출된 상부 불순물 영역(450) 상부의 소정 깊이만큼 금속을 확산시킨 후에 금속 실리사이드막 을 선택적으로 식각한다.
이때 산화막(240) 및 PN-다이오드는 금속 실리사이드막에 대하여 식각 선택성을 가지므로 산화막(240)의 높이보다 큰 높이를 가진 금속 실리사이드층(550)이 돌출되어 형성된다.
상기 소정 깊이는 장치의 전기적인 특성을 맞추기 위하여 설계자가 임의로 설정할 수 있는데, 일반적으로 700 옹스트롱(Å) 이하로 형성하는 것이 바람직하다.
여기에서, 식각 선택성은 두 물질에 특정 식각 가스 또는 식각 용액을 사용하여 식각하였을 때 두 물질 중 어느 한 물질만 선택적으로 식각되는 것을 말한다.
여기에서, 상기 금속 실리사이드막(500)은 후술하는 하부 전극 콘택과의 접촉 저항을 줄이기 위한 것으로서, 코발트 실리사이드막, 니켈 실리사이드막 또는 타이타늄 실리사이드막으로 형성할 수 있다.또한, 상기 돌출된 금속 실리사이드층(550)에 트리밍 에칭(trimming etching) 공정을 수행하여 금속 실리사이드층(550)의 폭이 감소되도록 돌출된 금속 실리사이드층(550)의 측면을 선택적으로 식각한다.
여기에서, 트리밍 에칭 공정이란 등방성 식각(isotropic etch) 공정의 한 종류로서, 식각 반응이 모든 방향으로 진행되어 돌출된 금속 실리사이드층(550)의 상부면 및 측면이 모두 식각될 수 있는데, 본 발명에서는 돌출된 금속 실리사이드층(550)의 측면만 식각되도록 에칭 조건을 설정하여 금속 실리사이드층(550)의 폭만을 조절한다.
즉, 돌출된 금속 실리사이드층(550)의 측면의 식각량을 증가시켜 에칭 조건을 설정하면 금속 실리사이드층(550)의 폭이 많이 감소되고 폭이 많이 감소된 금속 실리사이드층(560)의 측벽에 형성되는 후술하는 하부 전극 콘택의 단면적이 많이 감소되어 상변화 물질막과의 접촉 면적이 많이 감소된다.
또한, 돌출된 금속 실리사이드층(550)의 측면의 식각량을 감소시켜 에칭 조건을 설정하면 금속 실리사이드층(550)의 폭이 적게 감소되고 폭이 적게 감소된 금속 실리사이드층(560)의 측벽에 형성되는 후술하는 하부 전극 콘택의 단면적이 상대적으로 적게 감소되어 상변화 물질막과의 접촉 면적이 상대적으로 적게 감소된다.
도 9에 도시한 것과 같이, 산화막(240) 및 측면이 식각된 금속 실리사이드층(560) 상에 하부 전극 콘택용 제1 도전막(600)을 증착한다.
이때, 본 발명에서는 하부 전극 콘택을 하부 전극 콘택홀 내에 형성하지 않기 때문에 하부 전극 콘택홀을 생성하기 위한 마스크 패턴이 불필요하다.
따라서, 종래에 마스크 패턴 상에 습식 식각 또는 건식 식각 중에서 선택된 한가지 방법으로 식각 공정을 수행하여 하부 전극 콘택홀을 형성하고 하부 전극 콘택홀 내에 하부 전극 콘택용 제1 도전막(600)을 증착하여 갭필하는 과정이 생략된다.
상기 제1 도전막(600)은 하부 전극 콘택(300)용으로 불순물로 도핑된 폴리실리콘, 금속 또는 도전성 금속 질화물을 사용하여 형성되는데, 예를 들어 텅스텐(W), 티타늄(Ti), 탄탈륨(Ta), 알루미늄(Al), 구리(Cu), 텅스텐 질화물(WN), 티타늄 질화물(TiN), 탄탈륨 질화물(TaN), 알루미늄 질화물(AlN) 또는 티타늄 알루미늄 질화물(TiAlN) 등을 사용하여 형성된다.
또한, 상기 제1 도전막(600)은 스퍼터링 공정, 화학 기상 증착 공정, 원자층 적층 공정을 이용하여 형성된다.
도 10 및 도 11에 도시한 것과 같이, 도 9에서 증착된 제1 도전막(600)을 제1 건식 식각 방법을 이용하여 이방성 식각하는데, 건식 식각 방법이란 수소, 질소, 산소, 불소 화합물 및 염소 화합물로 이루어지는 그룹에서 선택된 일정한 종류의 기체의 플라즈마를 식각 가스로 이용하여 식각하는 것이다.
본 과정에서는 수소, 질소 및 산소와 염소의 화합물 중에서 선택된 제1종의 플라즈마 이온의 직진성에 의하여 상부와 하부에서 발생하는 식각 속도 대비 측벽의 식각 속도는 현저하게 낮아서 산화막(240) 및 금속 실리사이드층(560) 상에 증착된 제1 도전막(600)은 식각이 되어 산화막(240) 및 금속 실리사이드층(560)의 상부면은 노출이 되지만 금속 실리사이드층(560) 측벽의 제1 도전막(650)은 잔존한다.
이때 제1 도전막(600)은 금속 실리사이드층(560)에 대하여 식각 선택성을 가진다.
또한, 상기 도 10에서 식각된 표면 상에 제2 건식 식각 방법을 이용하여 이방성 식각하여 금속 실리사이드층(560)을 식각한다.
본 과정에서는 수소, 질소 및 산소와 불소 의 화합물 중에서 제2종의 기체 플라즈마 이온의 직진성에 의하여 제1 도전막(650)에서 발생하는 식각 속도 대비 금속 실리사이드층(560)의 식각 속도는 현저하게 높아서 금속 실리사이드층(560)은 식각이 되지만 제1 도전막(650)은 잔존하여 플러그 형태의 하부 전극 콘택(650)을 형성한다.
도 12에 도시한 것과 같이, 식각된 표면 상에 절연막(700)을 증착한 후에 하부 전극 콘택(650)의 상부 면이 노출될 때까지 화학적 기계적 연마(Chemical Mechanical Polishing) 공정을 수행하여 하부 전극 콘택(650) 표면의 높이를 초과하여 형성된 절연막(700) 상부를 평탄화하여 하부 전극 콘택(650)을 분리시킨다.
즉, 절연막(700) 상부에 대하여 화학적 기계적 연마 공정을 수행하다가 하부 전극 콘택(650) 표면이 나오게 되면 연마 공정을 중지하게 된다.
상기 절연막(700)은 하부 전극 콘택(650)에 대하여 식각 선택 비를 갖는 물질을 사용하여 형성되는데, 예를 들어 실리콘 질화물과 같은 질화물이나 실리콘 옥시나이트라이드(SiON) 또는 티타늄 옥시나이트라이드(TiON) 등의 산질화물을 사용하여 화학 기상 증착 공정, 플라즈마 증대 화학 기상 증착 공정, 원자층 적층 공정 고밀도 플라즈마(HDP) 또는 화학 기상 증착(CVD) 공정을 이용하여 형성된다.
도 13에 도시한 것과 같이, 평탄화된 절연막(700) 및 하부 전극 콘택(650) 상에 상변화 물질막(800)을 증착한다.
여기에서, 상변화 물질막(800)은 칼코겐 화합물을 포함하는데, 예로서는 게르마늄-안티몬-텔루륨(Ge-Sb-Te), 비소-안티몬-텔루륨(As-Sb-Te), 주석-안티몬-텔루륨(Sn-Sb-Te), 주석-인듐-안티몬-텔루륨(Sn-In-Sb-Te), 비소-게르마늄-안티몬-텔루륨(As-Ge-Sb-Te) 등을 들 수 있다.
이후에, 상변화 물질막(800) 상에 상부 전극(미도시)을 형성하고 절연막(미도시)을 증착하여 상변화 메모리 장치를 제조하는 과정은 본 발명이 속하는 기술 분야에서 주지된 기술이므로 여기에서는 더 이상의 상세한 설명은 생략한다.
본 실시예에서는 하부 전극 콘택홀을 생성하기 위한 마스크 공정을 사용하지 않고 상변화 물질막(800)이 하부 전극 콘택(650)에 접촉함에 따라 종래에 하부 전극 콘택홀 생성용 마스크 공정을 사용하는 경우와 비교할 때 제조 공정이 단축되어 상변화 메모리 장치의 제조 시간 및 비용이 절감된다.
또한, 돌출된 금속 실리사이드층(550)의 측면의 식각량을 조절하여 금속 실리사이드층(570)의 측벽에 형성되는 하부 전극 콘택(650)의 단면적 및 상변화 물질막(800)과의 접촉 면적을 감소시켜 상변화 물질막(800)과 하부 전극 콘택(650)간 계면 저항을 증가시킨다.
도 14 내지 도 21은 본 발명의 제2 실시예에 따른 하부 전극 콘택의 접촉 면적 조절이 가능한 상변화 메모리 장치의 제조 방법을 설명하기 위한 공정도이다.
이후의 공정은 상기 도 5 내지 도 12에 나타낸 본 발명의 제1 실시예와 동일하므로 더 이상의 상세한 설명은 생략하고, 이하에서는 본 발명의 제2 실시예에 따라 제1 실시예와 상이한 공정에 대해서만 설명하기로 한다.
도 14 에 도시한 것과 같이, 기판(100) 상에 형성된 액티브 영역(150) 상에 폴리실리콘 막(400)을 형성하는데, 기판(100)은 실리콘 웨이퍼를 포함하며, 액티브 영역(150)은 기판(100) 상에 형성된 제 1 도전형(예를 들면, N형)의 불순물을 포함한다.
이때, 폴리실리콘 막(400)은 액티브 영역(150)을 씨드층으로 사용하는 선택적 에피택시얼 성장법(selective epitaxial growth method; SEG method)을 사용하여 제 1 도전형(예를 들면, N형)으로 형성되는데, 기판(100) 상에 위치하는 액티브 영역(150) 을 완전히 덮도록 충분한 너비로 형성된다.
상기 폴리실리콘 막(400)은 화학기상증착(CVD) 기술 또는 물리기상증착(PVD) 기술을 이용하여 형성할 수 있는데, 증착 과정에서 인시튜(in-situ)로 도핑되는 제 1 도전형의 불순물들을 포함할 수 있다.
도 15b에 도시한 것과 같이, 폴리실리콘 막(400) 상에 제2 감광막(280)을 형성하고, 습식 식각 또는 건식 식각 중에서 선택된 한가지 방법으로 폴리실리콘 막(400)을 부분적으로 식각함으로써 남은 폴리실리콘 막(400) 사이에 절연막 홀(300H)을 형성한다.
제2 감광막(280)은 사각형 형태의 복수개의 포토 레지스터들이 X축 및 Y축 방향으로 일정 간격을 두고 평행하게 생성되어 마스크 패턴이 형성된다.
도 15a는 도 15b에 도시한 단면도에 대한 공정의 평면도로서, 사각형 형태의 복수개의 포토 레지스터들이 X축 및 Y축 방향으로 일정 간격을 두고 평행하게 형성되어 있고 그 주위에 액티브 영역(150)이 형성되어 있으며 외곽에는 기판(100)이 보이게 된다.
도 16에 도시한 것과 같이, 액티브 영역(150)이 형성된 기판(100) 상 및 절연막 홀(300H) 내에 층간 절연막(300)을 증착하여 절연막 홀(300H)을 갭필한 후에, 폴리실리콘 막(400)의 상부 면이 노출될 때까지 에칭 백 공정 또는 화학적 기계적 연마(Chemical Mechanical Polishing, CMP) 공정을 수행하여 폴리실리콘 막(400) 표면의 높이를 초과하여 증착된 층간 절연막(300) 및 폴리실리콘 막(400)을 평탄화한다.
상기 층간 절연막(300)은 실리콘 질화물(SixNy)을 사용하여 화학 기상 증착(CVD) 공정, 플라즈마 증대 화학 기상 증착(PECVD) 공정, 원자층 적층(ALD) 공정, 또는 고밀도 플라즈마(HDP) 공정을 이용하여 형성된다.
도 17에 도시한 것과 같이, 제 1 도전형의 폴리실리콘 막(400) 상에 이온 주입 공정을 실시하여 노출된 폴리실리콘 막(400)의 상부 영역에 상부 불순물 영역(450)을 형성한다. 상기 상부 불순물 영역(450)은 상기 폴리실리콘 막(400)과는 다른 제 2 도전형(예를 들면, P형)을 갖도록 형성된다.
결과적으로, 상기 폴리실리콘 막(400)에는 제 1 도전형의 하부 불순물 영역과 제 2 도전형의 상부 불순물 영역(450)이 형성되며, 상기 하부 및 상부 불순물 영역들은 PN-다이오드(400, 450)를 구성한다.
도 18 내지 도 20에 도시한 것과 같이, 상기 PN-다이오드(400, 450) 상에 금속 실리사이드막(500)를 형성하고 어닐링(annealing)하여 상부 불순물 영역(450) 상부의 소정 깊이만큼 금속을 확산시킨 후에 식각량을 조절하여 층간 절연막(300) 을 상기 소정 깊이보다 작은 깊이로 이방성 식각한다.
이때 층간 절연막(300)은 금속이 확산된 상부 불순물 영역(450)에 대하여 식각 선택성을 가지므로 층간 절연막(300)의 높이보다 큰 높이를 가진 금속 실리사이드층(550)이 돌출되어 형성된다.
상기 소정 깊이는 장치의 전기적인 특성을 맞추기 위하여 설계자가 임의로 설정할 수 있는데, 일반적으로 700 옹스트롱(Å) 이하로 형성하는 것이 바람직하다.
여기에서, 상기 금속 실리사이드막(500)은 상기 도 13의 하부 전극 콘택(650)과의 접촉 저항을 줄이기 위한 것으로서, 코발트 실리사이드막, 니켈 실리사이드막 또는 타이타늄 실리사이드막으로 형성할 수 있다.
본 실시예에서는 제1 실시예와 달리 기판(100) 상에 형성된 액티브 영역(150) 상에 폴리실리콘 막(400)을 형성하고 폴리실리콘 막(400)을 부분적으로 식각하여 다이오드 홀(400H)을 형성하는 차이점이 있지만, 제1 실시예와 동일하게 하부 전극 콘택홀을 생성하기 위한 마스크 공정을 사용하지 않고 상변화 메모리 장치를 제조함에 따라 종래에 하부 전극 콘택홀 생성용 마스크 공정을 사용하는 경우와 비교할 때 제조 공정이 단축되어 상변화 메모리 장치의 제조 시간 및 비용이 절감된다.
또한, 돌출된 금속 실리사이드층(550)의 측면의 식각량을 조절하여 금속 실리사이드층(550)의 측벽에 형성되는 하부 전극 콘택(650)의 단면적 및 상변화 물질막(800)과의 접촉 면적을 감소시켜 상변화 물질막(800)과 하부 전극 콘택(650)간 계면 저항을 증가시킨다.
도 21 내지 도 25 는 본 발명의 제3 실시예에 따른 하부 전극 콘택의 접촉 면적 조절이 가능한 상변화 메모리 장치의 제조 방법을 설명하기 위한 공정별 단면도이다.
나머지 공정들은 상기 도 1 내지 도 9 및 도 12 내지 도 13에 나타낸 본 발명의 제1 실시예와 동일하므로 더 이상의 상세한 설명은 생략하고, 이하에서는 본 발명의 제3 실시예에 따라 상이한 공정에 대해서만 설명하기로 한다.
도 21 및 도 22에 도시한 것과 같이, 도 9의 과정에서 증착된 제1 도전막(600) 상에 스페이서 막(750)을 증착한 후에, 식각 량 및 식각 각도를 조절하여 제1 도전막(600) 및 스페이서 막(750)을 선택적으로 에칭 백한다.
이를 통하여 식각된 금속 실리사이드층(560)의 측면에 단면이 L자 형의 하부 전극 콘택(655)과 단면이 직각 삼각형 형태의 스페이서(755)가 생성된다.
이는 L자 형의 하부 전극 콘택(655)의 하부와 금속 실리사이드층(560)의 접촉면을 안정적으로 확보하여 셋 저항을 증가시키기고 금속 실리사이드층(560)이 식각될 때 발생할 수 있는 제1 도전막의 붕괴를 방지하기 위함이다.
스페이서 막(750)은 실리콘 질화물과 같은 질화물이나 실리콘 산질화물(SiON) 또는 티타늄 산질화물(TiON) 등의 산질화물을 사용하여 화학 기상 증착 공정, 플라즈마 증대 화학 기상 증착 공정, 또는 원자층 적층 공정을 이용하여 형성된다.
이때 제1 도전막 및 스페이서 막(750)은 금속 실리사이드층(560)에 대하여 식각 선택성을 가진다.
도 23에 도시한 것과 같이, 상기 도 22에서 식각된 표면 상에 건식 식각 방법을 이용하여 이방성 식각하여 금속 실리사이드층(560)을 식각한다.
본 과정에서는 수소, 질소 및 산소와 불소의 화합물 중에서 제2종의 기체 플라즈마 이온의 직진성에 의하여 제1 도전막에서 발생하는 식각 속도 대비 금속 실리사이드층(560)의 식각 속도는 현저하게 높아서 금속 실리사이드층(560)은 식각이 되지만 제1 도전막 및 스페이서(755)는 잔존하여 플러그 형태의 하부 전극 콘택(655)을 형성한다.
도 24에 도시한 것과 같이, 식각된 표면 상에 절연막(700)을 증착한 후에 하부 전극 콘택(655)의 상부 면이 노출될 때까지 화학적 기계적 연마(Chemical Mechanical Polishing) 공정을 수행하여 하부 전극 콘택(655) 표면의 높이를 초과하여 형성된 절연막(700) 상부를 평탄화하여 하부 전극 콘택(655)을 분리시킨다.
즉, 절연막(700) 상부 및 상변화 물질막(800)에 대하여 화학적 기계적 연마 공정을 수행하다가 하부 전극 콘택(655) 표면이 나오게 되면 연마 공정을 중지하게 된다.
상기 절연막(700)은 제1 도전막 및 스페이서(755)에 대하여 식각 선택 비를 갖는 물질을 사용하여 형성되는데, 예를 들어 실리콘 질화물과 같은 질화물이나 실리콘 옥시나이트라이드(SiON) 또는 티타늄 옥시나이트라이드(TiON) 등의 산질화물을 사용하여 화학 기상 증착 공정, 플라즈마 증대 화학 기상 증착 공정, 원자층 적층 공정 또는 고밀도 플라즈마(HDP) 공정을 이용하여 형성된다.
도 25에 도시한 것과 같이, 평탄화된 절연막(700) 및 하부 전극 콘택(655) 상에 상변화 물질막(800)을 증착한다.
여기에서, 상변화 물질막(800)은 칼코겐 화합물을 포함하는데, 예로서는 게르마늄-안티몬-텔루륨(Ge-Sb-Te), 비소-안티몬-텔루륨(As-Sb-Te), 주석-안티몬-텔루륨(Sn-Sb-Te), 주석-인듐-안티몬-텔루륨(Sn-In-Sb-Te), 비소-게르마늄-안티몬-텔루륨(As-Ge-Sb-Te) 등을 들 수 있다.
본 실시예에서는 제1 및 제2 실시예와 달리 식각된 금속 실리사이드층(570)의 측면에 생성되는 단면이L자 형의 하부 전극 콘택(655)과 단면이 직각 삼각형 형태의 스페이서(755)를 통하여 하부 전극 콘택(655)의 하부와 금속 실리사이드층(570)의 접촉면이 안정적으로 확보되어 셋 저항을 증가시키고 금속 실리사이드층(570)이 식각될 때 발생할 수 있는 하부 전극 콘택(655)의 붕괴를 방지할 수 있다.
또한, 제1 및 제2 실시예와 동일하게 하부 전극 콘택홀을 생성하기 위한 마스크 공정을 사용하지 않고 상변화 메모리 장치를 제조함에 따라 제조 공정이 단축되어 상변화 메모리 장치의 제조 시간 및 비용이 절감되고 돌출된 금속 실리사이드층(550)의 측면의 식각량을 조절하여 하부 전극 콘택(655)의 단면적 및 상변화 물질막(800)과의 접촉 면적을 감소시켜 상변화 물질막(800)과 하부 전극 콘택(655)간 계면 저항을 증가시킨다.
이와 같이, 본 발명의 하부 전극 콘택의 접촉 면적 조절이 가능한 상변화 메모리 장치의 제조 방법은 하부 전극 콘택홀을 생성하기 위한 마스크 공정을 생략하고 금속 실리사이드층을 등방성 식각하여 하부 전극 콘택과 상변화 물질간의 접촉 면적을 조절함으로써 상변화 메모리 장치의 제조 시간 및 비용이 절감되고 상변화 물질막과 하부 전극 콘택간 접촉 영역에서 주울 열 효과가 향상되어 리셋 전류가 감소되고 소비 전력이 절감된다.
상기에서는 이해의 편의를 위하여 PN-다이오드를 하나의 실시예로 들어 설명하였으나 다른 실시예로서 쇼트키 배리어 다이오드(Schottky Barrier Diode)가 사용될 수도 있다.
PN-다이오드인 경우에는 상기 폴리실리콘 막(400)에 제 1 도전형의 하부 불순물 영역과 제 2 도전형의 상부 불순물 영역(450)이 구분되어 함께 형성되는 대신에, 쇼트키 배리어 다이오드인 경우에는 제 1 도전형 또는 제 2 도전형의 불순물 영역이 독립적으로 형성되어 N형 또는 P형 쇼트키 배리어 다이오드를 구성하게 된다.
상기에서는 본 발명의 바람직한 실시예를 참조하여 설명하였지만, 당업계에서 통상의 지식을 가진 자라면 이하의 특허 청구범위에 기재된 본 발명의 사상 및 영역을 벗어나지 않는 범위 내에서 본 발명을 다양하게 수정 및 변경시킬 수 있음을 이해할 수 있을 것이다.
100 : 기판 150 : 액티브 영역
200 : 층간 절연막 220 : 제1 질화막
240 : 산화막 400 : 폴리실리콘 막
450 : 상부 불순물 영역 570 : 금속 실리사이드층
650 : 하부 전극 콘택 700 : 절연막
800 : 상변화 물질막
200 : 층간 절연막 220 : 제1 질화막
240 : 산화막 400 : 폴리실리콘 막
450 : 상부 불순물 영역 570 : 금속 실리사이드층
650 : 하부 전극 콘택 700 : 절연막
800 : 상변화 물질막
Claims (20)
- 다이오드 상에 금속 실리사이드막을 형성하고 어닐링하여 상기 다이오드 상부에 소정 깊이만큼 금속을 확산시키는 단계;
상기 금속이 확산된 상기 다이오드 상부를 선택적으로 식각하여 돌출된 금속 실리사이드층을 형성하는 단계;
상기 돌출된 금속 실리사이드층에 등방성 에칭 공정을 수행하여 상기 금속 실리사이드층의 폭을 조절하는 단계;
상기 폭이 조절된 상기 금속 실리사이드층 상에 하부 전극 콘택 막을 증착하는 단계;
상기 하부 전극 콘택 막을 제1 건식 식각하여 하부 전극 콘택을 형성하는 단계;
상기 측면이 식각된 금속 실리사이드층을 제2 건식 식각하여 플러그 형태의 하부 전극 콘택을 형성하는 단계;
를 포함하는 다이오드형 하부 전극 콘택의 접촉 면적 조절이 가능한 상변화 메모리 장치의 제조 방법.
- 제 1 항에 있어서,
상기 하부 전극 콘택을 형성하는 단계는
제1종의 식각 가스를 이용하여 상기 금속 실리사이드층 상에 증착된 하부 전극 콘택 막을 식각하고 상기 금속 실리사이드층 측벽의 하부 전극 콘택 막은 잔존하게 하여 형성하는 것을 특징으로 하는 하부 전극 콘택의 접촉 면적 조절이 가능한 상변화 메모리 장치의 제조 방법.
- 제 2 항에 있어서,
상기 제1종의 식각 가스는
수소, 질소 및 산소와 염소의 화합물 중에서 선택된 어느 하나의 기체인 것을 특징으로 하는 하부 전극 콘택의 접촉 면적 조절이 가능한 상변화 메모리 장치의 제조 방법.
- 제 1 항에 있어서,
상기 플러그 형태의 하부 전극 콘택을 형성하는 단계는
제2종의 식각 가스를 이용하여 상기 측면이 식각된 금속 실리사이드층을 식각하고 상기 금속 실리사이드층 측벽의 하부 전극 콘택 막은 잔존하게 하여 형성하는 것을 특징으로 하는 하부 전극 콘택의 접촉 면적 조절이 가능한 상변화 메모리 장치의 제조 방법.
- 제 4 항에 있어서,
상기 제2종의 식각 가스는
수소, 질소 및 산소와 불소의 화합물 중에서 선택된 어느 하나의 기체인 것을 특징으로 하는 하부 전극 콘택의 접촉 면적 조절이 가능한 상변화 메모리 장치의 제조 방법.
- 제 1 항에 있어서,
상기 금속 실리사이드층의 폭을 조절하는 단계는
상기 돌출된 금속 실리사이드층 측면의 식각량을 증가시키면 상기 금속 실리사이드층의 폭 및 상기 하부 전극 콘택의 단면적이 많이 감소되고,
상기 돌출된 금속 실리사이드층 측면의 식각량을 감소시키면 상기 금속 실리사이드층의 폭 및 상기 하부 전극 콘택의 단면적이 적게 감소되는 것을 특징으로 하는 하부 전극 콘택의 접촉 면적 조절이 가능한 상변화 메모리 장치의 제조 방법.
- 제 1 항에 있어서,
상기 소정 깊이는
상기 금속 실리사이드층이 돌출된 높이보다 작은 것을 특징으로 하는 하부 전극 콘택의 접촉 면적 조절이 가능한 상변화 메모리 장치의 제조 방법.
- 제 1 항에 있어서,
상기 다이오드는
상기 금속 실리사이드막에 대하여 식각 선택성을 가지는 것을 특징으로 하는 하부 전극 콘택의 접촉 면적 조절이 가능한 상변화 메모리 장치의 제조 방법.
- 제 8 항에 있어서,
상기 금속 실리사이드막은
코발트 실리사이드막, 니켈 실리사이드막 및 타이타늄 실리사이드막 중 어느 하나를 포함하는 하부 전극 콘택의 접촉 면적 조절이 가능한 상변화 메모리 장치의 제조 방법.
- 제 1 항에 있어서,
상기 하부 전극 콘택 막은
상기 금속 실리사이드층에 대하여 식각 선택성을 가지는 것을 특징으로 하는 하부 전극 콘택의 접촉 면적 조절이 가능한 상변화 메모리 장치의 제조 방법.
- 제 1 항에 있어서,
상기 금속 실리사이드막를 형성하는 단계 이전에
기판에 형성된 액티브 영역 상에 층간 절연막을 형성하는 단계;
상기 층간 절연막 상에 제1 감광막을 덮고 상기 층간 절연막을 부분 식각하여 상기 액티브 영역을 노출시키는 다이오드 홀을 형성하는 단계;
상기 층간 절연막의 상부면 및 상기 다이오드 홀 내에 제1 도전형의 폴리실리콘 막을 증착하여 상기 다이오드 홀을 갭필하는 단계;
상기 층간 절연막의 상부 면이 노출될 때까지 상기 폴리실리콘 막에 평탄화 공정을 수행하는 단계;
상기 평탄화된 폴리실리콘 막 상에 제2 도전형의 이온 주입 공정을 수행하여 상부 불순물 영역을 형성하여 상기 다이오드를 형성하는 단계;
상기 상부 불순물 영역 및 상기 층간 절연막의 표면 상에 에칭 백 공정을 수행하여 상기 층간 절연막을 상기 소정 깊이보다 작은 깊이로 식각하는 단계;
를 더 포함하는 것을 특징으로 하는 하부 전극 콘택의 접촉 면적 조절이 가능한 상변화 메모리 장치의 제조 방법.
- 제 11 항에 있어서,
상기 제1 감광막은
사각형 형태의 복수개의 개구들이 X축 및 Y축 방향으로 일정 간격을 두고 평행하게 생성되어 마스크 패턴이 형성되는 것을 특징으로 하는 하부 전극 콘택의 접촉 면적 조절이 가능한 상변화 메모리 장치의 제조 방법.
- 제 1 항에 있어서,
상기 다이오드는
PN 다이오드 또는 쇼트키 배리어 다이오드인 것을 특징으로 하는 하부 전극 콘택의 접촉 면적 조절이 가능한 상변화 메모리 장치의 제조 방법.
- 제 1 항에 있어서,
상기 금속 실리사이드막를 형성하는 단계 이전에
기판에 형성된 액티브 영역 상에 폴리실리콘 막을 형성하는 단계;
상기 폴리실리콘 막 상에 제2 감광막을 덮고 상기 폴리실리콘 막을 부분 식각하여 절연막 홀을 형성하는 단계;
상기 폴리실리콘 막의 상부면 및 상기 절연막 홀 내에 층간 절연막을 증착하여 상기 절연막 홀을 갭필하는 단계;
상기 폴리실리콘 막의 상부 면이 노출될 때까지 상기 층간 절연막에 평탄화 공정을 수행하는 단계;
상기 평탄화된 폴리실리콘 막 상에 제2 도전형의 이온 주입 공정을 수행하여 상부 불순물 영역을 형성하여 상기 다이오드를 형성하는 단계;
를 더 포함하는 것을 특징으로 하는 하부 전극 콘택의 접촉 면적 조절이 가능한 상변화 메모리 장치의 제조 방법.
- 제 14 항에 있어서,
상기 돌출된 금속 실리사이드층을 형성하는 단계는
상기 금속이 확산된 상기 다이오드 상부 및 상기 층간 절연막의 표면 상에 에칭 백 공정을 수행하여 상기 층간 절연막을 상기 소정 깊이보다 작은 깊이로 식각하여 상기 금속 실리사이드층을 돌출시키는 것을 특징으로 하는 하부 전극 콘택의 접촉 면적 조절이 가능한 상변화 메모리 장치의 제조 방법.
- 제 14 항에 있어서,
상기 제2 감광막은
사각형 형태의 복수개의 포토 레지스터들이 X축 및 Y축 방향으로 일정 간격을 두고 평행하게 생성되어 마스크 패턴이 형성되는 것을 특징으로 하는 하부 전극 콘택의 접촉 면적 조절이 가능한 상변화 메모리 장치의 제조 방법.
- 제 1 항에 있어서,
상기 플러그 형태의 하부 전극 콘택을 형성하는 단계 이후에
상기 제2 건식 식각된 표면 상에 절연막을 증착하는 단계;
상기 하부 전극 콘택의 상부 면이 노출될 때까지 상기 절연막에 평탄화 공정을 수행하는 단계;
평탄화된 상기 절연막 및 상기 하부 전극 콘택 상에 상변화 물질막을 증착하는 단계;
를 더 포함하는 것을 특징으로 하는 하부 전극 콘택의 접촉 면적 조절이 가능한 상변화 메모리 장치의 제조 방법.
- 제 17 항에 있어서,
상기 절연막은
상기 하부 전극 콘택에 대하여 식각 선택 비를 갖는 물질을 사용하는 것을 특징으로 하는 하부 전극 콘택의 접촉 면적 조절이 가능한 상변화 메모리 장치의 제조 방법.
- 제 1 항에 있어서,
상기 하부 전극 콘택 막을 증착하는 단계 이후에
상기 하부 전극 콘택 막 상에 스페이서 막을 증착하는 단계;
식각 각도를 조절하여 상기 하부 전극 콘택 막 및 상기 스페이서 막을 상기 제1 건식 식각하여 상기 식각된 금속 실리사이드층의 측면에 상기 하부 전극 콘택 및 스페이서를 생성하는 단계;
상기 제2 건식 식각된 표면 상에 절연막을 증착하는 단계;
상기 하부 전극 콘택의 상부 면이 노출될 때까지 상기 절연막에 평탄화 공정을 수행하는 단계;
평탄화된 상기 절연막 및 상기 하부 전극 콘택 상에 상변화 물질막을 증착하는 단계;
를 더 포함하는 것을 특징으로 하는 하부 전극 콘택의 접촉 면적 조절이 가능한 상변화 메모리 장치의 제조 방법.
- 제 19 항에 있어서,
상기 하부 전극 콘택은 단면이 L자 형태이고,
상기 스페이서는 단면이 직각 삼각형 형태인 것을 특징으로 하는 하부 전극 콘택의 접촉 면적 조절이 가능한 상변화 메모리 장치의 제조 방법.
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Legal Events
| Date | Code | Title | Description |
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| A201 | Request for examination | ||
| E902 | Notification of reason for refusal | ||
| E701 | Decision to grant or registration of patent right | ||
| GRNT | Written decision to grant | ||
| LAPS | Lapse due to unpaid annual fee |