JP2021535623A - 三次元メモリデバイスおよびその製作方法 - Google Patents

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Abstract

電子輸送を制限するメモリ層を有する三次元（３Ｄ）メモリデバイス、およびその三次元（３Ｄ）メモリデバイスを形成するための方法の実施形態が開示されている。３Ｄメモリデバイスを形成するための方法は以下の作業を含む。構造における初期チャネルホールが形成される。構造は、基板にわたって交互に配置される複数の第１の層および複数の第２の層を備える。複数の第１の層の各々１つの側面と複数の第２の層の各々１つの側面との間のオフセットが、チャネルホールを形成するために、初期チャネルホールの側壁に形成され得る。チャネル形成構造を伴うチャネルホールが半導体チャネルを形成するために形成され得る。チャネル形成構造は、鉛直方向に沿って延びるメモリ層を含み得る。次に、複数の第２の層は、複数のゲート電極で置き換えられ得る。

Description

本開示の実施形態は、三次元（３Ｄ）メモリデバイスおよびその製作方法に関する。
平面状のメモリセルは、工程技術、回路設計、プログラムアルゴリズム、および製作工程を改善することでより小さい大きさへと縮小される。しかしながら、メモリセルの形状寸法が下限に近付くにつれて、平面の工程および製作技術は困難になり、コストが掛かるようになる。結果として、平面状のメモリセルについての記憶密度は上限に近付いていく。
３Ｄメモリ構造は、平面状のメモリセルにおける密度の限界に対処することができる。３Ｄメモリ構造は、メモリ配列と、メモリ配列と往来する信号を制御するための周辺デバイスとを含む。
３Ｄメモリデバイスの実施形態、および、３Ｄメモリデバイスを製作するための製作方法の実施形態が、本明細書において開示されている。
一例では、３Ｄメモリデバイスを形成するための方法は以下の作業を含む。始めに、構造における初期チャネルホールが形成される。構造は、基板にわたって交互に配置される複数の第１の層および複数の第２の層を備える。構造は、内部にメモリセルを形成するための任意の適切な構造を含み得る。例えば、構造は、複数の層の階段構造および／またはスタック構造を含み得る。複数の第１の層の各々１つの側面と複数の第２の層の各々１つの側面との間のオフセットが、チャネルホールを形成するために、初期チャネルホールの側壁に形成され得る。チャネル形成構造を伴うチャネルホールが半導体チャネルを形成するために形成され得る。チャネル形成構造は、鉛直方向に沿って延びるメモリ層を含み得る。次に、複数の第２の層は、複数のゲート電極で置き換えられ得る。次に、チャネル形成構造の一部分が、メモリ層を複数の副メモリ部分へと分割するために除去でき、各々の副メモリ部分はそれぞれのゲート電極を部分的に包囲する。
他の例では、３Ｄメモリデバイスを形成するための方法は以下の作業を含む。始めに、複数の第１の層および複数の第２の層の構造が形成され得る。構造は基板にわたって交互に配置され得る。半導体チャネルが構造に形成でき、半導体チャネルは構造の上面から基板へと延びる。複数の第２の層は複数のゲート電極で置き換えできる。複数の第１の層は除去され得、封止構造が複数のゲート電極を互いから絶縁するために形成され得る。次に、ソース構造が封止構造に形成され得る。ソース構造は構造の上面から基板へと延び得る。
なおも他の例では、３Ｄメモリデバイスは、基板にわたる封止構造によって絶縁される複数のゲート電極の構造を備え、半導体チャネルは構造の上面から基板へと延びる。半導体チャネルは、複数の副メモリ層を有するメモリ層を備え得る。複数の副メモリ層の各々１つは互いから連結解除でき、それぞれのゲート電極を部分的に包囲できる。３Ｄメモリデバイスは、構造の上面から基板へと、基板の上面と平行な方向に沿って、隣接するゲート電極同士の間で延びるソース構造も備え得る。
本明細書に組み込まれており、本明細書の一部を形成する添付の図面は、本開示の実施形態を図示しており、本記載と共に、本開示の原理を説明するように、および、当業者に本開示を実施および使用させることができるようにさらに供する。
３Ｄメモリデバイスの一部分の断面図である。 本開示の一部の実施形態による例示の製作工程の様々な段階における３Ｄメモリデバイスの構造を示す図である。 本開示の一部の実施形態による例示の製作工程の様々な段階における３Ｄメモリデバイスの構造を示す図である。 本開示の一部の実施形態による例示の製作工程の様々な段階における３Ｄメモリデバイスの構造を示す図である。 本開示の一部の実施形態による例示の製作工程の様々な段階における３Ｄメモリデバイスの構造を示す図である。 本開示の一部の実施形態による例示の製作工程の様々な段階における３Ｄメモリデバイスの構造を示す図である。 本開示の一部の実施形態による例示の製作工程の様々な段階における３Ｄメモリデバイスの構造を示す図である。 本開示の一部の実施形態による例示の製作工程の様々な段階における３Ｄメモリデバイスの構造を示す図である。 本開示の一部の実施形態による例示の製作工程の様々な段階における３Ｄメモリデバイスの構造を示す図である。 本開示の一部の実施形態による例示の製作工程の様々な段階における３Ｄメモリデバイスの構造を示す図である。 本開示の一部の実施形態による３Ｄメモリデバイスを形成するための例示の方法の流れ図である。
本開示の実施形態が添付の図面を参照して説明される。
特定の構成および配置が検討されているが、これは例示の目的だけのために行われていることは理解されるべきである。当業者は、他の構成および配置が本開示の精神および範囲から逸脱することなく使用できることを認識するものである。本開示が様々な他の用途においても採用できることは、当業者には明らかとなる。
本明細書において、「一実施形態」、「実施形態」、「例の実施形態」、「一部の実施形態」などへの言及は、記載されている実施形態が具体的な特徴、構造、または特性を含み得るが、すべての実施形態が具体的な特徴、構造、または特性を必ずしも含まない可能性があることを意味していることは、留意されるものである。さらに、このような文言は、必ずしも同じ実施形態に言及しているのではない。さらに、具体的な特徴、構造、または特性が実施形態との関連で記載されている場合、明示的に記載されていようがなかろうが、このような特徴、構造、または特性を他の実施形態との関連でもたらすことは当業者の知識の範囲内である。
概して、専門用語は、文脈における使用から少なくとも一部で理解され得る。例えば、本明細書で使用されているような「１つまたは複数」という用語は、少なくとも一部で文脈に依存して、単数での意味で任意の特徴、構造、もしくは特性を記載するために使用され得る、または、複数での意味で特徴、構造、もしくは特性の組み合わせを記載するために使用され得る。同様に、「１つ」または「その」などは、少なくとも一部で文脈に依存して、単数での使用を伝えると、または、複数での使用を伝えると理解できる。また、「基づいて」という用語は、因子の排他的なセットを伝えるように必ずしも意図されていないとして理解でき、代わりに、ここでも少なくとも一部で文脈に依存して、必ずしも明示的に記載されていない追加の因子の存在を許容できる。
本開示における「〜の上に」、「〜の上方に」、および「〜にわたって」の意味は、「〜の上に」が何かの「直接的に上に」を意味するだけでなく、それらの間に中間の特徴または層を伴って何かの「上に」あるという意味も含むように、および、「〜の上方に」または「〜にわたって」は、何か「の上方に」または「にわたって」の意味を意味するだけでなく、それらの間に中間の特徴または層を伴わずに何か「の上方に」または「にわたって」あるという意味も含むように、幅広い形で解釈されるべきである。
さらに、「〜の下に」、「〜の下方に」、「下方」、「〜の上方に」、「上方」などの空間的に相対的な用語は、他の要素または特徴に対する１つの要素または特徴の関係を、図において示されているように説明するために、説明の容易性のために本明細書において用いられ得る。空間的に相対的な用語は、図に描写されている配向に加えて、使用中または動作中にデバイスの異なる配向を網羅するように意図されている。デバイスは他に配向されてもよく（９０度または他の配向で回転させられてもよい）、本明細書で使用されている空間的に相対的な記載はそれに応じて同様に解釈され得る。
本明細書で使用されるとき、「基板」という用語は、後続の材料層が追加される材料を指す。基板自体はパターン形成され得る。基板の上に追加される材料は、パターン形成できる、または、パターン形成されないままとできる。さらに、基板は、シリコン、ゲルマニウム、ガリウムヒ素、リン化インジウムなどの幅広い半導体材料を含み得る。代替で、基板は、ガラス、プラスチック、またはサファイアのウェーハなど、非導電性材料から作ることができる。
本明細書で使用されるとき、「層」という用語は、厚さを伴う領域を含む材料部分を指す。層は、下にある構造もしくは上にある構造の全体にわたって延びることができる、または、下にある構造もしくは上にある構造の延在未満の延在を有し得る。さらに、層は、連続的な構造の厚さより小さい厚さを有する均一または不均一な連続構造の領域であり得る。例えば、層は、任意の対の水平な平面の間に、連続的な構造の上面と下面との間に、または、そのような上面および下面に位置させられ得る。層は、横方向に、鉛直に、および／または、先細りとされた表面に沿って延び得る。基板は、層であり得る、１つもしくは複数の層を含み得る、ならびに／または、その上、その上方、および／もしくはその下方に１つもしくは複数の層を有し得る。層は複数の層を含み得る。例えば、相互連結層は、１つまたは複数の導体および接触の層（相互接触線および／またはビアコンタクトが形成される）と、１つまたは複数の誘電層とを含み得る。
本明細書で使用されるとき、「名目上の／名目上は」は、製品の設計の局面の間または工程の間に、所望の値より上の値および／または下の値の範囲と一緒に設定される、構成要素または工程作業についての特性またはパラメータの所望の値または目標値を指す。値の範囲は、製造工程における若干の変化または公差によるものであり得る。本明細書で使用されるとき、「約」という用語は、主題の半導体デバイスと関連する具体的な技術ノードに基づいて変化し得る所与の量の値を指示している。具体的な技術ノードに基づいて、「約」という用語は、例えば値の１０〜３０％（例えば、値の±１０％、±２０％、または±３０％）内で変化する所与の量の値を指示できる。
本明細書で使用されるとき、「３Ｄメモリデバイス」という用語は、メモリストリングが基板に対して鉛直方向に延びるように、横に配向された基板においてメモリセルトランジスタの鉛直に配向されるストリング（ＮＡＮＤメモリストリングなどの「メモリストリング」と本明細書では称される）を伴う半導体デバイスを指す。本明細書で使用されるとき、「鉛直の／鉛直に」という用語は、基板の側面に対して名目上は垂直であることを意味する。
本明細書で使用されるとき、「階段」、「段」、および「レベル」が置き換え可能に使用され得る。本明細書で使用されるとき、階段構造は、少なくとも２つの水平な表面と少なくとも２つの鉛直な表面とを、各々の水平な表面が、水平な表面の第１の縁から上向きに延びる第１の鉛直な表面に隣接させられ、水平な表面の第２の縁から下向きに延びる第２の鉛直な表面に隣接させられるように含む表面のセットを指す。「階段」は、隣接された表面のセットの高さにおける鉛直でのオフセットを指す。
本明細書で使用されるとき、ｘ軸およびｙ軸（ｘ−ｚ平面に対して垂直である）が水平に延び、水平面を形成する。水平面は基板の上面と実質的に平行である。本明細書で使用されるとき、ｚ軸は鉛直に延び、つまり、水平面に対して垂直の方向に沿って延びる。「ｘ軸」および「ｙ軸」の用語は「水平方向」と置き換え可能に使用でき、「ｘ−ｙ平面」の用語は「水平面」と置き換え可能に使用でき、「ｚ軸」の用語は「鉛直方向」と置き換え可能に使用できる。
一部の３Ｄメモリデバイスでは、半導体チャネルがチャネル形成構造で形成でき、チャネル形成構造は、ブロッキング層と、メモリ層と、トンネル層と、半導体チャネル層と、誘電コアとを備える。しばしば、ブロッキング層、メモリ層、トンネル層、および半導体チャネル層はゲート電極と誘電コアとの間に連続的に配置される。ブロッキング層、メモリ層、およびトンネル層の各々１つは単層構造または多層構造を含み得る。ブロッキング層は電荷の漏れを低減することができる。メモリ層は電荷を捕らえることができ、その電荷は半導体チャネル層へとトンネルすることができ、半導体層へと輸送され得る。
しかしながら、より多くのゲート電極がより大きなメモリ容量のために基板にわたって（例えば、半導体チャネルに沿って）積み重ねられるため、電荷損失がより顕著になる。例えば、メモリ層は、ゲート電極の数が増加するにつれて電荷損失をより受けやすくなる。メモリ層に捕らえられた電荷は、メモリ層において（例えば、その延在方向に沿って）より拡がりやすくなることができる。結果として、メモリ層におけるデータ保持が損なわる可能性があり、メモリセルにおける動作（例えば、読取り、書出し、および／または保持）が正確性を低下させる可能性がある。
３Ｄメモリデバイス１００が、限定されることはないが、１つまたは複数のＢＥＯＬ相互連結層における他の局所的な接触および相互連結を含め、図１に示されていない追加の構成要素および構造を含み得ることは、理解されるものである。
図１は、３Ｄメモリデバイス１００の一部分の断面図を示している。図１に示されているように、ゲート電極１０１が半導体チャネルとの接触を形成している。簡単に見せるために、半導体チャネルの一部分が、要素１０６として示されて描写されている。半導体チャネル１０６が、ブロッキング層１０２、メモリ層１０３、トンネル層１０４、およびｐチャネル１０５を、ｐチャネル１０５（例えば、または半導体チャネル１０６）が延びる方向（例えば、ｚ方向または鉛直方向）に対して実質的に垂直な方向（例えば、ｘ方向または水平方向）に沿って連続的に積み重ねられた状態で有する。ｐチャネル１０５は半導体チャネル層と誘電コアとを備えることができ、半導体チャネル層はトンネル層１０４と誘電コアとの間に位置決めされる。
ゲート電極１０１は、タングステン（Ｗ）などの任意の適切な導電性材料を備え得る。ブロッキング層１０２、メモリ層１０３、およびトンネル層１０４の各々１つは単層構造または多層構造を含み得る。例えば、ブロッキング層１０２は、電荷の漏れを低下させるために水平方向に沿って連続的に積み重ねられたｈｉｇｈ−ｋ酸化アルミニウム（ＡｌＯまたはＡｌ２Ｏ３）層、酸化ケイ素（ＳｉＯ）層、および／または酸窒化ケイ素（ＳｉＯＮ）層を含み得る。メモリ層１０３は、電荷を捕らえるために水平方向に沿って連続的に積み重ねられたＳｉＮ層、ＳｉＯＮ層、ＳｉＮ層、ＳｉＯＮ層、および／またはＳｉＮ層を含み得る。トンネル層１０４は、メモリ層１０３からｐチャネル１０５へと電荷がトンネルするのを容易にするために水平方向に沿って連続的に積み重ねられたＳｉＯ層、１つもしくは複数のＳｉＯＮ層（例えば、ＳｉＯＮ＿１、ＳｉＯＮ＿２、およびＳｉＯＮ＿３）、および／またはＳｉＯ層を含み得る。半導体チャネル層は、電荷輸送を容易にするために多結晶シリコンなどの半導体層を含み得る。誘電コアは、各々のメモリセルを互いから絶縁するために酸化ケイ素などの誘電材料を含み得る。
図１に示されているように、ゲート電極１０１の数が鉛直方向に沿って増加するにつれて、メモリ層１０３に捕らえられる電荷は、矢印によって指示されているように、鉛直方向に沿ってより拡がりやすくなる。特に、電荷はＳｉＮ層においてより拡がりやすくなり、３Ｄメモリデバイスのデータ保持を損なってしまう。損なわれたデータ保持は、３Ｄメモリデバイスの動作（例えば、読取り、書出し、および／または保持）の正確性を低下させ得る。
本開示による様々な実施形態が３Ｄメモリデバイスの構造および製作方法を提供しており、これは、電荷損失と関連する上記の問題を解決する。例えば、メモリ層の構造を変えることで、メモリ層でその延在方向に沿って拡がる電荷は抑えられ、メモリ層における電荷閉じ込めを向上させることができる。したがって、３Ｄメモリデバイスのデータ保持が向上させられ得る。一部の実施形態では、メモリ層は、その延在方向と並べられる部分と、その延在方向と並べられない部分（例えば、水平に延在する部分）とを有し得る。例えば、メモリ層は、メモリ層の延在方向に沿って互いから連結解除される複数の副メモリ層を有し得る。この構成は、メモリセルにおいて捕らえられる電荷がメモリセルでその延在方向に沿って拡がるのを抑制し、３Ｄメモリデバイスにおけるデータ保持を増加させることができる。
一部の実施形態では、ブロッキング層の一部分および／またはトンネル層の一部分が除去される。一部の実施形態では、ブロッキング層の一部分および／またはトンネル層の一部分は、メモリ層を連結解除し、メモリ層の副メモリ層を形成するために、製作工程の結果として移動させられる。一部の実施形態では、メモリ層の副メモリ層の端部（ターミナル）が、メモリ層が延びる方向に沿って拡がる電荷をさらに抑制するために低減または部分的に除去される。メモリ層のそれぞれの副メモリ層に基づいて形成される各々のメモリセルが、絶縁構造によって互いから絶縁でき、メモリセルが適切に機能することを容易にすることができる。したがって、開示されている方法を用いて形成された３Ｄメモリデバイスは、向上したデータ保持と、延いてはより良好な動作の正確性とを得ることができる。
図２Ａ〜図２Ｉは、本開示の実施形態による例示の製作工程の様々な段階における例示の３Ｄメモリデバイスの構造２００〜２８０を示している。図３は、図２Ａ〜図２Ｉに示された３Ｄメモリデバイスを形成するための例示の製作工程３００を示している。
図３を参照すると、製作工程の開始において、初期チャネルホールが階段構造に形成され得る（作業３００１）。図２Ａは、対応する構造２００の断面図を示している。
図２Ａに示されているように、初期チャネルホール２０３が、基板２０１にわたって形成されている階段構造２０２に形成され得る。基板２０１は、シリコン（例えば、単結晶シリコン）、シリコンゲルマニウム（ＳｉＧｅ）、ガリウムヒ素（ＧａＡｓ）、ゲルマニウム（Ｇｅ）、シリコンオンインシュレータ（ＳＯＩ）、または任意の他の適切な材料を含み得る。一部の実施形態では、基板２０１はシリコンを含む。
階段構造２０２は、積み重ねられた記憶構造の形成に製作の基礎を提供できる。メモリストリング（例えば、ＮＡＮＤメモリストリング）が階段構造２０２に続いて形成され得る。一部の実施形態では、階段構造２０２は、基板２０１にわたって鉛直に積み重ねられた第１の犠牲層２０２１／第２の犠牲層２０２２の複数の対を備える。第１の犠牲層２０２１／第２の犠牲層２０２２の各々の対は第１の犠牲層２０２１と第２の犠牲層２０２２とを備え得る。つまり、階段構造２０２は、鉛直方向に沿って積み重ねられた交互配置の第１の犠牲層２０２１および第２の犠牲層２０２２を備え得る。階段構造２０２における第１の犠牲層２０２１／第２の犠牲層２０２２の対の数（例えば、３２、６４、９６、または１２８）は、３Ｄメモリデバイスにおけるメモリセルの数を設定できる。
第１の犠牲層２０２１の各々は同じ厚さまたは異なる厚さを有し得る。同様に、第２の犠牲層２０２２の各々は同じ厚さまたは異なる厚さを有し得る。第２の犠牲層２０２２は、第１の犠牲層２０２１の材料と異なる任意の適切な材料を含み得る。一部の実施形態では、第１の犠牲層２０２１は多結晶シリコンおよび炭素の１つまたは複数を含む。一部の実施形態では、第２の犠牲層２０２２はＳｉＮを含む。一部の実施形態では、各々の段またはステップは第１の犠牲層２０２１および対応する第２の犠牲層２０２２を備える。
第１の犠牲層２０２１／第２の犠牲層２０２２の形成は、スタックにわたってエッチングマスク（例えば、フォトレジスト層）を使用して、第１の犠牲材料層／第２の犠牲材料層の対のスタックの繰り返しのエッチングによって形成できる。エッチングマスクは、露出された部分が適切なエッチング工程を用いてエッチングされ得るように、エッチングされる第１の犠牲層２０２１／第２の犠牲層２０２２の対の一部分を露出させることができる。エッチングマスクおよびスタックのエッチングは、湿式エッチングおよび／または乾式エッチングなどの任意の適切なエッチング工程を用いて実施できる。一部の実施形態では、エッチングは、例えば誘導結合プラズマエッチング（ＩＣＰ）および／または反応性イオンエッチング（ＲＩＥ）といった乾式エッチングを含む。
初期チャネルホール２０３は階段構造２０２に形成され得る。一部の実施形態では、初期チャネルホール２０３は階段構造２０２の上面から基板２０１へと延びる。一部の実施形態では、初期チャネルホール２０３の下部が基板２０１を露出している。初期チャネルホール２０３は任意の適切な製作工程によって形成され得る。例えば、パターン形成フォトレジスト層が階段構造２０２にわたって形成され得る。パターン形成フォトレジスト層は、初期チャネルホール２０３を形成するために階段構造２０２の一部分を露出させることができる。適切なエッチング工程が、基板２０１が露出させられるまで階段構造２０２の一部分を除去するために実施され得る。エッチング工程は、誘導結合プラズマエッチング（ＩＣＰ）など、乾式エッチングおよび／または湿式エッチングを含み得る。
図３を参照すると、初期チャネルホールの形成の後、初期チャネルホールの側壁における各々の第１の犠牲層の一部分が、第１の犠牲層と隣接の第２の犠牲層との間にオフセットを形成してチャネルホールを形成するために除去され得る（作業３００２）。図２Ｂは、対応する構造２１０の断面図を示している。
図２Ｂに示されているように、初期チャネルホール２０３の側壁における各々の第１の犠牲層２０２１の一部分は、チャネルホール２１３を形成するために除去され得る。説明の容易性のために、初期チャネルホール２０３またはチャネルホール２１３を向く第１の犠牲層２０２１（または第２の犠牲層２０２２）の表面は、第１の犠牲層２０２１（または第２の犠牲層２０２２）の側面と称されている。実施形態では、凹んだ領域が第１の犠牲層２０２１の側面に形成され得る。リセスエッチングの後の第１の犠牲層２０２１は凹んだ第１の犠牲層２１２１と称され得る。第１の犠牲層２０２１の除去された部分（例えば、水平方向に沿って）の寸法または厚さは、第２の犠牲層２０２２の側面と凹んだ第１の犠牲層２１２１の側面との間にオフセットを形成させる任意の適切な値であり得る。一部の実施形態では、第２の犠牲層２０２２の側面は鉛直方向（またはチャネルホール２１３の側壁）に沿って突起を形成する。任意の適切で選択的なエッチング工程（例えば、リセスエッチング）が、凹んだ第１の犠牲層２１２１を形成するために実施され得る。一部の実施形態では、選択的なエッチング工程は、第２の犠牲層２０２２にわたる凹んだ第１の犠牲層２１２１に大きなエッチングの選択性を有し、第２の犠牲層２０２２にほとんどまたはまったく損傷をもたらさない。湿式エッチングおよび／または乾式エッチングが選択的なエッチング工程として実施され得る。一部の実施形態では、反応性イオンエッチング（ＲＩＥ）工程が選択的なエッチング工程として実施される。
一部の実施形態では、各々の第１の犠牲層２０２１の側面の一部分を移動させる代わりに、各々の第２の犠牲層２０２２の側面の一部分が、凹んだ第２の犠牲層と隣接の第１の犠牲層２０２１との間にオフセットを形成するために除去される。したがって、第１の犠牲層２０２１の側面の突起は鉛直方向に沿って延び得る。
図３を参照すると、チャネルホールの形成の後、チャネルホールを満たすためにチャネル形成構造が形成され、半導体チャネルが形成される（作業３００３）。図２Ｃは、対応する構造２２０の断面図を示している。
図２Ｃに示されているように、半導体チャネル２２が、チャネルホール２１３をチャネル形成構造で満たすことで形成できる。チャネル形成構造は、チャネルホール２１３の側壁表面からチャネルホール２１３の中心へと連続的に位置決めされるブロッキング層２２１、メモリ層２２２、トンネル層２２３、半導体層２２４、および誘電コア２２５を備え得る。
ブロッキング層２２１は、続いて形成されるゲート電極へと電荷が逃れるのを低減または防止することができる。ブロッキング層２２１は単層構造または多層構造を備え得る。例えば、ブロッキング層２２１は第１のブロッキング層と第２のブロッキング層とを備え得る。第１のブロッキング層は、任意の適切な共形の堆積方法によってチャネルホール２１３の表面にわたって形成できる。第１のブロッキング層は誘電材料（例えば、誘電金属酸化物）を含み得る。例えば、第１のブロッキング層は、十分に大きな誘電率（例えば、７．９より大きい）を有する誘電金属酸化物を含み得る。第１のブロッキング層の例は、ＡｌＯ、酸化ハフニウム（ＨｆＯ２）、酸化ランタン（ＬａＯ２）、酸化イットリウム（Ｙ２Ｏ３）、酸化タンタル（Ｔａ２Ｏ５）、それらのケイ酸塩、それらの窒素ドーピング化合物、および／またはそれらの合金を含む。第１のブロッキング層は、化学的蒸着（ＣＶＤ）、原子層堆積（ＡＬＤ）、パルスレーザー堆積（ＰＬＤ）、および／または液体ミスト化学堆積などの適切な堆積方法によって形成され得る。一部の実施形態では、第１のブロッキング層はＡｌＯを含む。
第２のブロッキング層は、第１のブロッキング層にわたって形成でき、第１のブロッキング層と異なる誘電材料を含み得る。例えば、第２のブロッキング層は、酸化ケイ素、酸窒化ケイ素、および／または窒化ケイ素を含み得る。一部の実施形態では、第２のブロッキング層は酸化ケイ素を含み、低圧ＣＶＤ（ＬＰＣＶＤ）および／またはＡＬＤなどの任意の適切な共形の堆積方法によって形成できる。
メモリ層２２２は、電荷トラップ材料を含むことができ、ブロッキング層２２１にわたって形成され得る。メモリ層２２２は単層構造または多層構造を備え得る。例えば、メモリ層２２２は、タングステン、モリブデン、タンタル、チタン、白金、ルテニウム、それらの合金、それらのナノ粒子、それらのケイ化物、および／または、多結晶もしくは非晶質の半導体材料（例えば、多結晶シリコンおよび非晶質シリコン）などの導電性材料および／または半導体を含み得る。メモリ層２２２は、ＳｉＮおよび／またはＳｉＯＮなどの１つまたは複数の絶縁材料も含み得る。一部の実施形態では、メモリ層２２２は、ＳｉＯＮ層によって挟まれるＳｉＮ層を含み、ＳｉＯＮ層はさらにＳｉＮ層によって挟まれる。メモリ層２２２は、ＣＶＤ、ＡＬＤ、および物理的蒸着（ＰＶＤ）などの任意の適切な堆積方法によって形成され得る。
トンネル層２２３は、適切なバイアスの下で貫かれてトンネル効果が起こり得る誘電材料を備え得る。トンネル層２２３は、メモリ層２２２にわたって形成でき、単層構造または多層構造を含むことができ、ＳｉＯ、ＳｉＮ、ＳｉＯＮ、誘電金属酸化物、誘電金属酸窒化物、誘電金属ケイ酸塩、および／またはそれらの合金を含み得る。トンネル層２２３は、ＣＶＤ、ＡＬＤ、および／またはＰＶＤなどの適切な堆積方法によって形成され得る。一部の実施形態では、トンネル層２２３は複数のＳｉＯＮ層とＳｉＯ層とを備え、ＳｉＯＮ層はメモリ層２２２とＳｉＯ層との間に位置決めされる。
半導体層２２４は、電荷の輸送を容易にすることができ、トンネル層２２３にわたって形成できる。半導体層２２４は、一元素の半導体材料、ＩＩＩ−Ｖ族化合物半導体材料、ＩＩ−ＶＩ族化合物半導体材料、および／または有機半導体材料など、１つまたは複数の半導体材料を含み得る。半導体層２２４は、ＬＰＣＶＤ、ＡＬＤ、および／または金属−有機化学的蒸着（ＭＯＣＶＤ）などの任意の適切な堆積方法によって形成され得る。一部の実施形態では、半導体層２２４はポリシリコン層を含む。
誘電コア２２５は、適切な誘電材料を含むことができ、半導体層２２４によって包囲された空間を満たすことができる。一部の実施形態では、誘電コア２２５は、ＳｉＯ（例えば、十分に高い純度のＳｉＯ）を含み、ＣＶＤ、ＬＰＣＶＤ、ＡＬＤ、および／またはＰＶＤなどの任意の適切な堆積方法によって形成され得る。
凹んだ第１の犠牲層２１２１の側面と犠牲層２０２２の側面との間のオフセットのため、メモリ層２２２は、鉛直方向以外の方向に沿って並べられる部分を含み得る。一部の実施形態では、メモリ層２２２は、互いと連結される鉛直部分２２２１（例えば、鉛直方向に沿って実質的に並べられる）のうちの１つまたは複数と、１つまたは複数の非鉛直部分２２２２（例えば、水平方向に沿って実質的に並べられる水平部分）とを備える。後で形成された３Ｄメモリデバイス（つまり、メモリ層２２２と形成された）が動作中であるとき、バイアスをゲート電極に加えることができ、電荷がメモリ層２２２に捕らえられ得る。メモリ層２２２の非鉛直部分２２２２のため、鉛直方向に沿ってのメモリ層２２２における電荷の拡がりは低減または排除され得る。メモリ層２２２における電荷の低減は向上させられ得る。
図３を参照すると、半導体チャネルの形成の後、第１の初期ゲート線スリットが階段構造に形成され得る（作業３００４）。図２Ｄは、対応する構造２３０の断面図を示している。
図２Ｄに示されているように、第１の初期ゲート線スリット２３６が階段構造２０２に形成され得る。一部の実施形態では、第１の初期ゲート線スリット２３６は、ｘ−ｚ平面（例えば、ｙ軸）に対して垂直な方向に沿って延び、半導体チャネル３２をｙ軸に沿ってブロックへと分割する。第１の初期ゲート線スリット２３６が階段構造２０２の上面から基板２０１へと延び得る。一部の実施形態では、第１の初期ゲート線スリット２３６は基板２０１を露出させる。第１の初期ゲート線スリット２３６は任意の適切な方法によって形成できる。例えば、第１の初期ゲート線スリット２３６は、エッチングマスク（例えば、パターン形成フォトレジスト層）を使用して階段構造２０２のエッチングによって形成できる。エッチングマスクは、第１の初期ゲート線スリット２３６の場所に対応する階段構造２０２の一部分を露出させることができる。適切なエッチング工程（例えば、乾式エッチングおよび／または湿式エッチング）が、基板２０１が露出されるまで階段構造２０２の露出された一部分を除去するために実施され得る。一部の実施形態では、ＩＣＰエッチング工程が第１の初期ゲート線スリット２３６を形成するために実施される。
一部の実施形態では、要素２０２１および２０２２は第１の犠牲材料層および第２の犠牲材料層を表し、階段構造２０２はスタック構造を表す。この場合、スタック構造２０２は、段を形成するために繰り返しエッチング／パターン形成でき、各々の段は第１の犠牲層／第２の犠牲層の対を備え得る。第１の犠牲層および第２の犠牲層の各々は、スタック構造２０２のエッチング／パターン形成によって形成され得る。第１の犠牲層／第２の犠牲層の対の形成は、ゲート電極の形成の前に、任意の適切な段において形成され得る。階段を形成するための特定の順番、半導体チャネル、およびゲート電極は、本開示の実施形態によって限定されるべきではない。
図３を参照すると、第１の初期ゲート線スリットの形成の後、ゲート電極および第２の初期ゲート線スリットが形成され得る（作業３００５）。図３Ｅは、対応する構造２４０の断面図を示している。
図２Ｅに示されているように、第２の犠牲層２０２２は除去でき、ゲート電極２４２が形成できる。ゲート電極２４２は、絶縁スペーサ層２４２３によって包囲された導体層２４２２を備え得る。第２の犠牲層２０２２は、任意の適切なエッチング工程（例えば、湿式エッチングおよび／または乾式エッチング）によって除去され得る。一部の実施形態では、第２の犠牲層２０２２は、ゲート形成トンネルを形成するために湿式エッチング工程によって除去される。次に、絶縁スペーサ層２４２３がゲート形成トンネルの側壁に堆積させられ得る。一部の実施形態では、絶縁スペーサ層２４２３の形成は、ゲート形成トンネルの側壁にわたるｈｉｇｈ−ｋ誘電材料（ＡｌＯ、ＨｆＯ２、および／またはＴａ２Ｏ５など）または誘電材料（ＳｉＯ、ＳｉＮ、および／またはＳｉＯＮ）の堆積と、ｈｉｇｈ−ｋ誘電材料にわたる接着層（窒化チタン（ＴｉＮ）など）の堆積とを含む。次に、導電性材料が、ゲート形成トンネルを満たし、導体層２４２２を形成するために、絶縁スペーサ層２４２３にわたって堆積させられ得る。導体層２４２２は、限定されることはないが、タングステン（Ｗ）、コバルト（Ｃｏ）、銅（Ｃｕ）、アルミニウム（Ａｌ）、多結晶シリコン（ポリシリコン）、ドープシリコン、ケイ化物、またはそれらの任意の組み合わせを含む導電性材料を含み得る。一部の実施形態では、導体層２４２２はＷなどの金属を含み、絶縁スペーサ層２４２３はＳｉＯを含む。導体層２４２２およびＳｉＯの各々は、ＣＶＤ、ＡＬＤ、および／またはその場での蒸気発生（ＩＳＳＧ）などの任意の適切な堆積方法によって形成され得る。
リセスエッチングが、第１の初期ゲート線スリット２３６において絶縁スペーサ層２４２３および導体層２４２２を形成する過剰な材料を除去するために実施できる。例えば、絶縁スペーサ層２４２３の過剰な材料および導電性材料は、第１の初期ゲート線スリット２３６の底において凹んだ第１の犠牲層２１２１および基板２０１から除去できる。基板２０１を露出させる第２の初期ゲート線スリット２４６が形成され得る。一部の実施形態では、絶縁スペーサ層２４２３の一部分は、第２の初期ゲート線スリット２４６の側壁に導体層２４２２を露出させるために除去され得る。リセスエッチングは、任意の適切なエッチング工程（例えば、湿式エッチングおよび／または乾式エッチング）を含み得る。一部の実施形態では、リセスエッチングは湿式エッチング工程を含む。
一部の実施形態では、要素２０２１は犠牲層を表し、要素２０２２は導体層を表す。例えば、階段構造２０２は、基板２０１にわたって鉛直に積み重ねられた犠牲層２０２１／導体層２０２２の複数の対を備え得る。図２Ａ〜図２Ｅに記載されている製作作業と異なり、複数の導体層２０２２はゲート電極２４２を形成するように保持できる。例えば、犠牲層２０２１が除去された後（例えば、作業３００６において）、絶縁スペーサ層２４２３が導体層２０２２にわたって形成できる。導体層２０２２は、犠牲層２０２１と異なる任意の適切な材料を含み得る。一部の実施形態では、導体層２０２２は多結晶シリコンを含む。
図３を参照すると、ゲート電極および第２の初期ゲート線スリットの形成の後、第１の犠牲層およびブロッキング層の一部分がメモリ層を露出させるために除去され、第３の初期ゲート線スリットが形成され得る（作業３００６）。図２Ｆは、対応する構造２５０の断面図を示している。
図２Ｆに示されているように、凹んだ第１の犠牲層２１２１およびブロッキング層２２１の一部分はメモリ層２２２および基板２０１を露出させるために除去され、第３の初期ゲート線スリット２５６が形成され得る。一部の実施形態では、ブロッキング層２２１の一部分がメモリ層２２２の一部分を露出させるために除去され得る。ブロッキング層２２１の残っている部分は、図２Ｆにおいて、連結解除されたブロッキング層２５１として描写されている。そのため、第３の初期ゲート線スリット２５６は、ゲート電極２４２、メモリ層２２２の鉛直部分、および基板２０１を露出させることができる。
１つまたは複数のエッチング工程が、凹んだ第１の犠牲層２１２１およびブロッキング層２２１の一部分を除去するために実施され得る。エッチング工程は、メモリ層２２２にわたる凹んだ第１の犠牲層２１２１および／またはブロッキング層２２１の十分に大きなエッチングの選択性を有することができる。例えば、メモリ層２２２は、半導体チャネル２２の側壁が第３の初期ゲート線スリット２５６の形成にほとんどまたはまったく損傷のないように、エッチング停止層として機能できる。一部の実施形態では、連結解除されたブロッキング層２５１は、ゲート電極２４２を包囲し、ゲート電極２４２をメモリ層２２２から絶縁するのに十分な厚さを有する。１つまたは複数のエッチング工程は、乾式エッチングおよび／または湿式エッチングなどの任意の適切なエッチング工程を含み得る。
図３を参照すると、第３の初期ゲート線スリットの形成の後、互いから連結解除される副メモリ層がトンネル層におけるリセス領域によって形成でき、ゲート線スリットが形成できる（作業３００７）。図２Ｇは、対応する構造２６０の断面図を示している。
図２Ｇに示されているように、メモリ層２２２の副メモリ層２６２が、それぞれのゲート電極２４２を部分的に包囲するために形成できる。リセス領域２６５が、副メモリ層２６２を互いから連結解除するために副メモリ層２６２の端部においてトンネル層２２３に形成され得る。それによりゲート線スリット２６６が形成され得る。一部の実施形態では、リセス領域２６５は第１の部分２６３−１と第２の部分２６３−２との間でトンネル層２２３に形成される（リセストンネル層２６３を一緒に形成する）。第１の部分２６３−１は副メモリ層２６２とほとんどまたはまったく接触がなくでき、第２の部分２６３−２は、それぞれの副メモリ層２６２との接触を形成でき、副メモリ層２６２と半導体層２２４との間に位置決めされ得る。連結解除されたブロッキング層２５１および／またはトンネル層２２３の側面は、副メモリ層２６２の形成の間に減少またはエッチングされ、したがって、鉛直方向（例えば、ｚ軸）に沿って互いと同一平面となってもならなくてもよい。ブロッキング層２６１は、副メモリ層２６２の形成の後、ブロッキング層２２１と同じであっても同じでなくてもよい。一部の実施形態では、副メモリ層２６２は、基板２０１の上面に対して垂直の方向（例えば、ｚ軸、または、メモリ層２２２が延びる方向）に沿って延びる。メモリ副層２６２は、非鉛直方向（例えば、ｚ軸と平行でない方向）に沿って延びる一部分を含んでも含まなくてもよい。例えば、メモリ副層２６２は鉛直部分を含んでもよいし、水平部分を含んでも含まなくてもよい。一部の実施形態では、メモリ層２２２は、副メモリ層２６２の各々の端部におけるリセス領域２６５によって複数の副メモリ層２６２へと分割される。一部の実施形態では、第１の部分２６３−１は、鉛直方向（例えば、ｚ軸）に沿って、隣接する副メモリ層２６２同士（または、隣接するゲート電極２４２同士）の間に位置させられる。
ゲート線スリット２６６、リセス領域２６５、および副メモリ層２６２は任意の適切なエッチング工程（例えば、リセスエッチング）によって形成できる。一部の実施形態では、エッチング工程は、連結解除されたブロッキング層２５１、メモリ層２２２、およびトンネル層２２３を同時にエッチングする等方性エッチング（例えば、乾式エッチングおよび／または湿式エッチング）を含む。一部の実施形態では、エッチング工程は、他の構造／層（例えば、絶縁スペーサ層２４２３、連結解除されたブロッキング層２５１、およびトンネル層２２３）よりメモリ層のエッチングの選択性が大きい。一部の実施形態では、連結解除されたブロッキング層２５１の十分な部分が、副メモリ層２６２とゲート電極２４２との間に絶縁を提供するために残ることができることを確保するために、メモリ層のエッチング時間が制御される。一部の実施形態では、メモリ層２２２とトンネル層２２３とは異なってエッチングされる。例えば、メモリ層２２２の端部におけるメモリ層２２２の一部分は除去でき、リセスエッチングが、メモリ層２２２の一部分の除去によって形成される空間においてトンネル層２２３の一部分をさらに除去するために実施できる。リセス領域２６５は、副メモリ層２６２同士が互いから連結解除されることを確保できる。一部の実施形態では、非鉛直方向に沿って延びるメモリ層２２２の一部分が除去される。例えば、メモリ層２２２の非鉛直部分２２２２（例えば、水平部分）が除去でき、メモリ層２２２の鉛直部分２２２１は保持され得る。
図３を参照すると、ゲート線スリットおよび副メモリ層の形成の後、封止工程が、ゲート電極同士を互いから絶縁する初期封止構造を形成するために実施され得る（作業３００８）。図２Ｈは、対応する構造２７０の断面図を示している。
図２Ｈに示されているように、初期封止構造２７１が各々のゲート電極を互いから絶縁するために形成され得る。各々のゲート電極を包囲する初期封止構造２７１の一部分は、包囲されたゲート電極２４２（例えば、水平方向および鉛直方向に沿って）が他の構造（例えば、他のゲート電極２４２）から絶縁されるのを確保するのに十分な厚さであり得る。一部の実施形態では、初期封止構造２７１がゲート線スリット２６６の空間を満たし、隣接するゲート電極２４２同士の間の中間層の誘電層を形成する。一部の実施形態では、初期封止構造２７１は、露出されて連結解除されたブロッキング層２６１と、副メモリ層２６２と、リセストンネル層２６３の第１および第２の部分と、リセス領域２６５と、半導体チャネル２２の上面とを覆う。
封止工程が、ゲート電極２４２同士を互いから絶縁するためにゲート線スリット２６６を満たす初期封止構造２７１を形成するために実施され得る。初期封止構造は、露出されて連結解除されたブロッキング層２５１、メモリ層２２２、リセスされたトンネル層２６３、および半導体チャネル２２の上面も覆うことができる。一部の実施形態では、初期封止構造２７１は、ゲート電極２４２にわたって絶縁材料を堆積させ、ゲート線スリット２６６を満たす任意の適切な堆積方法によって形成される。絶縁材料は、隣接するゲート電極２４２同士の間に、および、ゲート電極２４２と後で形成されたソース構造との間に、電気的な絶縁を提供する任意の適切な材料（例えば、誘電材料）を含み得る。一部の実施形態では、初期封止構造２７１はＣＶＤによって形成され、酸化ケイ素を含む。任意選択で、平坦化／リセスエッチング工程が実施され得る、または、半導体チャネル２２および／またはゲート電極２４２にわたる初期封止構造の過剰な一部分を除去できる。
図３を参照すると、初期封止構造が形成された後、封止構造が初期封止構造に基づいて形成され得、ソース構造が封止構造に形成され得る（作業３００９）。図２Ｉは、対応する構造２８０の断面図を示している。
図２Ｉに示されているように、ソース構造２８２が封止構造２８１に（例えば、隣接するゲート電極２４２同士の間に）形成でき、ｘ−ｚ平面に対して垂直な方向（例えば、ｙ軸）に沿って延び得る。ソース構造２８２は導体部分２８２−１とドープ半導体部分２８２−２とを備え得る。ドープ半導体部分２８２−２は基板２０１に形成でき、導体部分２８２−１と接触する。ソース構造２８２は、初期封止構造２７１によって、隣り合うゲート電極２４２から絶縁され得る。導体部分２８２−１は、ソース電極として使用できる任意の適切な導電性材料を含むことができ、ドープ半導体部分２８２−２は、基板２０１に形成された適切なドープ（例えば、Ｐ型またはＮ型）半導体領域を含むことができ、基板２０１の極性と反対である。一部の実施形態では、導体部分２８２−１は、ドープ多結晶シリコン、銅、アルミニウム、コバルト、ドープシリコン、ケイ化物、およびタングステンのうちの１つまたは複数を含む。一部の実施形態では、ドープ半導体部分２８２−２はドープシリコンを含む。
ソース構造２８２は、ソーストレンチを初期封止構造２７１に満たすことで形成され得る。ソーストレンチは、初期封止構造２７１においてパターン形成／エッチング工程を実施することで形成され得る。例では、パターン形成フォトレジスト層が初期封止構造２７１にわたって形成され得る。パターン形成フォトレジスト層は、ソーストレンチが後で形成される領域を露出させる開口を有し得る。エッチング工程（例えば、リセスエッチング工程）が、基板２０１を露出させるために開口によって露出される初期封止構造２７１の部分を除去するために実施され得る（例えば、パターン形成フォトレジスト層をエッチングマスクとして使用して）。したがって、ソーストレンチおよび封止構造２８１が形成され得る。エッチング工程は、「ボトムパンチスルー」工程とも称することができ、初期封止構造２７１を除去することができる任意のエッチング工程を含み得る一部の実施形態では、エッチング工程は異方性乾式エッチング工程を含む。
ソース構造２８２は次の工程によって形成できる。ソーストレンチが形成された後、イオン注入が、ソーストレンチの底において露出された基板２０１の一部分へとイオン／ドーパントを注入するために実施され得る。イオン注入工程によってドーピングされた基板２０１の一部分は、ドープ半導体部分２８２−２を形成できる。一部の実施形態では、基板２０１はシリコンを含み、ドープ半導体部分２８２−２はドープシリコンを含む。次に、導体部分２８２−１は、ＣＶＤ、ＡＬＤ、ＰＶＤなどの適切な堆積工程によって、ドープ多結晶シリコン、銅、アルミニウム、および／またはタングステンなどの適切な導体材料でソーストレンチを満たすことで形成できる。任意選択で、平坦化／リセスエッチング工程が、半導体チャネル３２および／またはゲート電極２４２にわたる導体材料の過剰な一部分を除去するために、実施され得る。一部の実施形態では、ソース構造２８２は配列共通ソース（「ＡＣＳ」）と称される。
一部の実施形態では、開示されている３Ｄメモリデバイスは、構成要素（例えば、メモリセルおよび周辺デバイス）が単一の基板（例えば、基板２０１）に形成されるモノリシック３Ｄメモリデバイスの一部である。開示されている３Ｄメモリデバイスの動作を容易にするために使用される任意の適切なデジタル周辺回路、アナログ周辺回路、および／または混合信号周辺回路などの周辺デバイスは、メモリスタック（例えば、階段構造２０２に形成されるメモリスタック）の外部で、基板において同様に形成され得る。周辺デバイスは基板「において」形成でき、その場合、周辺デバイスの全体または一部が基板に（例えば、基板の上面の下に）形成される、および／または、基板において直接的に形成される。周辺デバイスは、ページバッファ、デコーダ（例えば、行デコーダ、列デコーダ）、センスアンプ、ドライバ、チャージポンプ、電流基準、電圧基準、または回路の任意の能動的もしくは受動的な構成要素（例えば、トランジスタ、ダイオード、抵抗、もしくはコンデンサ）のうちの１つまたは複数を備え得る。絶縁領域（例えば、シャロートレンチアイソレーション（ＳＴＩ））およびドープ領域（例えば、トランジスタのソース領域およびドレイン領域）が、メモリスタックの外部で、基板に同様に形成され得る。
一部の実施形態では、３Ｄメモリデバイスを形成するための方法は以下の作業を含む。始めに、初期チャネルホールが階段構造に形成される。階段構造は、基板にわたって交互に配置される複数の第１の層および複数の第２の層を備える。複数の第１の層の各々１つの側面と複数の第２の層の各々１つの側面との間のオフセットが、チャネルホールを形成するために、初期チャネルホールの側壁に形成され得る。チャネル形成構造を伴うチャネルホールが半導体チャネルを形成するために形成され得る。チャネル形成構造は、鉛直方向に沿って延びるメモリ層を含み得る。次に、複数の第２の層は、複数のゲート電極で置き換えられ得る。次に、チャネル形成構造の一部分が、メモリ層を複数の副メモリ部分へと分割するために除去でき、各々の副メモリ部分はそれぞれのゲート電極を少なくとも部分的に包囲する。
一部の実施形態では、初期チャネルホールを形成することは、初期チャネルホールの場所に対応する開口を露出させるために階段構造にわたってパターン形成フォトレジスト層を形成することと、基板を露出させるために開口によって露出させられる階段構造の一部分を除去することとを含む。
一部の実施形態では、オフセットを形成することは、初期チャネルホールの側壁において複数の第１の層の各々１つの側面の一部分を除去することを含む。
一部の実施形態では、複数の第１の層の各々１つの側面の一部分を除去することは、複数の第１の層を複数の第２の層まで選択的にエッチングするリセスエッチング工程を実施することを含む。
一部の実施形態では、チャネル形成構造でチャネルホールを満たすことは以下の作業を含む。始めに、ブロッキング層がチャネルホールの側壁にわたって形成され得る。メモリ層が絶縁材料層にわたって形成され得、トンネル層がメモリ層にわたって形成され得、半導体材料層がトンネル層にわたって形成され得る。さらに、チャネルホールを満たすために半導体層にわたって誘電コアが形成され得る。
一部の実施形態では、ブロッキング層を形成することは、第１のブロッキング層と第２のブロッキング層との少なくとも一方を堆積させることを含む。第１のブロッキング層は、ＡｌＯ、酸化ハフニウム（ＨｆＯ２）、酸化ランタン（ＬａＯ２）、酸化イットリウム（Ｙ２Ｏ３）、酸化タンタル（Ｔａ２Ｏ５）、それらのケイ酸塩、それらの窒素ドーピング化合物、およびそれらの合金のうちの１つまたは複数を含み得る。第２のブロッキング層は、酸化ケイ素、酸窒化ケイ素、および窒化ケイ素のうちの１つまたは複数を含み得る。メモリ層を形成することは、タングステン、モリブデン、タンタル、チタン、白金、ルテニウム、それらの合金、それらのナノ粒子、それらのケイ化物、多結晶シリコン、アモルファスシリコン、ＳｉＮ、およびＳｉＯＮのうちの少なくとも１つを含む電荷トラップ材料を堆積させることを含み得る。トンネル層を形成することは、ＳｉＯ、ＳｉＮ、ＳｉＯＮ、誘電金属酸化物、誘電金属酸窒化物、誘電金属ケイ酸塩、およびそれらの合金のうちの少なくとも１つを堆積させることを含み得る。半導体層を形成することは、一元素の半導体材料、ＩＩＩ−Ｖ族化合物半導体材料、ＩＩ−ＶＩ族化合物半導体材料、および／または有機半導体材料を堆積させることを含み得る。誘電コアを形成することはＳｉＯを堆積させることを含み得る。
一部の実施形態では、方法は、基板にわたってスタック構造を形成するために複数の第１の材料層と複数の第２の材料層とを交互に堆積させることと、複数の第１の層と複数の第２の層とをそれぞれ形成するために、複数の第１の材料層と複数の第２の材料層とを、鉛直方向に沿って繰り返しエッチングすることとをさらに含む。
一部の実施形態では、複数の第１の材料層と複数の第２の材料層とを交互に堆積させることは、複数の第１の犠牲材料層と複数の第２の犠牲材料層とを交互に堆積させることを含み、複数の第１の犠牲材料層複数の第２の犠牲材料層と異なる材料を有する。
一部の実施形態では、複数の第１の犠牲材料層を堆積させることは、多結晶シリコン層および炭素層のうちの１つまたは複数を複数堆積させることを含み、複数の第２の犠牲材料層を堆積させることは複数のＳｉＮ層を堆積させることを含む。
一部の実施形態では、方法は、半導体チャネルに隣り合う階段構造に第１の初期ゲート線スリットを形成することをさらに含む。
一部の実施形態では、第１の初期ゲート線スリットを形成することは、第１の初期ゲート線スリットの場所に対応する他の開口を露出させるために階段構造にわたって他のパターン形成フォトレジスト層を形成することと、基板を露出させるために他の開口によって露出させられる階段構造の他の一部分を除去することとを含む。
一部の実施形態では、方法は、複数のゲート形成トンネルを形成するために複数の第２の層を除去することと、複数のゲート形成トンネルの各々１つの側壁にわたって絶縁スペーサ層を形成することと、複数のゲート形成トンネルを満たして複数のゲート電極を形成するために絶縁スペーサ層にわたって導体層を形成することとをさらに含む。
一部の実施形態では、複数の第２の層を除去することは湿式エッチング工程を実施することを含む。
一部の実施形態では、絶縁スペーサ層を形成することは、ＡｌＯ、ＨｆＯ２、およびＴａ２Ｏ５のうちの１つまたは複数を有するｈｉｇｈ−ｋ誘電材料の層を堆積させることを含み、導体層を形成することは、Ｗ、Ｃｏ、Ｃｕ、Ａｌ、多結晶シリコン、ドープシリコン、ケイ化物、およびそれらの組み合わせのうちの１つまたは複数の層を堆積させることを含む。
一部の実施形態では、方法は、基板を露出させる第２の初期ゲート線スリットを形成するために、複数の第１の層、複数のゲート電極、および基板にわたって絶縁スペーサ層および導体層の過剰な材料を除去することをさらに含む。
一部の実施形態では、メモリ層を複数の副メモリ部分へと分割するためにチャネル形成構造の一部分を除去することは、以下の作業を含む。始めに、メモリ層を露出させ、第３の初期ゲート線スリットを形成するために、複数の第１の層およびブロッキング層の一部分が除去され得る。トンネル層を露出させるためにメモリ層の一部分が除去され得る。次に、メモリ層を複数の副メモリ層へと分割する複数のリセス領域をトンネル層において形成してゲート線スリットを形成するために、トンネル層の一部分が除去され得る。
一部の実施形態では、メモリ層の前記一部分を除去することは、非鉛直方向に沿うメモリ層の一部分を除去することと、鉛直方向に沿うメモリ層の他の一部分を保持することとを含む。
一部の実施形態では、トンネル層の一部分を除去することは、１つまたは複数の副メモリ層の端部においてトンネル層の一部分を除去するためにトンネル層においてリセスエッチング工程を実施することを含む。
一部の実施形態では、メモリ層を露出させるためにブロッキング層の一部分を除去することは、メモリ層を露出させるためにブロッキング層を選択的にエッチングするエッチング工程を実施することを含む。
一部の実施形態では、方法は、複数のゲート電極を互いから絶縁する封止構造を形成することをさらに含む。
一部の実施形態では、封止構造を形成することは、露出させられたブロッキング層、露出させられたメモリ層、露出させられたトンネル層、複数のリセス領域、および複数のゲート電極を覆い、ゲート線スリットを満たす初期封止構造を形成することを含む。封止構造を形成することは、封止構造を形成するために基板を露出させるソーストレンチを形成するために初期封止構造をパターン形成することも含み得る。
一部の実施形態では、初期封止構造を形成することは化学的蒸着工程を実施することを含み、初期封止構造は酸化ケイ素を含む。
一部の実施形態では、方法は、基板にドープ領域を形成するためにソーストレンチにイオン注入工程を実施することと、ソーストレンチを導体材料で満たすこととをさらに含む。
一部の実施形態では、導体材料は、タングステン、ドープ多結晶シリコン、銅、アルミニウム、コバルト、ドープシリコン、およびケイ化物のうちの１つまたは複数を含む。
一部の実施形態では、３Ｄメモリデバイスを形成するための方法は以下の作業を含む。始めに、複数の第１の層および複数の第２の層の階段構造が形成され得る。階段構造は基板にわたって交互に配置され得る。半導体チャネルが階段構造に形成でき、半導体チャネルは階段構造の上面から基板へと延びる。複数の第２の層は複数のゲート電極で置き換えできる。複数の第１の層は除去され得、封止構造が複数のゲート電極を互いから絶縁するために形成され得る。次に、ソース構造が封止構造に形成できる。ソース構造は階段構造の上面から基板へと延び得る。
一部の実施形態では、封止構造を形成することは、複数のゲート電極を覆う誘電材料を堆積させるために化学的蒸着工程を実施することを含む。
一部の実施形態では、階段構造を形成することは、基板にわたってスタック構造を形成するために複数の第１の材料層と複数の第２の材料層とを交互に堆積させることと、複数の第１の層と複数の第２の層とをそれぞれ形成するために、複数の第１の材料層と複数の第２の材料層とを、基板の上面に対して垂直な方向に沿って繰り返しエッチングすることとを含む。
一部の実施形態では、階段構造に半導体チャネルを形成することは、階段構造の上面から基板へと延びるチャネルホールを形成するために階段構造をパターン形成することと、チャネルホールを、ブロッキング層、ブロッキング層にわたるメモリ層、メモリ層にわたるトンネル層、メモリ層にわたる半導体層、および誘電コアで満たすこととを含む。
一部の実施形態では、複数の第２の層を複数のゲート電極で置き換えることは以下の作業を含む。始めに、複数の第２の層が、複数のゲート形成トンネルを形成するために除去され得る。絶縁スペーサ層が、複数のゲート形成トンネルの側壁にわたって形成され得る。導体層が、複数のゲート形成トンネルを満たすために絶縁スペーサ層にわたって堆積させられ得る。
一部の実施形態では、ソース構造を封止構造に形成することは以下の作業を含む。始めに、ソーストレンチが封止構造に形成でき、ソーストレンチは階段構造の上面から基板へと延びる。イオン注入工程が、ドープ領域を基板においてソーストレンチの底に形成するために実施され得る。導体層はソーストレンチを満たすために堆積させられ得る。
一部の実施形態では、３Ｄメモリデバイスは、基板にわたる封止構造によって絶縁される複数のゲート電極の階段構造を備え、半導体チャネルは階段構造の上面から基板へと延びる。半導体チャネルは、複数の副メモリ層を有するメモリ層を備え得る。複数の副メモリ層の各々１つは互いから連結解除でき、それぞれのゲート電極を部分的に包囲できる。３Ｄメモリデバイスは、階段構造の上面から基板へと、基板の上面と平行な方向に沿って、隣接するゲート電極同士の間で延びるソース構造も備え得る。
一部の実施形態では、複数の副メモリ層は、基板の上面に対して垂直の方向に沿って延び、複数の副メモリ層の各々１つは、半導体チャネルにおけるリセス領域によって互いから連結解除される。
一部の実施形態では、封止構造は酸化ケイ素を含む。
特定の実施形態の前述の記載は、本開示の大まかな性質を明らかにするようになっているため、他者が、本開示の大まかな概念から逸脱することなく、当業者の知識を適用することによって、必要以上の実験をすることなく、このような特定の実施形態を様々な用途に向けて容易に変更および／または適合させることができる。そのため、このような適合および変更は、本明細書において提示された教示および案内に基づいて、開示されている実施形態の等価の意味および範囲内にあると意図されている。本明細書の用語および表現が教示および案内に鑑みて当業者によって解釈されるものであるように、本明細書における表現および用語が説明の目的のためであって、限定のものではないことは、理解されるものである。
本開示の実施形態は、明示された機能の実施およびそれらの関係を示す機能的な構成要素の助けで先に記載されている。これらの機能的な構成要素の境界は、記載の利便性のために本明細書では任意に定められている。明示された機能およびそれらの関係が適切に実施される限り、代替の境界が定められてもよい。
概要および要約は、１つまたは複数の例示の実施形態を述べることができるが、発明者によって考えられているような本開示のすべての例示の実施形態を述べていない可能性があり、したがって、本開示および添付の特許請求の範囲を何らかの方法で限定するようには意図されていない。
本開示の広がりおよび範囲は、前述の例示の実施形態のいずれによっても限定されるべきでなく、以下の特許請求の範囲およびその等価に従ってのみ定められるべきである。
１００ ３Ｄメモリデバイス
１０１ ゲート電極
１０２ ブロッキング層
１０３ メモリ層
１０４ トンネル層
１０５ ｐチャネル
１０６ 半導体チャネル
２００、２２０、２３０、２６０ 構造
２０１ 基板
２０２ 階段構造、スタック構造
２０２１ 第１の犠牲層、犠牲層
２０２２ 第２の犠牲層、導体層
２０３ 初期チャネルホール
２１２１ 凹んだ第１の犠牲層
２１３ チャネルホール
２２ 半導体チャネル
２２１ ブロッキング層
２２２ メモリ層
２２２１ 鉛直部分
２２２２ 非鉛直部分
２２３ トンネル層
２２４ 半導体層
２２５ 誘電コア
２３６ 第１の初期ゲート線スリット
２４２ ゲート電極
２４２２ 導体層
２４２３ 絶縁スペーサ層
２５１ 連結解除されたブロッキング層
２６１ ブロッキング層
２６２ 副メモリ層
２６３ リセスされたトンネル層
２６３−１ 第１の部分
２６３−２ 第２の部分
２６５ リセス領域
２６６ ゲート線スリット
２７１ 初期封止構造
３２ 半導体チャネル
本願は、２０１８年１１月２２日に出願された「ＴＨＲＥＥ−ＤＩＭＥＮＳＩＯＮＡＬ ＭＥＭＯＲＹ ＤＥＶＩＣＥＳ ＡＮＤ ＦＡＢＲＩＣＡＴＩＯＮ ＭＥＴＨＯＤＳ ＴＨＥＲＥＯＦ」と題された国際出願番号ＰＣＴ／ＣＮ２０１８／１１６９８０号の続きであり、これは参照によりその全体が本明細書に組み込まれる。
本開示の実施形態は、三次元（３Ｄ）メモリデバイスおよびその製作方法に関する。

Claims (33)

  1. 三次元（３Ｄ）メモリデバイスを形成するための方法であって、
    基板にわたって交互に配置される複数の第１の層および複数の第２の層の構造に初期チャネルホールを形成するステップと、
    チャネルホールを形成するために、前記初期チャネルホールの側壁において、前記複数の第１の層の各々１つの側面と前記複数の第２の層の各々１つの側面との間にオフセットを形成するステップと、
    半導体チャネルを形成するためにチャネル形成構造で前記チャネルホールを満たすステップであって、前記チャネル形成構造は、鉛直方向に沿って延びるメモリ層を備える、ステップと、
    前記複数の第２の層を複数のゲート電極で置き換えるステップと、
    前記メモリ層を複数の副メモリ部分へと分割するために前記チャネル形成構造の一部分を除去するステップであって、各々の副メモリ部分はそれぞれのゲート電極を少なくとも部分的に包囲する、ステップと
    を含む方法。
  2. 前記構造に初期チャネルホールを形成することは、
    前記初期チャネルホールの場所に対応する開口を露出させるために前記構造にわたってパターン形成フォトレジスト層を形成することと、
    前記基板を露出させるために前記開口によって露出させられる前記構造の一部分を除去することと
    を含む、請求項１に記載の方法。
  3. 前記オフセットを形成することは、前記初期チャネルホールの前記側壁において前記複数の第１の層の各々１つの前記側面の一部分を除去することを含む、請求項１または２に記載の方法。
  4. 前記複数の第１の層の各々１つの前記側面の前記一部分を除去することは、前記複数の第１の層を前記複数の第２の層まで選択的にエッチングするリセスエッチング工程を実施することを含む、請求項３に記載の方法。
  5. 前記チャネル形成構造で前記チャネルホールを満たすことは、
    前記チャネルホールの側壁にわたってブロッキング層を形成することと、
    前記ブロッキング層にわたって前記メモリ層を形成することと、
    前記メモリ層にわたってトンネル層を形成することと、
    前記トンネル層にわたって半導体層を形成することと、
    前記チャネルホールを満たすために前記半導体層にわたって誘電コアを形成することと
    を含む、請求項１から４のいずれか一項に記載の方法。
  6. 前記ブロッキング層を形成することは、第１のブロッキング層と第２のブロッキング層との少なくとも一方を堆積させることを含み、前記第１のブロッキング層は、酸化アルミニウム（ＡｌＯ）、酸化ハフニウム（ＨｆＯ２）、酸化ランタン（ＬａＯ２）、酸化イットリウム（Ｙ２Ｏ３）、酸化タンタル（Ｔａ２Ｏ５）、それらのケイ酸塩、それらの窒素ドーピング化合物、およびそれらの合金のうちの１つまたは複数を含み、前記第２のブロッキング層は、酸化ケイ素、酸窒化ケイ素、および窒化ケイ素のうちの１つまたは複数を含み、
    前記メモリ層を形成することは、タングステン、モリブデン、タンタル、チタン、白金、ルテニウム、それらの合金、それらのナノ粒子、それらのケイ化物、多結晶シリコン、アモルファスシリコン、ＳｉＮ、およびＳｉＯＮのうちの少なくとも１つを含む電荷トラップ材料を堆積させることを含み、
    前記トンネル層を形成することは、ＳｉＯ、ＳｉＮ、ＳｉＯＮ、誘電金属酸化物、誘電金属酸窒化物、誘電金属ケイ酸塩、およびそれらの合金のうちの少なくとも１つを堆積させることを含み、
    前記半導体層を形成することは、一元素の半導体材料、ＩＩＩ−Ｖ族化合物半導体材料、ＩＩ−ＶＩ族化合物半導体材料、および／または有機半導体材料を堆積させることを含み、
    前記誘電コアを形成することはＳｉＯを堆積させることを含む、請求項５に記載の方法。
  7. 前記基板にわたってスタック構造を形成するために複数の第１の材料層と複数の第２の材料層とを交互に堆積させることと、
    前記複数の第１の層と前記複数の第２の層とをそれぞれ形成するために、前記複数の第１の材料層と前記複数の第２の材料層とを前記鉛直方向に沿って繰り返しエッチングすることと
    をさらに含む、請求項１から６のいずれか一項に記載の方法。
  8. 前記複数の第１の材料層と前記複数の第２の材料層とを交互に堆積させることは、複数の第１の犠牲材料層と複数の第２の犠牲材料層とを交互に堆積させることを含み、前記複数の第１の犠牲材料層は前記複数の第２の犠牲材料層と異なる材料を含む、請求項７に記載の方法。
  9. 前記複数の第１の犠牲材料層を堆積させることは、多結晶シリコン層および炭素層のうちの１つまたは複数を複数堆積させることを含み、前記複数の第２の犠牲材料層を堆積させることは複数のＳｉＮ層を堆積させることを含む、請求項８に記載の方法。
  10. 前記半導体チャネルに隣り合う前記構造に第１の初期ゲート線スリットを形成するステップをさらに含む、請求項８または９に記載の方法。
  11. 前記第１の初期ゲート線スリットを形成することは、
    前記第１の初期ゲート線スリットの場所に対応する他の開口を露出させるために前記構造にわたって他のパターン形成フォトレジスト層を形成することと、
    前記基板を露出させるために前記他の開口によって露出させられる前記構造の他の一部分を除去することと
    を含む、請求項１０に記載の方法。
  12. 複数のゲート形成トンネルを形成するために前記複数の第２の層を除去することと、
    前記複数のゲート形成トンネルの各々１つの側壁にわたって絶縁スペーサ層を形成することと、
    前記複数のゲート形成トンネルを満たして前記複数のゲート電極を形成するために前記絶縁スペーサ層にわたって導体層を形成することと
    をさらに含む、請求項１１に記載の方法。
  13. 前記複数の第２の層を除去することは湿式エッチング工程を実施することを含む、請求項１２に記載の方法。
  14. 前記絶縁スペーサ層を形成することは、ＡｌＯ、ＨｆＯ２、およびＴａ２Ｏ５のうちの１つまたは複数を含むｈｉｇｈ−ｋ誘電材料の層を堆積させることを含み、
    前記導体層を形成することは、Ｗ、Ｃｏ、Ｃｕ、Ａｌ、多結晶シリコン、ドープシリコン、ケイ化物、およびそれらの組み合わせのうちの１つまたは複数の層を堆積させることを含む、請求項１２または１３に記載の方法。
  15. 前記基板を露出させる第２の初期ゲート線スリットを形成するために、前記複数の第１の層、前記複数のゲート電極、および前記基板にわたって前記絶縁スペーサ層および前記導体層の過剰な材料を除去するステップをさらに含む、請求項１４に記載の方法。
  16. 前記メモリ層を複数の副メモリ部分へと分割するために前記チャネル形成構造の前記一部分を除去することは、
    前記メモリ層を露出させ、第３の初期ゲート線スリットを形成するために、前記複数の第１の層および前記ブロッキング層の一部分を除去することと、
    前記トンネル層を露出させるために前記メモリ層の一部分を除去することと、
    前記メモリ層を前記複数の副メモリ層へと分割する複数のリセス領域を前記トンネル層において形成してゲート線スリットを形成するために、前記トンネル層の一部分を除去することと
    を含む、請求項１５に記載の方法。
  17. 前記メモリ層の前記一部分を除去することは、非鉛直方向に沿う前記メモリ層の前記一部分を除去することと、前記鉛直方向に沿う前記メモリ層の他の一部分を保持することとを含む、請求項１６に記載の方法。
  18. 前記トンネル層の前記一部分を除去することは、前記１つまたは複数の副メモリ層の端部において前記トンネル層の前記一部分を除去するために前記トンネル層においてリセスエッチング工程を実施することを含む、請求項１７に記載の方法。
  19. 前記メモリ層を露出させるために前記ブロッキング層の前記一部分を除去することは、前記ブロッキング層を前記メモリ層まで選択的にエッチングするエッチング工程を実施することを含む、請求項１８に記載の方法。
  20. 前記複数のゲート電極を互いから絶縁する封止構造を形成するステップをさらに含む、請求項１９に記載の方法。
  21. 前記封止構造を形成することは、
    露出させられた前記ブロッキング層、露出させられた前記メモリ層、露出させられた前記トンネル層、前記複数のリセス領域、および前記複数のゲート電極を覆い、前記ゲート線スリットを満たす初期封止構造を形成することと、
    前記封止構造を形成するために前記基板を露出させるソーストレンチを形成するために前記初期封止構造をパターン形成することと
    を含む、請求項２０に記載の方法。
  22. 前記初期封止構造を形成することは化学的蒸着工程を実施することを含み、前記初期封止構造は酸化ケイ素を含む、請求項２１に記載の方法。
  23. 前記基板にドープ領域を形成するために前記ソーストレンチにイオン注入工程を実施するステップと、
    前記ソーストレンチを導体材料で満たすステップと
    をさらに含む、請求項２２に記載の方法。
  24. 前記導体材料は、タングステン、ドープ多結晶シリコン、銅、アルミニウム、コバルト、ドープシリコン、およびケイ化物のうちの１つまたは複数を含む、請求項２３に記載の方法。
  25. 三次元（３Ｄ）メモリデバイスを形成するための方法であって、
    基板にわたって交互に配置される複数の第１の層および複数の第２の層の構造を形成するステップと、
    前記構造に半導体チャネルを形成するステップであって、前記半導体チャネルは前記構造の上面から前記基板へと延びる、ステップと、
    前記複数の第２の層を複数のゲート電極で置き換えるステップと、
    前記複数の第１の層を除去するステップと、
    前記複数のゲート電極を互いから絶縁するために封止構造を形成するステップと、
    前記封止構造にソース構造を形成するステップであって、前記ソース構造は前記構造の上面から前記基板へと延びる、ステップと
    を含む方法。
  26. 前記封止構造を形成することは、化学的蒸着工程によって前記複数のゲート電極を覆う誘電材料を堆積させることを含む、請求項２５に記載の方法。
  27. 前記構造を形成することは、
    前記基板にわたってスタック構造を形成するために複数の第１の材料層と複数の第２の材料層とを交互に堆積させることと、
    前記複数の第１の層と前記複数の第２の層とをそれぞれ形成するために、前記複数の第１の材料層と前記複数の第２の材料層とを、前記基板の上面に対して垂直な方向に沿って繰り返しエッチングすることと
    を含む、請求項２５または２６に記載の方法。
  28. 前記構造に前記半導体チャネルを形成することは、
    前記構造の前記上面から前記基板へと延びるチャネルホールを形成するために前記構造をパターン形成することと、
    前記チャネルホールを、ブロッキング層、前記ブロッキング層にわたるメモリ層、前記メモリ層にわたるトンネル層、前記メモリ層にわたる半導体層、および誘電コアで満たすことと
    を含む、請求項２５から２７のいずれか一項に記載の方法。
  29. 前記複数の第２の層を複数のゲート電極で置き換えることは、
    複数のゲート形成トンネルを形成するために前記複数の第２の層を除去することと、
    前記複数のゲート形成トンネルの側壁にわたって絶縁スペーサ層を形成することと、
    前記複数のゲート形成トンネルを満たすために前記絶縁スペーサ層にわたって導体層を堆積させることと
    を含む、請求項２５から２８のいずれか一項に記載の方法。
  30. 前記封止構造に前記ソース構造を形成することは、
    前記封止構造にソーストレンチを形成することであって、前記ソーストレンチは前記構造の前記上面から前記基板へと延びる、形成することと、
    ドープ領域を前記基板において前記ソーストレンチの底に形成するためにイオン注入工程を実施することと、
    前記ソーストレンチを満たすために導体層を堆積させることと
    を含む、請求項２５から２９のいずれか一項に記載の方法。
  31. 基板にわたる封止構造によって絶縁される複数のゲート電極の構造と、
    前記構造の上面から前記基板へと延び、複数の副メモリ層を備えるメモリ層を備える半導体チャネルであって、前記複数の副メモリ層の各々１つが互いから連結解除され、それぞれのゲート電極を部分的に包囲する、半導体チャネルと、
    前記構造の前記上面から前記基板へと、前記基板の前記上面と平行な方向に沿って、隣接するゲート電極同士の間で延びるソース構造と
    を備える三次元（３Ｄ）メモリデバイス。
  32. 前記複数の副メモリ層は、前記基板の前記上面に対して垂直の方向に沿って延び、前記複数の副メモリ層の各々１つは、前記半導体チャネルにおけるリセス領域によって互いから連結解除される、請求項３１に記載の３Ｄメモリデバイス。
  33. 前記封止構造は酸化ケイ素を含む、請求項３２に記載の３Ｄメモリデバイス。
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