CN109643717A - 三维存储器件及其制造方法 - Google Patents

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Abstract

公开了具有约束电子传输的存储层的三维(3D)存储器件及其形成方法的实施例。一种用于形成3D存储器件的方法包括下述操作。在一个结构中形成初始沟道孔。所述结构包括在衬底之上交替布置的多个第一层和多个第二层。可以在所述初始沟道孔的侧壁上形成所述多个第一层中的每一个的侧表面与所述多个第二层中的每一个的侧表面之间的偏移，以形成沟道孔。可以形成具有沟道形成结构的沟道孔，以形成半导体沟道。所述沟道形成结构可以包括沿竖直方向延伸的存储层。之后，可以利用多个栅电极替代所述多个第二层。

Description

三维存储器件及其制造方法
技术领域
本公开的实施例涉及三维(3D)存储器件及其制造方法。
背景技术
通过改进工艺技术、电路设计、程序设计算法和制造工艺使平面存储单元缩小到了更小的尺寸。但是，随着存储单元的特征尺寸接近下限，平面工艺和制造技术变得更具挑战性而且成本更高。结果，平面存储单元的存储密度接近上限。
3D存储架构能够解决平面存储单元中的密度限制。3D存储架构包括存储阵列以及用于控制往返于存储阵列的信号的外围器件。
发明内容
文中文中公开了3D存储器件和用于制造所述3D存储器件的制造方法的实施例。
在一个示例中，一种用于形成3D存储器件的方法包括下述操作。首先，在结构内形成初始沟道孔。所述结构包括在衬底之上交替布置的多个第一层和多个第二层。所述结构可以包括用于在其内形成存储单元的任何适当结构。例如，所述结构可以包括阶梯结构和/或多个层的堆叠结构。可以在所述初始沟道孔的侧壁上形成所述多个第一层中的每一个的侧表面与所述多个第二层中的每一个的侧表面之间的偏移，以形成沟道孔。可以形成具有沟道形成结构的沟道孔，以形成半导体沟道。所述沟道形成结构可以包括沿竖直方向延伸的存储层。之后，采用多个栅电极替代所述多个第二层。之后，去除所述沟道形成结构的部分，从而将所述存储层划分成多个子存储部分，每一子存储部分部分地包围相应的栅电极。
在另一示例中，一种用于形成3D存储器件的方法包括下述操作。首先，可以形成多个第一层和多个第二层的结构。所述结构可以是交替地布置在衬底之上的。可以在所述结构中形成半导体沟道，所述半导体沟道从所述结构的顶表面延伸至所述衬底。利用多个栅电极替代所述多个第二层。可以去除所述多个第一层，并且可以形成使所述多个栅电极相互绝缘的密封结构。之后，可以在所述密封结构中形成源极结构。所述源极结构可以从所述结构的顶表面延伸至所述衬底。
在又一示例中，一种3D存储器件包括处于衬底之上通过密封结构绝缘的多个栅电极的结构，半导体沟道从所述结构的顶表面延伸至所述衬底。所述半导体沟道可以包括具有多个子存储层的存储层。所述多个子存储层中的每一个可以相互断开连接，并且部分地包围相应的栅电极。所述3D存储器件还可以包括在相邻栅电极之间沿平行于所述衬底的顶表面的方向从所述结构的顶表面延伸到所述衬底的源极结构。
附图说明
被并入本文并形成说明书的部分的附图例示了本公开的实施例并与说明书一起进一步用以解释本公开的原理，并使相关领域的技术人员能够做出和使用本公开。
图1是3D存储器件的部分的截面图。
图2A-2I示出了根据本公开的一些实施例处于示例性制造过程的各阶段的3D存储器件的结构。
图3示出了根据本公开的一些实施例用于形成3D存储器件的示例性方法的流程图。
将参考附图描述本公开的实施例。
具体实施方式
尽管讨论了具体配置和布置，但是应当理解所述讨论只是为了达到举例说明的目的。本领域技术人员将认识到可以使用其他配置和布置而不脱离本公开的精神和范围。本领域技术人员显然将认识到也可以将本公开用到各种各样的其他应用当中。
应当指出，在说明书中提到“一个实施例”、“实施例”、“范例实施例”、“一些实施例”等表示所述的实施例可以包括特定的特征、结构或特性，但未必每个实施例都包括该特定特征、结构或特性。此外，这样的短语未必是指同一实施例。此外，在结合实施例描述特定特征、结构或特性时，结合明确或未明确描述的其他实施例实现这样的特征、结构或特性处于本领域技术人员的知识范围之内。
一般而言，应当至少部分地由语境下的使用来理解术语。例如，至少部分地根据语境，文中采用的术语“一个或多个”可以用于从单数的意义上描述任何特征、结构或特点，或者可以用于从复数的意义上描述特征、结构或特点的组合。类似地，还可以将术语“一”、“一个”或“该”理解为传达单数用法或者传达复数用法，其至少部分地取决于语境。此外，可以将术语“基于”理解为未必意在传达排他的一组因素，相反可以允许存在其他的未必明确表述的因素，其还是至少部分地取决于语境。
应当容易地理解，应当按照最宽的方式解释本公开中的“在……上”、“在……以上”和“在……之上”，使得“在……上”不仅意味着直接处于某物上，还包含在某物上且其间具有中间特征或层的含义，“在……以上”或者“在……之上”不仅意味着在某物以上或之上的含义，还包含在某物以上或之上且其间没有中间特征或层的含义(即，直接处于某物上)。
此外，文中为了便于说明可以采用空间相对术语，例如，“下面”、“之下”、“下方”、“之上”、“上方”等，以描述一个元件或特征与其他元件或特征的如图所示的关系。空间相对术语意在包含除了附图所示的取向之外的处于使用或操作中的装置的不同取向。所述设备可以具有其他取向(旋转90度或者处于其他取向上)，并照样相应地解释文中采用的空间相对描述词。
如本文中使用的，术语“衬底”是指在上面添加后续材料层的材料。衬底自身可以被图案化。添加到衬底顶部的材料可以被图案化或者可以保持未被图案化。此外，衬底可以包括很宽范围内的一系列半导体材料，例如，硅、锗、砷化镓、磷化铟等。或者，衬底可以由非导电材料，例如，玻璃、塑料或者蓝宝石晶片等形成。
如本文中使用的，术语“层”可以指包括具有厚度的区域的材料部分。层可以在整个的下方结构或上方结构之上延伸，或者可以具有比下方或上方结构的范围小的范围。此外，层可以是厚度小于连续结构的厚度的均质或非均质连续结构的区域。例如，层可以位于在连续结构的顶表面和底表面之间或在顶表面和底表面处的任何水平面对之间。层可以横向延伸、竖直延伸和/或沿锥形表面延伸。衬底可以是层，在其中可以包括一个或多个层，和/或可以在其上、其上方和/或其下方具有一个或多个层。层可以包括多个层。例如，互连层可以包括一个或多个导体和接触层(其中形成互连线路和/或过孔触点)以及一个或多个电介质层。
如本文中使用的，术语“标称/标称地”是指在产品或过程的设计阶段期间设置的用于部件或过程操作的特性或参数的期望或目标值，以及高于和/或低于期望值的值的范围。值的范围可能是由于制造过程或容限中的轻微变化导致的。如本文使用的，术语“大约”指示可以基于与主题半导体器件相关联的特定技术节点而变化的给定量的值。基于特定技术节点，术语“大约”可以指示给定量的值，其例如在值的10％-30％(例如，值的±10％、±20％或±30％)内变化。
如本文中使用的，术语“3D存储器件”是指一种半导体器件，其在横向取向的衬底上具有竖直取向的存储单元晶体管串(在本文中被称为“存储器串”，例如NAND存储器串)，以使得所述存储器串相对于衬底在竖直方向上延伸。如本文使用的，术语“竖直/竖直地”是指标称地竖直于衬底的横向表面。
如本文中使用的，术语“阶梯”、“台阶”和“层级”可以是可互换使用的。如本文中使用的，阶梯结构是指一组表面，其包括至少两个水平表面和至少两个竖直表面，从而使每一水平表面邻接至从该水平表面的第一边缘向上延伸的第一竖直表面，并且邻接至从所述水平表面的第二边缘向下延伸的第二竖直表面。“阶梯”是指一组邻接表面的高度上的竖直转变。
如本文中使用的，x轴和y轴(垂直于x-z平面)水平延伸并且形成了水平平面。所述水平平面基本上平行于衬底的顶表面。如本文中使用的，z轴竖直延伸，即，沿垂直于所述水平平面的方向延伸。术语“x轴”和“y轴”可以与“水平方向”互换使用，术语“x-y平面”可以与“水平平面”互换使用，术语“z轴”可以与“竖直方向”互换使用。
在一些3D存储器件中，采用包括阻挡层、存储层、隧穿层、半导体沟道层和电介质芯的沟道形成结构形成半导体沟道。所述阻挡层、存储层、隧穿层和半导体沟道层通常依次布置在栅电极和所述电介质芯之间。所述阻挡层、存储层和隧穿层中的每一个可以包括单层结构或者多层结构。所述阻挡层可以减少电荷泄露。所述存储层能够捕获电荷，所述电荷能够被隧穿到半导体沟道层内并且能够在半导体层内传输。
然而，随着更多的栅电极叠加到衬底之上(例如，沿半导体沟道)以实现更高的存储容量，电荷损失变得更加显著。例如，随着栅电极数量的增加，存储层可能更易受电荷损失的影响。在存储层中捕获到的电荷更可能在存储层内扩展(例如，沿存储层的延伸方向)。结果，可能损害存储层中的数据保持，并且存储单元上的操作(例如，读取、写入和/或保持)可能具有降低的精确度。
应当理解，3D存储器件100可以包括图1中未示出的额外部件和结构，其包括但不限于处于一个或多个BEOL互连层内的其他局部触点和互连。
图1示出了3D存储器件100的部分的截面图。如图1中所示，栅电极101与半导体沟道形成接触。为了视图简单起见，仅示出了半导体沟道的部分，该部分被示为元件106。半导体沟道106具有沿基本上垂直于p沟道105(或者半导体沟道106)的延伸方向(例如，z方向或者竖直方向)的方向依次堆叠的阻挡层102、存储层103、隧穿层104和p沟道105。P沟道105可以包括半导体沟道层和电介质芯，其中，所述半导体沟道层位于隧穿层104和电介质芯之间。
栅电极101可以包括任何适当的导电材料，例如，钨(W)。阻挡层102、存储层103和隧穿层104中的每一个可以包括单层结构或者多层结构。例如，阻挡层102可以包括沿水平方向依次堆叠的高k氧化铝(AlO或Al2O3)层、氧化硅(SiO)层和/或氮氧化硅(SiON)层，以减少电荷泄露。存储层103可以包括沿水平方向依次堆叠的SiN层、SiON层、SiN层、SiON层和/或SiN层，以捕获电荷。隧穿层104可以包括沿水平方向依次堆叠的SiO层、一个或多个SiON层(例如，SiON_1、SiON_2和SiON_3)和/或SiO层，以有助于电荷从存储层103隧穿至p沟道105。半导体沟道层可以包括诸如多晶硅的半导体层，以有助于电荷传输。电介质芯可以包括诸如氧化硅的电介质材料，从而使每一存储单元相互绝缘。
如图1中所示，随着沿竖直方向的栅电极101的数量的增加，在存储层103中捕获的电荷更有可能沿竖直方向扩展，如箭头所示。尤其是，电荷更有可能在SiN层中扩展，从而损害3D存储器件的数据保持。受到损害的数据保持可能降低3D存储器件的操作精确度(例如，读取、写入和/或保持)。
根据本公开的各种实施例提供了3D存储器件的结构和制造方法，其解决了上文指出的与电荷损失相关联的问题。例如，通过改变存储层的结构，能够抑制存储层中的沿其延伸方向的电荷扩展，从而改善存储层中的电荷约束。相应地，能够改善3D存储器件的数据保持。在一些实施例中，存储层可以具有与其延伸方向对准的多个部分(例如，水平延伸的多个部分)。例如，存储层可以沿存储层的延伸方向具有多个相互断开连接的子存储层。这种配置能够抑制存储单元中捕获的电荷在存储单元中沿其延伸方向扩展，从而增加3D存储器件中的数据保持。
在一些实施例中，去除阻挡层的部分和/或隧穿层的部分。在一些实施例中，阻挡层的部分和/或隧穿层的部分是由于用以对存储层断开连接并形成所述存储层的各个子存储层的制造过程而去除的。在一些实施例中，减少或者部分去除存储层的子存储层的端子，从而进一步抑制电荷沿存储层延伸方向的扩展。可以通过绝缘结构使基于存储层的各子存储层形成的每一存储单元相互绝缘，从而有助于存储单元的正常工作。因此，采用所公开的方法形成的3D存储器件可以具有改善的数据保持，并因而具有更高的操作精确度。
图2A-2I示出了根据本公开的实施例处于示例性制造过程的各个阶段的示例性3D存储器件的结构200-280。图3示出了用于形成图2A-2I所示的3D存储器件的示例性制造过程300。
参考图3，在制造过程的开始，可以在阶梯结构中形成初始沟道孔(操作3001)。图2A示出了对应结构200的截面图。
如图2A所示，可以在形成于衬底201之上的阶梯结构202中形成初始沟道孔203。衬底201可以包括硅(例如，单晶硅)、硅锗(SiGe)、砷化镓(GaAs)、锗(Ge)、绝缘体上硅(SOI)和/或任何其他适当材料。在一些实施例中，衬底201包括硅。
阶梯结构202能够提供用于形成堆叠存储结构的制造基础。接下来，可以在阶梯结构202中形成存储串(例如，NAND存储串)。在一些实施例中，阶梯结构202包括在衬底201之上竖直堆叠的多个第一牺牲层2021/第二牺牲层2022对。每一第一牺牲层2021/第二牺牲层2022对可以包括第一牺牲层2021和第二牺牲层2022。也就是说，阶梯结构202可以包括沿竖直方向堆叠的交替第一牺牲层2021和第二牺牲层2022。阶梯结构202中的第一牺牲层2021/第二牺牲层2022对的数量(例如，32、64、96或128)可以设定3D存储器件中的存储单元的数量。
第一牺牲层2021均可以具有相同厚度或者可以具有不同厚度。类似地，第二牺牲层2022均可以具有相同厚度或者可以具有不同厚度。第二牺牲层2022可以包括不同于第一牺牲层2021的材料的任何适当材料。在一些实施例中，第一牺牲层2021包括多晶硅和碳中的一者或多者。在一些实施例中，第二牺牲层2022包括SiN。在一些实施例中，每一阶梯或台阶包括第一牺牲层2021和对应的第二牺牲层2022。
第一牺牲层2021/第二牺牲层2022的形成可以是通过重复蚀刻第一牺牲材料层/第二牺牲材料层对的堆叠而形成的，所述蚀刻将在所述堆叠之上使用蚀刻掩模(例如，光致抗蚀剂层)。所述蚀刻掩模可以露出第一牺牲层2021/第二牺牲层2022对的待蚀刻的部分，从而能够使用适当的蚀刻工艺蚀刻所露出的部分。可以使用任何适当的蚀刻工艺(例如，湿法蚀刻和/或干法蚀刻)执行对所述蚀刻掩模和所述堆叠的蚀刻。在一些实施例中，所述蚀刻包括干法蚀刻，例如，电感耦合等离子体蚀刻(ICP)和/或反应离子蚀刻(RIE)。
可以在阶梯结构202中形成初始沟道孔203。在一些实施例中，初始沟道孔203从阶梯结构202的顶表面延伸到表面201。在一些实施例中，初始沟道孔203的底部部分露出衬底201。初始沟道孔203可以是通过任何适当制造工艺形成的。例如，可以在阶梯结构202之上形成图案化光致抗蚀剂层。所述图案化光致抗蚀剂层可以露出阶梯结构202的用于形成初始沟道孔203的部分。可以执行适当的蚀刻工艺来去除阶梯结构202的所述部分，直到露出衬底201为止。所述蚀刻工艺可以包括干法蚀刻和/或湿法蚀刻，例如，电感耦合等离子体(ICP)蚀刻工艺。
参考图3，在形成初始沟道孔之后，可以去除初始沟道孔侧壁上的每一第一牺牲层的部分，从而在第一牺牲层和相邻第二牺牲层之间形成偏移，以形成沟道孔(操作3002)。图2B示出了对应结构210的截面图。
如图2B中所示，可以去除初始沟道孔203侧壁上的每一第一牺牲层2021的部分，以形成沟道孔213。为了便于描述，将第一牺牲层2021(或者第二牺牲层2022)的面对初始沟道孔203的表面称为第一牺牲层2021(或者第二牺牲层2022)的侧表面。在实施例中，可以在第一牺牲层2021的侧表面上形成凹陷区。在所述凹陷蚀刻之后，第一牺牲层2021可以被称为凹陷的第一牺牲层2121。第一牺牲层2021被去除的部分的尺寸或厚度(例如，沿水平方向)可以具有允许在第二牺牲层2022的侧表面和凹陷的第一牺牲层2121之间形成偏移的任何适当值。在一些实施例中，第二牺牲层2022的侧表面沿竖直方向(或者沟道孔213的侧壁)形成突起。可以执行任何适当选择性蚀刻工艺(例如，凹陷蚀刻)来形成凹陷的第一牺牲层2121。在一些实施例中，相对于第二牺牲层2022，所述选择性蚀刻工艺针对凹陷的第一牺牲层2121具有高蚀刻选择性，从而只对第二牺牲层2022造成很少的损伤或者不造成损伤。可以执行湿法蚀刻和/或干法蚀刻作为所述选择性蚀刻工艺。在一些实施例中，执行反应离子蚀刻(RIE)工艺作为所述选择性蚀刻工艺。
在一些实施例中，将不去除每一第一牺牲层2021的侧表面的部分，而是去除每一第二牺牲层2022的侧表面的部分，从而在凹陷的第二牺牲层和相邻的第一牺牲层2021之间形成偏移。相应地，第一牺牲层2021的侧表面的突起能够沿竖直方向延伸。
参考图3，在形成沟道孔之后，形成填充所述沟道孔的沟道形成结构并且形成半导体沟道(操作3003)。图2C示出了对应结构220的截面图。
如图2C中所示，可以通过采用沟道形成结构填充沟道孔213而形成半导体沟道22。所述沟道形成结构可以包括从沟道孔213的侧壁表面朝向沟道孔213的中央依次设置的阻挡层221、存储层222、隧穿层223、半导体层224和电介质芯225。
阻挡层221可以减少或者防止电荷逃逸到接下来形成的栅电极中。阻挡层221可以包括单层结构或者多层结构。例如，阻挡层221可以包括第一阻挡层和第二阻挡层。可以通过任何适当的共形沉积方法将第一阻挡层形成到沟道孔213的表面上。第一阻挡层可以包括电介质材料(例如，电介质金属氧化物)。例如，第一阻挡层可以包括具有充分高的介电常数(例如，大于7.9)的电介质金属氧化物。第一阻挡层的示例包括AlO、氧化铪(HfO2)、氧化镧(LaO2)、氧化钇(Y2O3)、氧化钽(Ta2O5)、它们的硅酸盐、它们的掺氮化合物和/或它们的合金。第一阻挡层可以是通过适当沉积方法形成的，例如，化学气相沉积(CVD)、原子层沉积(ALD)、脉冲激光沉积(PLD)和/或液体源雾化化学沉积。在一些实施例中，第一阻挡层包括AlO。
可以在第一阻挡层之上形成第二阻挡层，第二阻挡层可以包括不同于第一阻挡层的电介质材料。例如，第二阻挡层可以包括氧化硅、氮氧化硅和/或氮化硅。在一些实施例中，第二阻挡层包括氧化硅，其可以是通过任何适当共形沉积法形成的，例如，低压CVD(LPCVD)和/或ALD。
存储层222可以包括电荷捕获材料，并且可以形成在阻挡层221之上。存储层222可以包括单层结构或者多层结构。例如，存储层222可以包括导电材料和/或半导体，例如，钨、钼、钽、钛、铂、钌、它们的合金、它们的纳米颗粒、它们的硅化物以及/或者多晶或非晶半导体材料(例如，多晶硅和非晶硅)。存储层222还可以包括一种或多种绝缘材料，例如，SiN和/或SiON。在一些实施例中，存储层222包括夹在SiON层中间的SiN层，而所述SiON层又被SiN层夹在中间。存储层222可以是通过任何适当的沉积方法形成的，例如，CVD、ALD和物理气相沉积(PVD)。
隧穿层223可以包括在适当偏压下能够穿过自身发生隧穿的电介质材料。可以在存储层222之上形成隧穿层223，隧穿层223可以包括单层结构或者多层结构，并且可以包括SiO、SiN、SiON、电介质金属氧化物、电介质金属氮氧化物、电介质金属硅酸盐和/或它们的合金。隧穿层223可以是通过适当的沉积方法形成的，例如，CVD、ALD和PVD。在一些实施例中，隧穿层223包括多个SiON层，还包括SiO层，其中，所述多个SiON层置于存储层222和所述SiO层之间。
半导体层224可以有助于电荷传输并且可以形成在隧穿层223之上。半导体层224可以包括一种或多种半导体材料，例如，单元素半导体材料、III-V族化合物半导体材料、II-VI族化合物半导体材料和/或有机半导体材料。半导体层224可以是通过任何适当的沉积方法形成的，例如，LPCVD、ALD和/或金属有机化学气相沉积(MOCVD)。在一些实施例中，半导体层224包括多晶硅层。
电介质芯225可以包括适当的电介质材料，并且能够填充被半导体层224包围的空间。在一些实施例中，电介质芯225包括SiO(例如，具有充分高的纯度的SiO)，并且可以通过任何适当沉积方法形成，例如，CVD、LPCVD、ALD和/或PVD。
由于凹陷的第一牺牲层2121的侧表面和牺牲层2022的侧表面之间的偏移的原因，存储层222可以包括沿不同于竖直方向的方向对准的部分。在一些实施例中，存储层222包括相互连接的一个或多个竖直部分2221(例如，基本上沿竖直方向对准)以及一个或多个非竖直部分2222(基本上沿水平方向对准的水平部分)。当接下来形成的3D存储器件(即，采用存储层222形成的)处于操作当中时，可以对栅电极施加偏压，并且能够在存储层222中捕获电荷。由于存储层222的非竖直部分2222的原因，能够减少或者消除电荷在存储层222中沿竖直方向的扩展。能够改善存储层222当中的电荷保持。
参考图3，在形成半导体沟道之后，能够在阶梯结构中形成第一初始栅极线狭缝(操作3004)。图2D示出了对应结构230的截面图。
如图2D中所示，可以在阶梯结构202中形成第一初始栅极线狭缝236。在一些实施例中，第一初始栅极线狭缝236沿垂直于x-z平面的方向(例如，y轴)延伸，并且沿y轴将半导体沟道32划分成块。第一初始栅极线狭缝236可以从阶梯结构202的顶表面延伸至衬底201。在一些实施例中，第一初始栅极线狭缝236使衬底201露出。第一初始栅极线狭缝236可以是通过任何适当方法形成的。例如，第一初始栅极线狭缝236可以是通过使用蚀刻掩模(例如，图案化光致抗蚀剂层)蚀刻阶梯结构202形成的。蚀刻掩模使阶梯结构202的对应于第一初始栅极线狭缝236的部分露出。可以执行适当蚀刻工艺(例如，干法蚀刻和/或湿法蚀刻)来去除阶梯结构202的露出部分，直到露出衬底201为止。在一些实施例中，可以执行ICP蚀刻工艺，以形成第一初始栅极线狭缝236。
在一些实施例中，元件2021和2022表示第一牺牲材料层和第二牺牲材料层，阶梯结构202表示堆叠结构。在这种情况下，叠堆结构202可以重复被蚀刻/图案化，以形成阶梯，其中，每一阶梯可以包括第一牺牲层/第二牺牲层对。第一牺牲层和第二牺牲层的每者可以是通过对堆叠结构202进行蚀刻/图案化形成的。第一牺牲层/第二牺牲层对的形成可以是在形成栅电极之前的任何适当阶段形成的。形成所述阶梯、半导体沟道和栅电极的顺序不应被本公开的实施例所限制。
参考图3，在形成第一初始栅极线狭缝之后，可以形成栅电极和第二初始栅极线狭缝(操作3005)。图2E示出了对应结构240的截面图。
如图2E中所示，可以去除第二牺牲层2022，并且可以形成栅电极242。栅电极242可以包括被绝缘间隔体层2423包围的导体层2422。第二牺牲层2022可以是通过任何适当蚀刻工艺(例如，湿法蚀刻和/或干法蚀刻)去除的。在一些实施例中，第二牺牲层2022是通过湿法蚀刻工艺去除的，以形成栅极形成隧道。之后，可以在栅极形成隧道的侧壁上沉积绝缘间隔体层2423。在一些实施例中，绝缘间隔体层2423的形成包括在栅极形成隧道的侧壁之上沉积高k电介质材料(例如，AlO、HfO2和/或Ta2O5)或电介质材料(SiO、SiN和/或SiON)以及在所述高k电介质材料之上沉积粘合层(例如，氮化钛(SiN))。之后，可以在绝缘间隔体层2423之上沉积导电材料，以填充所述栅极形成隧道，并形成导体层2422。导体层2422可以包括导电材料，所述导电材料包括但不限于钨(W)、钴(Co)、铜(Cu)、铝(Al)、多晶硅、掺杂硅、硅化物或其任何组合。在一些实施例中，导体层2422包括金属，例如，W，绝缘间隔体层2423包括SiO。导体层2422和SiO可以均通过任何适当沉积方法形成，例如，CVD、ALD和/或原位蒸汽生成(ISSG)。
可以执行凹陷蚀刻，以去除第一初始栅极线狭缝236中的形成绝缘间隔体层2423和导体层2422的任何多余的材料。例如，可以从处于第一初始栅极线狭缝236的底部的凹陷第一牺牲层2121和衬底201去除绝缘间隔体层2423和导电材料的多余材料。可以形成露出衬底201的第二初始栅极线狭缝246。在一些实施例中，可以去除绝缘间隔体层2423的部分，从而露出第二初始栅极线狭缝246的侧壁上的导体层2422。所述凹陷蚀刻可以包括任何适当蚀刻工艺(例如，湿法蚀刻和/或干法蚀刻)。在一些实施例中，所述凹陷蚀刻包括湿法蚀刻工艺。
在一些实施例中，元件2021表示牺牲层，元件2022表示导体层。例如，阶梯结构202可以包括在衬底201之上竖直堆叠的多个牺牲层2021/导体层2022对。不同于图2A-2E中描绘的制造操作，所述多个导体层2022可以保留，以形成栅电极242。例如，可以在去除了牺牲层2021之后，在导体层2022之上形成绝缘间隔体层2423(例如，在操作3006中)。导体层2022可以包括不同于牺牲层2021的任何适当材料。在一些实施例中，导体层2022包括多晶硅。
参考图3，在形成栅电极和第二初始栅极线狭缝之后，可以去除第一牺牲层和所述阻挡层的部分，从而露出存储层，并且因而能够形成第三初始栅极线狭缝(操作3006)。图2F示出了对应结构250的截面图。
如图2F中所示，可以去除凹陷的第一牺牲层2121和阻挡层221的部分，以露出存储层222和衬底201，因而能够形成第三初始栅极线狭缝256。在一些实施例中，可以去除阻挡层221的部分，从而露出存储层222的竖直部分。阻挡层221的剩余部分可以被描绘为图2F中的断开连接的阻挡层251。之后，第三初始栅极线狭缝256能够露出栅电极242、存储层222的竖直部分和衬底201。
可以执行一种或多种蚀刻工艺，以去除凹陷的第一牺牲层2121以及阻挡层221的部分。相对于存储层222而言，所述蚀刻工艺可以对凹陷的第一牺牲层2121和/或阻挡层221具有充分高的蚀刻选择性。例如，存储层222可以起着蚀刻停止层的作用，从而使半导体沟道22的侧壁不会因第三初始栅极线狭缝256的形成受到损伤或者只受很小的损伤。在一些实施例中，断开连接的阻挡层251具有足以包围栅电极242的厚度，并且使栅电极242与存储层222绝缘。所述一种或多种蚀刻工艺可以包括任何适当蚀刻工艺，例如，干法蚀刻和/或湿法蚀刻。
参考图3，在形成第三初始栅极线狭缝之后，可以通过隧穿层中的凹陷区形成彼此断开连接的子存储层，并且能够形成栅极线狭缝(操作3007)。图2G示出了对应结构260的截面图。
如图2G中所示，存储层222的子存储层262可以被形成为部分地包围相应的栅电极242。可以在子存储层262的端子处在隧穿层223中形成凹陷区265，从而使子存储层262相互断开连接。可以相应地形成栅极线狭缝266。在一些实施例中，凹陷区265在第一部分263-1和第二部分263-2之间形成于隧穿层223中(例如，连同形成凹陷隧穿层263)。第一部分263-1可以与子存储层262具有很少的接触或者没有接触，第二部分263-2可以与相应的子存储层262形成接触，并且可以位于子存储层262和半导体层224之间。断开连接的阻挡层251的侧表面和/或隧穿层223的侧表面在子存储层262的形成期间受到损减或者蚀刻，因而可能沿竖直方向(例如，z轴)共平面，也可能不共平面。在形成子存储层262之后，阻挡层261可能与阻挡层221相同，也可能不相同。在一些实施例中，子存储层262沿垂直于衬底201的顶表面的方向(z轴或者存储层222延伸的方向)延伸。子存储层262可以包括沿非竖直方向(例如，不与z轴平行的方向)延伸的部分，也可以不包括。例如，子存储层262可以包括竖直部分，并且可以包括水平部分或者可以不包括水平部分。在一些实施例中，通过子存储层262的每一端子处的凹陷区265，存储层222被划分为多个子存储层262。在一些实施例中，第一部分263-1沿竖直方向(例如，z轴)位于相邻的子存储层262(或者相邻的栅电极242)之间。
栅极线狭缝266、凹陷区265和子存储层262可以是通过任何适当蚀刻工艺(例如，凹陷蚀刻)形成的。在一些实施例中，所述蚀刻工艺包括同时蚀刻断开连接的阻挡层251、存储层222和隧穿层223的各向同性蚀刻(例如，干法蚀刻和/或湿法蚀刻)。在一些实施例中，相对于其他结构/层(例如，绝缘间隔体层2423、断开连接的阻挡层251和隧穿层223)，所述蚀刻工艺对存储层具有更高的蚀刻选择性。在一些实施例中，控制对存储层的蚀刻时间，以确保能够保留断开连接的阻挡层251的足够部分，以在子存储层262和栅电极242之间提供绝缘。在一些实施例中，存储层222和隧穿层223受到不同蚀刻。例如，可以在存储层222的端子处去除存储层222的部分，并且可以执行凹陷蚀刻，从而在去除存储层222的部分所形成的空间中进一步去除隧穿层223的部分。凹陷区265能够确保各子存储层262相互断开连接。在一些实施例中，去除存储层222的沿非竖直方向延伸的部分。例如，可以去除存储层222的非竖直部分2222(例如，水平部分)，并且可以保留存储层222的竖直部分2221。
参考图3，在形成栅极线狭缝和子存储层之后，可以执行密封工艺，以形成使栅电极相互绝缘的初始密封结构(操作3008)。图2H示出了对应结构270的截面图。
如图2H中所示，可以将初始密封结构271形成为使每一栅电极相互绝缘。初始密封结构271的围绕每一栅电极的部分可以足够厚，从而确保所包围(例如，沿水平方向和竖直方向)的栅电极242与其他结构(例如，其他栅电极242)绝缘。在一些实施例中，初始密封结构271填充栅极线狭缝266的空间，并且在相邻的栅电极242之间形成层间电介质层。在一些实施例中，初始密封结构271覆盖露出的断开连接的阻挡层261、子存储层262、凹陷隧穿层263的第一部分和第二部分、凹陷区265以及半导体沟道22的顶表面。
可以执行密封工艺，以形成填充栅极线狭缝266的初始密封结构271，从而使栅电极242彼此绝缘。所述初始密封结构还可以覆盖露出的断开连接的阻挡层251、存储层222、凹陷的隧穿层263以及半导体沟道22的顶表面。在一些实施例中，初始密封结构271是通过任何适当沉积方法形成的，所述方法在栅电极242之上沉积绝缘材料并且填充栅极线狭缝266。所述绝缘材料可以包括任何适当材料(例如，电介质材料)，所述材料在相邻栅电极242之间以及在栅电极242与接下来形成的源极结构之间提供电绝缘。在一些实施例中，初始密封结构271是通过CVD形成的并且包括氧化硅。任选地，可以执行平面化/凹陷蚀刻工艺，或去除半导体沟道22和/或栅电极242之上的初始密封结构的多余部分。
参考图3，在形成初始密封结构之后，可以基于初始密封结构形成密封结构，并且能够在密封结构中形成源极结构(操作3009)。图2I示出了对应结构280的截面图。
如图2I中所示，可以在密封结构281中(例如，在相邻栅电极242之间)形成源极结构282，源极结构282可以沿垂直于x-z平面的方向(例如，y轴)延伸。源极结构282可以包括导体部分282-1和掺杂半导体部分282-2。可以在衬底201中形成接触导体部分282-1的掺杂半导体部分282-2。可以通过初始密封结构271使源极结构282与相邻栅电极242绝缘。导体部分282-1可以包括任何适当的可以用作源电极的导电材料，掺杂半导体部分282-2可以包括形成于衬底201中的适当掺杂(例如，P型或N型)半导体区，并且与衬底201的极性相反。在一些实施例中，导体部分282-1包括掺杂多晶硅、铜、铝、钴、掺杂硅、硅化物和钨中的一者或多者。在一些实施例中，掺杂半导体部分282-2包括掺杂硅。
源极结构282可以是通过填充初始密封结构271中的源极沟槽形成的。所述源极沟槽可以是通过在初始密封结构271中执行图案化/蚀刻工艺形成的。在示例中，可以在初始密封结构271之上形成图案化光致抗蚀剂层。所述图案化光致抗蚀剂层可以具有开口，所述开口露出接下来将形成所述源极沟槽的区域。可以(例如，使用图案化光致抗蚀剂层作为蚀刻掩模)执行蚀刻工艺(例如，凹陷蚀刻工艺)，以去除初始密封结构271的由所述开口露出的部分，以露出衬底201。相应地，可以形成源极沟槽和密封结构281。所述蚀刻过程又可以被称为“底部穿通”工艺，其可以包括任何能够去除初始密封结构271的蚀刻工艺。在一些实施例中，所述蚀刻工艺包括各向异性干法蚀刻工艺。
源极结构282可以通过以下工艺形成。在形成源极沟槽之后，可以执行离子注入，从而将离子/掺杂剂注入到在源极沟槽的底部露出的衬底201的部分当中。衬底201的通过离子注入工艺掺杂的部分可以形成掺杂半导体部分282-2。在一些实施例中，衬底201包括硅，掺杂半导体部分282-2包括掺杂硅。之后，采用诸如掺杂多晶硅、铜、铝和/或钨的适当导体材料通过诸如CVD、ALD、PVD等的适当沉积工艺填充源极沟槽，形成导体部分282-1。任选地，可以执行平面化/凹陷蚀刻工艺，以去除半导体沟道32和/或栅电极242之上的导体材料的多余部分。在一些实施例中，源极结构282被称为阵列公共源极(“ACS”)。
在一些实施例中，所公开的3D存储器件是单片3D存储器件的部分，其中，所述单片3D存储器件的部件(例如，存储单元和外围器件)形成在单个衬底(例如，衬底201)上。可以在所述衬底上以及存储堆叠(例如，在阶梯结构202中形成的存储堆叠)之外形成诸如用于有助于所公开3D存储器件的操作的任何适当数字信号、模拟信号和/或混合信号外围电路的外围器件。外围器件可以形成于衬底“上”，其中，外围器件的全部或部分形成在衬底中(例如，在衬底顶表面之下)和/或直接形成在衬底上。外围器件可以包括页面缓冲器、解码器(例如，行解码器和列解码器)、感测放大器、驱动器、电荷泵、电流或电压参考或者所述电路的任何有源或无源部件(例如，晶体管、二极管、电阻器或电容器)中的一者或多者。也可以在衬底中以及存储堆叠之外形成隔离区(例如，浅沟槽隔离(STI))和掺杂区(例如，晶体管的源极区和漏极区)。
在一些实施例中，一种用于形成3D存储器件的方法包括下述操作。首先，形成阶梯结构中的初始沟道孔。所述阶梯结构包括在衬底之上交替布置的多个第一层和多个第二层。可以在所述初始沟道孔的侧壁上形成所述多个第一层中的每一个的侧表面与所述多个第二层中的每一个的侧表面之间的偏移，以形成沟道孔。可以形成具有沟道形成结构的沟道孔，以形成半导体沟道。所述沟道形成结构可以包括沿竖直方向延伸的存储层。之后，利用多个栅电极替代所述多个第二层。之后，去除所述沟道形成结构的部分，以将所述存储层划分成多个子存储部分，每一子存储部分部分地包围相应的栅电极。
在一些实施例中，在阶梯结构中形成初始沟道孔包括在所述阶梯结构之上形成图案化光致抗蚀剂层，以露出对应于初始沟道孔的位置的开口，并且去除通过所述开口露出的阶梯结构的部分，以露出衬底。
在一些实施例中，形成所述偏移包括在所述初始沟道孔的侧壁上去除所述多个第一层中的每一个的侧表面的部分。
在一些实施例中，去除所述多个第一层中的每一个的侧表面的部分包括执行相对于所述多个第二层对所述多个第一层进行选择性蚀刻的凹陷蚀刻工艺。
在一些实施例中，利用沟道形成结构填充沟道孔包括下述操作。首先，可以在沟道孔的侧壁之上形成阻挡层。可以在所述阻挡层之上形成存储层，可以在所述存储层之上形成隧穿层，并且可以在所述隧穿层之上形成半导体层。此外，可以在所述半导体层之上形成电介质芯，以填充所述沟道孔。
在一些实施例中，形成阻挡层包括沉积第一阻挡层和第二阻挡层的至少其中之一。第一阻挡层可以包括氧化铝(AlO)、氧化铪(HfO2)、氧化镧(LaO2)、氧化钇(Y2O3)、氧化钽(Ta2O5)、其硅酸盐、其掺氮化合物及其合金中的一者或多者。第二阻挡层可以包括氧化硅、氮氧化硅和氮化硅中的一者或多者。形成存储层可以包括沉积电荷捕获材料，所述电荷捕获材料包括钨、钼、钽、钛、铂、钌、其合金、其纳米颗粒、其硅化物、多晶硅、非晶硅、SiN和SiON的至少其中之一。形成隧穿层可以包括沉积SiO、SiN、SiON、电介质金属氧化物、电介质金属氮氧化物、电介质金属硅酸盐及其合金的至少其中之一。形成半导体层可以包括沉积单元素半导体材料、III-V族化合物半导体材料、II-VI族化合物半导体材料和/或有机半导体材料。形成电介质芯可以包括沉积SiO。
在一些实施例中，所述方法进一步包括在衬底之上交替沉积多个第一材料层和多个第二材料层，以在衬底之上形成堆叠结构，以及沿竖直方向重复蚀刻所述多个第一材料层和所述多个第二材料层，以分别形成所述多个第一层和所述多个第二层。
在一些实施例中，交替沉积所述多个第一材料层和所述多个第二材料层包括交替沉积多个第一牺牲材料层和多个第二牺牲材料层，所述多个第一牺牲材料层具有不同于所述多个第二牺牲材料层的材料。
在一些实施例中，沉积所述多个第一牺牲材料层包括沉积由多晶硅层和碳层中的一者或多者构成的多个层，沉积所述多个第二牺牲材料层包括沉积多个SiN层。
在一些实施例中，所述方法进一步包括在与所述半导体沟道相邻的所述结构中形成第一初始栅极线狭缝。
在一些实施例中，形成所述第一初始栅极线狭缝包括：在所述阶梯结构之上形成另一图案化光致抗蚀剂层，以露出对应于所述第一初始栅极线狭缝的位置的另一开口；以及去除所述结构的通过所述另一开口露出的另一部分，以露出所述衬底。
在一些实施例中，所述方法进一步包括：去除所述多个第二层，以形成多个栅极形成隧道；在所述多个栅极形成隧道中的每一个的侧壁之上形成绝缘间隔体层；以及在所述绝缘间隔体层之上形成导体层，以填充所述多个栅极形成隧道，从而形成所述多个栅电极。
在一些实施例中，所述多个第二层包括执行湿法蚀刻工艺。
在一些实施例中，形成所述绝缘间隔体层包括沉积高k电介质材料层，所述高k电介质材料具有AlO、HfO2和Ta2O5中的一者或多者，并且形成所述导体层包括沉积由W、Co、Cu、Al、多晶硅、掺杂硅、硅化物以及它们的组合中的一者或多者构成的层。
在一些实施例中，所述方法进一步包括去除所述多个第一层、所述多个栅电极和所述衬底之上的所述绝缘间隔体层和所述导体层的多余材料，以形成露出所述衬底的第二初始栅极线狭缝。
在一些实施例中，去除所述沟道形成结构的部分以将所述存储层划分成多个子存储部分包括下述操作。首先，可以去除所述多个第一层以及所述阻挡层的部分，以露出所述存储层并且形成第三初始栅极线狭缝。可以去除所述存储层的部分，以露出所述隧穿层。可以去除所述隧穿层的部分，从而在所述隧穿层中形成多个凹陷区，以形成栅极线狭缝，所述多个凹陷区将所述存储层划分成多个子存储层。
在一些实施例中，去除所述存储层的部分包括去除所述存储层的沿非竖直方向的部分，并且保留所述存储层的沿竖直方向的另一部分。
在一些实施例中，去除所述隧穿层的部分包括在所述隧穿层上执行凹陷蚀刻工艺，以在一个或多个子存储层的端子处去除所述隧穿层的部分。
在一些实施例中，去除所述阻挡层的部分以露出所述存储层包括执行选择性蚀刻所述阻挡层以露出所述存储层的蚀刻工艺。
在一些实施例中，所述方法进一步包括形成使所述多个栅电极彼此绝缘的密封结构。
在一些实施例中，形成所述密封结构包括形成覆盖所露出的阻挡层、所露出的存储层、所露出的隧穿层、所述多个凹陷区和所述多个栅电极并且填充所述栅极线狭缝的初始密封结构。形成所述密封结构还可以包括对所述初始密封结构图案化，以形成露出所述衬底的源极沟槽，从而形成所述密封结构。
在一些实施例中，形成所述初始密封结构包括执行化学气相沉积工艺，并且所述初始密封结构包括氧化硅。
在一些实施例中，所述方法进一步包括在所述源极沟槽中执行离子注入工艺，以在所述衬底中形成掺杂区，并且利用导体材料填充所述源极沟槽。
在一些实施例中，所述导体材料包括钨、掺杂多晶硅、铜、铝、钴、掺杂硅和硅化物中的一者或多者。
在一些实施例中，所述用于形成3D存储器件的方法包括下述操作。首先，可以形成多个第一层和多个第二层的阶梯结构。所述阶梯结构可以是交替地布置在衬底之上的。可以在所述阶梯结构中形成半导体沟道，所述半导体沟道从所述阶梯结构的顶表面延伸至所述衬底。利用多个栅电极替代所述多个第二层。可以去除所述多个第一层，并且可以形成使所述多个栅电极彼此绝缘的密封结构。之后，可以在所述密封结构中形成源极结构。所述源极结构可以从所述阶梯结构的顶表面延伸至所述衬底。
在一些实施例中，形成所述密封结构包括执行化学气相沉积工艺，以沉积覆盖所述多个栅电极的电介质材料。
在一些实施例中，形成所述阶梯结构包括在衬底之上交替沉积多个第一材料层和多个第二材料层，以在衬底之上形成堆叠结构，以及沿垂直于所述衬底的顶表面的方向重复蚀刻所述多个第一材料层和所述多个第二材料层，以分别形成所述多个第一层和所述多个第二层。
在一些实施例中，在所述阶梯结构中形成所述半导体沟道包括：对所述阶梯结构图案化以形成从所述阶梯结构的顶表面延伸至所述衬底的沟道孔；以及利用阻挡层、所述阻挡层之上的存储层、所述存储层之上的隧穿层、所述存储层之上的半导体层和电介质芯填充所述沟道孔。
在一些实施例中，利用多个栅电极替代所述多个第二层包括下述操作。首先，可以去除所述多个第二层，以形成多个栅极形成隧道。可以在所述多个栅极形成隧道的侧壁之上形成绝缘间隔体层。可以在所述绝缘间隔体层之上沉积导体层，以填充所述多个栅极形成隧道。
在一些实施例中，在所述密封结构中形成源极结构包括下述操作。首先，可以在所述密封结构中形成源极沟槽，所述源极沟槽从所述阶梯结构的顶表面延伸至所述衬底。可以执行离子注入工艺，以在所述源极沟槽的底部在所述衬底中形成掺杂区。可以沉积导体层，以填充所述源极沟槽。
在一些实施例中，一种3D存储器件包括在衬底之上通过密封结构绝缘的多个栅电极的阶梯结构，从所述阶梯结构的顶表面延伸至所述衬底的半导体沟道。所述半导体沟道可以包括具有多个子存储层的存储层。所述多个子存储层中的每一个可以彼此断开连接，并且部分地包围相应的栅电极。所述3D存储器件还可以包括在相邻的栅电极之间沿平行于所述衬底的顶表面的方向从所述阶梯结构的顶表面延伸至所述衬底的源极结构。
在一些实施例中，所述多个子存储层沿垂直于所述衬底的顶表面的方向延伸，并且所述多个子存储层中的每一个通过所述半导体沟道中的凹陷区彼此断开连接。
在一些实施例中，所述密封结构包括氧化硅。
对特定实施例的上述说明因此将完全揭示本公开的一般性质，本领域技术人员不需要过多的试验就能够通过应用本领域的知识和技能容易地针对各种应用修改和/或调整这样的具体实施例，而不脱离本公开的一般原理。因此，基于文中提供的教导和指引，这种调整和修改旨在处于所公开的实施例的等同物的含义和范围内。应当理解，本文中的措辞或术语是用于说明的目的，而不是为了进行限制，从而本说明书的术语或措辞将由技术人员按照所述教导和指导进行解释。
上文已经借助于功能构建块描述了本公开的实施例，功能构建块例示了指定功能及其关系的实施方式。在本文中出于方便描述的目的任意地限定了这些功能构建块的边界。可以限定替代的边界，只要适当执行指定的功能及其关系即可。
发明内容和摘要部分可以阐述发明人所设想的本公开的一个或多个示例性实施例，但未必是所有示例性实施例，并且因此，发明内容和摘要部分并非旨在通过任何方式限制本公开和所附权利要求。
本公开的广度和范围不应受任何上述示例性实施例的限制，并且应当仅根据以下权利要求书及其等同物来进行限定。

Claims (33)

1.一种用于形成三维(3D)存储器件的方法，包括：
在交替布置在衬底之上的多个第一层和多个第二层的结构中形成初始沟道孔；
在所述初始沟道孔的侧壁上形成所述多个第一层中的每一个的侧表面与所述多个第二层中的每一个的侧表面之间的偏移，以形成沟道孔；
利用沟道形成结构填充所述沟道孔，以形成半导体沟道，所述沟道形成结构包括沿竖直方向延伸的存储层；
利用多个栅电极替代所述多个第二层；以及
去除所述沟道形成结构的部分，以将所述存储层划分成多个子存储部分，每一子存储部分部分地包围相应的栅电极。
2.根据权利要求1所述的方法，其中，在所述结构中形成所述初始沟道孔包括：
在所述结构之上形成图案化光致抗蚀剂层，以露出对应于所述初始沟道孔的位置的开口；以及
去除所述结构的通过所述开口露出的部分，以露出所述衬底。
3.根据权利要求1或2所述的方法，其中，形成所述偏移包括在所述初始沟道孔的侧壁上去除所述多个第一层中的每一个的侧表面的部分。
4.根据权利要求3所述的方法，其中，去除所述多个第一层中的每一个的侧表面的部分包括执行相对于所述多个第二层对所述多个第一层进行选择性蚀刻的凹陷蚀刻工艺。
5.根据权利要求1-4中的任一项所述的方法，其中，利用沟道形成结构填充所述沟道孔包括：
在所述沟道孔的侧壁之上形成阻挡层；
在所述阻挡层之上形成所述存储层；
在所述存储层之上形成隧穿层；
在所述隧穿层之上形成半导体层；以及
在所述半导体层之上形成电介质芯，以填充所述沟道孔。
6.根据权利要求5所述的方法，其中：
形成所述阻挡层包括沉积第一阻挡层和第二阻挡层的至少其中之一，所述第一阻挡层包括氧化铝(AlO)、氧化铪(HfO2)、氧化镧(LaO2)、氧化钇(Y2O3)、氧化钽(Ta2O5)、其硅酸盐、其掺氮化合物及其合金中的一者或多者，所述第二阻挡层包括氧化硅、氮氧化硅和氮化硅中的一者或多者；
形成所述存储层包括沉积电荷捕获材料，所述电荷捕获材料包括钨、钼、钽、钛、铂、钌、其合金、其纳米颗粒、其硅化物、多晶硅、非晶硅、SiN和SiON的至少其中之一；
形成所述隧穿层包括沉积SiO、SiN、SiON、电介质金属氧化物、电介质金属氮氧化物、电介质金属硅酸盐及其合金的至少其中之一。
形成所述半导体层包括沉积单元素半导体材料、III-V族化合物半导体材料、II-VI族化合物半导体材料和/或有机半导体材料；并且
形成所述电介质芯包括沉积SiO。
7.根据权利要求1-6中的任一项所述的方法，进一步包括：
在所述衬底之上交替沉积多个第一材料层和多个第二材料层，以在所述衬底之上形成堆叠结构；以及
沿所述竖直方向重复蚀刻所述多个第一材料层和所述多个第二材料层，以分别形成所述多个第一层和所述多个第二层。
8.根据权利要求7所述的方法，其中，交替沉积所述多个第一材料层和所述多个第二材料层包括交替沉积多个第一牺牲材料层和多个第二牺牲材料层，所述多个第一牺牲材料层包括不同于所述多个第二牺牲材料层的材料。
9.根据权利要求8所述的方法，其中，沉积所述多个第一牺牲材料层包括沉积由多晶硅层和碳层中的一者或多者构成的多个层，并且沉积所述多个第二牺牲材料层包括沉积多个SiN层。
10.根据权利要求8或9所述的方法，进一步包括在与所述半导体沟道相邻的所述结构中形成第一初始栅极线狭缝。
11.根据权利要求10所述的方法，其中，形成所述第一初始栅极线狭缝包括：
在所述结构之上形成另一图案化光致抗蚀剂层，以露出对应于所述第一初始栅极线狭缝的位置的另一开口；以及
去除所述结构的通过所述另一开口露出的另一部分，以露出所述衬底。
12.根据权利要求11所述的方法，进一步包括：
去除所述多个第二层，以形成多个栅极形成隧道；
在所述多个栅极形成隧道中的每一个的侧壁之上形成绝缘间隔体层；以及
在所述绝缘间隔体层之上形成导体层，以填充所述多个栅极形成隧道，从而形成所述多个栅电极。
13.根据权利要求12所述的方法，其中，去除所述多个第二层包括执行湿法蚀刻工艺。
14.根据权利要求12或13所述的方法，其中：
形成所述绝缘间隔体层包括沉积高k电介质材料构成的层，所述高k电介质材料包括AlO、HfO2和Ta2O5中的一者或多者；并且
形成所述导体层包括沉积由W、Co、Cu、Al、多晶硅、掺杂硅、硅化物及其组合中的一者或多者构成的层。
15.根据权利要求14所述的方法，进一步包括去除所述多个第一层、所述多个栅电极和所述衬底之上的所述绝缘间隔体层和所述导体层的多余材料，以形成露出所述衬底的第二初始栅极线狭缝。
16.根据权利要求15所述的方法，其中，去除所述沟道形成结构的部分以将所述存储层划分成多个子存储部分包括：
去除所述多个第一层以及所述阻挡层的部分，以露出所述存储层并且形成第三初始栅极线狭缝；
去除所述存储层的部分，以露出所述隧穿层；以及
去除所述隧穿层的部分，以在所述隧穿层中形成多个凹陷区，从而形成栅极线狭缝，所述多个凹陷区将所述存储层划分成所述多个子存储层。
17.根据权利要求16所述的方法，其中，去除所述存储层的部分包括去除所述存储层的沿非竖直方向的部分，并且保留所述存储层的沿所述竖直方向的另一部分。
18.根据权利要求17所述的方法，其中，去除所述隧穿层的部分包括在所述隧穿层上执行凹陷蚀刻工艺，以在一个或多个子存储层的端子处去除所述隧穿层的部分。
19.根据权利要求18所述的方法，其中，去除所述阻挡层的部分以露出所述存储层包括执行选择性蚀刻所述阻挡层以露出所述存储层的蚀刻工艺。
20.根据权利要求19所述的方法，进一步包括形成使所述多个栅电极彼此绝缘的密封结构。
21.根据权利要求20所述的方法，其中，形成所述密封结构包括：
形成覆盖所露出的阻挡层、所露出的存储层、所露出的隧穿层、所述多个凹陷区和所述多个栅电极并且填充所述栅极线狭缝的初始密封结构；以及
对所述初始密封结构图案化，以形成露出所述衬底的源极沟槽，从而形成所述密封结构。
22.根据权利要求21所述的方法，其中，形成所述初始密封结构包括执行化学气相沉积工艺，并且所述初始密封结构包括氧化硅。
23.根据权利要求22所述的方法，进一步包括：
在所述源极沟槽中执行离子注入工艺，以在所述衬底中形成掺杂区；以及
利用导体材料填充所述源极沟槽。
24.根据权利要求23所述的方法，其中，所述导体材料包括钨、掺杂多晶硅、铜、铝、钴、掺杂硅和硅化物中的一者或多者。
25.一种用于形成三维(3D)存储器件的方法，包括：
形成在衬底之上交替布置的多个第一层和多个第二层的结构；
在所述结构中形成半导体沟道，所述半导体沟道从所述结构的顶表面延伸至所述衬底；
利用多个栅电极替代所述多个第二层；
去除所述多个第一层；
形成使所述多个栅电极彼此绝缘的密封结构；以及
在所述密封结构中形成源极结构，所述源极结构从所述结构的顶表面延伸至所述衬底。
26.根据权利要求25所述的方法，其中，形成所述密封结构包括通过化学气相沉积工艺沉积覆盖所述多个栅电极的电介质材料。
27.根据权利要求25或26所述的方法，其中，形成所述结构包括：
在所述衬底之上交替沉积多个第一材料层和多个第二材料层，以在所述衬底之上形成堆叠结构；以及
沿垂直于所述衬底的顶表面的方向重复蚀刻所述多个第一材料层和所述多个第二材料层，以分别形成所述多个第一层和所述多个第二层。
28.根据权利要求25-27中的任一项所述的方法，其中，在所述结构中形成所述半导体沟道包括：
对所述结构图案化，以形成从所述结构的所述顶表面延伸到所述衬底的沟道孔；以及
利用阻挡层、所述阻挡层之上的存储层、所述存储层之上的隧穿层、所述存储层之上的半导体层以及电介质芯填充所述沟道孔。
29.根据权利要求25-28中的任一项所述的方法，其中，利用多个栅电极替代所述多个第二层包括：
去除所述多个第二层，以形成多个栅极形成隧道；
在所述多个栅极形成隧道的侧壁之上形成绝缘间隔体层；以及
在所述绝缘间隔体层之上沉积导体层，以填充所述多个栅极形成隧道。
30.根据权利要求25-29中的任一项所述的方法，其中，在所述密封结构中形成所述源极结构包括：
在所述密封结构中形成源极沟槽，所述源极沟槽从所述结构的所述顶表面延伸至所述衬底；
执行离子注入工艺，以在所述源极沟槽的底部在所述衬底中形成掺杂区；以及
沉积导体层，以填充所述源极沟槽。
31.一种三维(3D)存储器件，包括：
在衬底之上通过密封结构绝缘的多个栅电极的结构；
从所述结构的顶表面延伸至所述衬底的半导体沟道，其中，所述半导体沟道包括存储层，所述存储层包括多个子存储层，所述多个子存储层中的每一个相互断开连接并且部分地包围相应的栅电极；以及
源极结构，所述源极结构在相邻的栅电极之间沿平行于所述衬底的顶表面的方向从所述结构的顶表面延伸至所述衬底。
32.根据权利要求31所述的3D存储器件，其中，所述多个子存储层沿垂直于所述衬底的所述顶表面的方向延伸，并且所述多个子存储层中的每一个通过所述半导体沟道中的凹陷区彼此断开连接。
33.根据权利要求32所述的3D存储器件，其中，所述密封结构包括氧化硅。
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