KR102179934B1 - 3차원 비휘발성 메모리 소자 및 이의 제조 방법 - Google Patents
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Abstract
본 발명은 복수의 메모리 셀들을 포함하는 3차원 비휘발성 메모리 소자에 관한 것이다. 본 발명의 일 실시예에 따른 3차원 비휘발성 메모리 소자는 복수의 메모리 셀들을 포함하며, 각 메모리 셀은, 기판 상에 수직 방향으로 신장된 금속 산화물을 포함하는 반도체 채널 층 상기 반도체 채널 층의 일측에 접하고, 상기 수직 방향으로 신장된 가변 저항 층 및 상기 반도체 채널 층의 상기 일측에 반대되는 타측 상에 배치되며 상기 수직 방향을 따라 서로 직렬 연결된 복수의 메모리 셀들을 정의하는 게이트 전극 및 상기 게이트 전극 및 상기 반도체 채널 층 사이의 게이트 절연막을 포함하는 복수의 게이트 구조들을 포함한다.
Description
본 발명은 반도체 기술에 관한 것으로서, 더욱 상세하게는, 3차원 비휘발성 메모리 소자 및 이의 제조 방법에 관한 것이다.
종래의 비휘발성 메모리 소자인 플래시 메모리를 대체하기 위한 새로운 비휘발성 메모리 소자로서 차세대 메모리들이 등장하였다. 상기 차세대 메모리들 중 하나로서 저항 변화 메모리(RRAM)는 저비용, 단순한 구조, 및 신속한 읽기/쓰기 속도, 우수한 내구성과 같은 장점을 가지고 있다. 또한, 크로스포인트(cross-point) 구조를 이용하는 경우, 대용량의 메모리 소자를 구현할 수 있어 최근 이에 대한 연구가 활발히 진행되고 있다.
통상적으로 반도체 메모리 소자의 집적도는 제품의 가격을 결정하는 중요한 요인이다. 이에 따라, 반도체 메모리 소자의 집적도 향상에 대한 요구가 심화되고 있다. 통상적으로, 반도체 메모리 소자의 집적도는 단위 메모리 셀이 점유하는 평면적에 의해 주로 결정되기 때문에, 미세 패턴 형성 기술의 수준에 크게 영향을 받는다. 그러나, 높은 수준의 미세화 기술이 요구될수록 반도체 제조 설비 및/또는 반도체 제조 공정의 어려움으로 인하여 집적도의 개선에 한계가 있고, 저장 용량의 증가 또한 한계치에 다다르고 있다.
특히, 고집적도의 메모리 소자를 구현하기 위하여 크로스포인트 구조를 이용하는 경우 정보의 읽기/쓰기 과정에서 발생되는 누설 전류와 같은 셀 간섭(crosstalk)에 의한 작동 오류 또는 낮은 리텐션(retention) 특성으로 인하여 상기 메모리 소자의 신뢰성 및 내구성이 저하되어 고성능의 메모리 생산이 어렵다. 따라서, 메모리 소자의 구현을 위해서는 선택 소자가 요구되며, 선택 소자에 의해 집적도의 향상이 제한될 수 있다. 따라서, 메모리 소자의 고집적화를 위해서는 선택 소자도 고집적화할 수 있는 설계가 요구된다.
반도체 메모리 소자의 구동 전력과 관련하여, 상기 메모리 소자들은 저전력으로 구동되는 것이 바람직하다. 그런데, 상기 메모리 소자의 저항을 변화시키기 위하여 인가해주어야 하는 전압의 세기가 크거나 상기 메모리 소자 내부 물질들의 전하 이동도가 현저히 떨어지는 경우에는 상기 메모리 소자의 구동을 위하여 과도한 전력의 소모가 요구된다는 문제가 있다.
본 발명이 해결하고자 하는 과제는 비휘발성 메모리 소자의 셀 반도체 메모리 소자의 고집적화 요구에 부응하는 동시에 선택 소자를 적용하여 작동 오류를 감소시키기 위하여 높은 신뢰도 및 내구성을 가지면서도 간단한 구조로 인하여 고집적화가 가능한 3차원 비휘발성 메모리 소자를 제공하는 것이다. 또한, 저전력으로 구동 가능한 메모리 소자의 구현을 위하여 저전압으로 읽기/쓰기 동작이 가능하며, 구성 물질들의 전하 이동도가 향상된 반도체 메모리 소자를 제공하는 것이다.
본 발명이 해결하고자 하는 또 다른 과제는, 전술한 이점을 갖는 3차원 비휘발성 메모리 소자를 용이하고 신속하게 제조할 수 있는 제조 방법을 제공하는 것이다.
상기 과제를 해결하기 위한 본 발명의 일 실시예에 따른 3차원 비휘발성 메모리 소자는, 복수의 메모리 셀들을 포함하며, 각 메모리 셀은, 기판 상에 수직 방향으로 신장된 금속 산화물을 포함하는 반도체 채널 층, 상기 반도체 채널 층의 일측에 접하고, 상기 수직 방향으로 신장된 가변 저항 층 및 상기 반도체 채널 층의 상기 일측에 반대되는 타측 상에 배치되며 상기 수직 방향을 따라 서로 직렬 연결된 복수의 메모리 셀들을 정의하는 게이트 전극 및 상기 게이트 전극 및 상기 반도체 채널 층 사이의 게이트 절연막을 포함할 수 있다.
일 실시예에서, 상기 게이트 절연막은 상기 반도체 채널 층을 따라 각 게이트 전극마다 개별화되어 제공될 수 있으며, 다른 실시예에서, 상기 게이트 절연막은 상기 반도체 채널 층을 따라 신장된 공통 게이트 절연막의 일부에 의해 제공될 수 있다.
일 실시예에서, 상기 금속 산화물의 금속 원소는 아연(Zn), 니켈(Ni), 니오븀(Nb), 티타늄(Ti), 지르코늄(Zr), 하프늄(Hf), 몰리브데넘(Mo), 마그네슘(Mg), 코발트(Co), 철(Fe), 구리(Cu), 알루미늄(Al), 망간(Mn) 또는 이들의 조합을 포함할 수 있으며, 상기 금속 산화물은 인듐-갈륨-아연 산화물(IGZO), 인듐-주석 산화물(ZTO) 또는 이들의 조합을 포함할 수 있다.
일 실시예에 따른 3차원 비휘발성 메모리 소자는, 상기 반도체 채널 층과 상기 게이트 절연막 사이에 배치되고, 상기 반도체 채널 층을 따라 상기 수직 방향으로 신장된 전도도 강화 층을 더 포함할 수 있으며, 상기 전도도 강화 층은 상기 반도체 채널 층의 상기 금속 산화물의 오프(off) 상태의 전도도보다 더 큰 전도도를 가질 수 있고, 다른 실시예에서, 상기 전도도 강화 층은 상기 반도체 채널 층의 상기 금속 산화물과 동일한 도전형을 가질 수 있다. 또한, 선택적으로는, 상기 전도도 강화 층은 인듐-주석 산화물(ITO)을 포함할 수 있으며, 상기 전도도 강화 층의 두께는 3 nm 내지 7 nm의 범위 내일 수 있다.
일 실시예에서, 상기 반도체 채널 층의 두께는 10 nm 내지 60 nm의 범위 내일 수 있으며, 상기 반도체 채널 층은 실린더 형상을 가질 수 있고, 상기 반도체 채널 층의 내부에 코어 절연체가 삽입되어 반도체 기둥을 형성할 수 있다. 다른 실시예에서, 상기 반도체 채널 층은 직선형 또는 파이프형 BICs(pipe-shaped Bit Cost Scalable) 구조 또는 이의 조합 구조를 가질 수 있다.
일 실시예에서, 상기 가변 저항 층은 단극성 또는 양극성 스위칭 재료를 포함할 수 있으며, 상기 가변 저항 층은, 알루미늄(Al) 산화물, 지르코늄(Zr) 산화물, 티타늄 산화물(TiOx), 니오븀 산화물(NbOx), 니켈 산화물(NiOx), 아연 산화물(ZnOx), 망간(Mn) 산화물, 텅스텐(W) 산화물, 탄탈륨(Ta) 산화물 또는 하프늄(Hf) 산화물을 포함할 수 있고, 다른 실시예에서, 상기 가변 저항 층은, TiO2를 포함할 수 있으며, 상기 가변 저항 층은 전계에 따라 상기 가변 저항 층 내부에 산소 공공 필라멘트가 형성 또는 파괴되어 상기 가변 저항 층의 저항의 크기가 조절될 수 있다.
일 실시예에서, 상기 복수의 메모리 셀들 각각에서, 상기 반도체 채널 층과 상기 가변 저항 층은 병렬 연결될 수 있고, 상기 복수의 메모리 셀들 중 선택된 메모리 셀의 게이트 전극에 턴-오프 전압을 인가하고, 상기 복수의 메모리 셀들 중 비선택된 메모리 셀들의 게이트 전극들에 턴-온 전압을 인가하며, 상기 병렬 연결된 반도체 채널 층 및 가변 저항 층 양단에 인가되는 전압을 변화시켜 상기 선택된 메모리 셀의 상기 가변 저항 층의 저항의 크기를 변화시켜 정보를 저장하는 3차원 비휘발성 메모리 소자가 제공될 수 있다.
다른 실시예에서, 상기 반도체 채널 층 및 상기 전도도 강화 층을 포함하는 이중 채널 층과 상기 가변 저항 층은 병렬 연결될 수 있고, 다른 실시예에서는, 상기 복수의 메모리 셀들 중 선택된 메모리 셀의 게이트 전극에 턴-오프 전압을 인가하고, 상기 복수의 메모리 셀들 중 비선택된 메모리 셀들의 게이트 전극들에 턴-온 전압을 인가하며, 상기 턴-오프 전압이 인가된 상기 비선택된 메모리 셀들에서는 상기 이중 채널 층을 통하여 전류가 흐르고, 상기 턴-오프 전압이 인가된 선택된 메모리 셀에서는 상기 전도도 강화 층의 전하들이 상기 반도체 채널 층으로 이동하여 상기 이중 채널 층의 저항이 증가함으로써 상기 병렬 연결된 이중 채널 층 및 가변 저항 층에 흐르는 전류 신호를 변화시키고 상기 선택된 메모리 셀의 상기 가변 저항 층의 저항의 크기를 변화시켜 정보를 저장할 수 있다.
상기 과제를 해결하기 위한 일 실시예에 따른 3차원 비휘발성 메모리 소자는, 직렬 연결된 복수의 메모리 셀을 각각 포함하는 메모리 스트링들, 기 복수의 메모리 셀들 각각의 게이트 전극에 연결되는 워드라인들, 상기 메모리 스트링들 각각의 일 단부에 연결되는 비트라인들, 상기 메모리 스트링들 각각의 타 단부에 연결되는 소스라인들, 상기 워드라인들을 통해 상기 복수의 메모리 셀들에 전기적으로 연결되는 행 디코더 및 상기 비트라인들을 통해 상기 복수의 메모리 셀들에 전기적으로 연결되는 열 디코더를 포함하며, 상기 복수의 메모리 셀들은, 기판 상에서 제 1 방향 및 상기 제 1 방향과 다른 제 2 방향으로 이격 배열되고 상기 기판에 대해 수직 신장된 공통 반도체 층을 따라 형성되고, 각 메모리 셀은, 기판 상에 수직 방향으로 신장된 금속 산화물을 포함하는 반도체 채널 층, 상기 반도체 채널 층의 일측에 접하고, 상기 수직 방향으로 신장된 가변 저항 층, 상기 반도체 채널 층의 상기 일측에 반대되는 타측 상에 배치되며 상기 수직 방향을 따라 서로 직렬 연결된 복수의 메모리 셀들을 정의하는 게이트 전극 및 상기 게이트 전극 및 상기 반도체 채널 층 사이의 게이트 절연막을 포함하는 복수의 게이트 구조들 및 상기 반도체 채널 층과 상기 게이트 절연막 사이에 배치되고, 상기 반도체 채널 층을 따라 상기 수직 방향으로 신장된 전도도 강화 층을 더 포함하며, 상기 전도도 강화 층은 상기 반도체 채널 층의 상기 금속 산화물의 오프 상태의 전도도보다 더 큰 전도도를 갖는 3차원 비휘발성 메모리 소자가 제공될 수 있다.
상기 금속 산화물은 인듐-갈륨-아연 산화물(IGZO), 인듐-주석 산화물(ZTO) 또는 이들의 조합을 포함할 수 있으며, 상기 전도도 강화 층은 인듐-주석 산화물(ITO)을 포함할 수 있다.
상기 과제를 해결하기 위한 본 발명의 또 다른 실시예에 따르면, 인듐-갈륨-아연 산화물(IGZO) 또는 인듐-주석 산화물(ZTO)을 포함하는 반도체 채널 층, 가변 저항 층 및 인듐-주석 산화물(ITO)을 포함하는 전도도 강화층을 포함하는 복수의 메모리 셀들을 각각 포함하는 메모리 스트링들, 상기 복수의 메모리 셀들 각각의 게이트 전극에 연결되는 워드라인들, 상기 메모리 스트링들 각각의 일 단부에 연결되는 비트라인들, 상기 메모리 스트링들 각각의 타 단부에 연결되는 소스 라인들, 상기 워드라인들을 통해 상기 복수의 메모리 셀들에 전기적으로 연결되는 행 디코더 및 상기 비트라인들을 통해 상기 복수의 메모리 셀들에 전기적으로 연결되는 열 디코더를 포함하는 비휘발성 메모리 소자의 구동 방법으로서, 선택된 워드라인에는 턴-오프 전압을 인가하고, 비선택된 워드라인들에는 턴-온 전압을 인가하는 단계; 및 선택된 비트라인에 셋 전압(Vset) 또는 리셋 전압(Vreset)을 인가하여 선택된 메모리 셀의 가변 저항 층의 저항의 크기를 변화시키는 단계를 포함하는 프로그래밍 단계 및 선택된 워드라인에는 제 3 구동 전압을 인가하고, 비선택된 워드라인들에는 제 4 구동 전압을 인가하는 단계; 및 선택된 비트라인에 독출 전압을 인가하는 독출 단계를 포함하는 3차원 비휘발성 메모리 소자의 구동 방법이 제공될 수 있다.
본 발명의 일 실시예에 따른 3차원 비휘발성 메모리 소자의 제조 방법은, 기판을 제공하는 단계, 상기 기판 상에 절연막과 희생막을 교번하여 반복 적층하는 단계, 상기 기판에 평행한 제 1 방향과 상기 제 1 방향과 다른 제 2 방향으로 이격되고, 상기 반복 적층된 절연막과 희생막을 연속적으로 수직방향으로 관통하는 제 1 홀들을 형성하는 단계, 상기 반복 적층된 절연막과 상기 희생막을 관통하는 상기 1 홀들의 내부 측벽 상에 금속 산화물을 포함하는 반도체 채널 층을 형성하는 단계, 상기 반도체 채널 층 상부에 가변 저항 층을 형성하는 단계, 상기 제 1 방향과 다른 상기 기판에 평행한 제 2 방향으로 정렬된 상기 반도체 채널 층들 사이를 분리하도록, 상기 반복 적층된 절연막과 희생막을 패터닝하여 상기 제 1 방향과 상기 수직 방향으로 확장된 트렌치 영역을 형성하여, 상기 반도체 채널 층들이 관통하는 절연막 패턴과 희생막 패턴의 적층 구조를 형성하는 단계, 상기 트렌치 영역을 통해 노출된 상기 적층 구조의 상기 희생막 패턴을 제거하여 적층된 절연막 패턴들 사이로 상기 반도체 채널 층들의 상부 표면이 노출되는 셀 공간들을 형성하는 단계, 상기 셀 공간들을 통하여 노출된 상기 반도체 채널 층들의 상기 상부 표면 상에 게이트 절연막을 형성하는 단계 및 상기 게이트 절연막이 형성된 셀 공간들의 적어도 일부를 채우는 도전막을 형성하는 단계를 포함할 수 있다. 다른 실시예에서, 상기 반도체 채널 층은 In2Ga2ZnO7를 전구체로 하여 형성될 수 있다.
일 실시예에서, 3차원 비휘발성 메모리 소자의 제조 방법은 상기 제 1 홀들을 형성한 이후에 전도도 강화 층을 형성하는 단계를 더 포함할 수 있으며, 상기 반도체 채널 층, 가변 저항 층 및 상기 전도도 강화 층을 어닐링하는 단계를 더 포함하며, 상기 어닐링은 300 ℃ 내지 400 ℃에서 이루어질 수 있다.
다른 실시예에서, 3차원 비휘발성 메모리 소자의 제조 방법은 기판을 제공하는 단계, 상기 기판 상에 절연막과 도전막을 교번하여 반복 적층하는 단계, 상기 기판에 평행한 제 1 방향과 상기 제 1 방향과 다른 제 2 반향으로 이격되고, 상기 반복 적층된 절연막과 도전막을 연속적으로 수직방향으로 관통하는 제 1 홀들을 형성하는 단계, 상기 반복 적층된 절연막과 상기 도전막을 관통하는 홀들의 내부 측벽 상에 게이트 절연막을 형성하는 단계, 상기 게이트 절연막 상에 금속 산화물을 포함하는 반도체 채널 층을 형성하는 단계 및 상기 반도체 채널 층 상에 가변 저항 층을 형성하는 단계를 포함할 수 있으며, 선택적으로, 상기 반도체 채널 층은 In2Ga2ZnO7를 전구체로 이용할 수 있다.
일 실시예에서, 3차원 비휘발성 메모리 소자의 제조 방법은 상기 도전막을 관통하는 홀들의 내부 측벽 상에 게이트 절연막을 형성한 이후에 전도도 강화 층을 형성하는 단계를 더 포함할 수 있고, 상기 반도체 채널 층, 가변 저항 층 및 상기 전도도 강화 층을 어닐링하는 단계를 더 포함하며, 상기 어닐링은 300 ℃ 내지 400 ℃에서 이루어질 수 있다.
본 발명의 일 실시예에 따른 3차원 비휘발성 메모리 소자에 따르면, 게이트 전극에 의하여 인가되는 전계에 따라 온/오프(On/Off)가 가능한 반도체 채널 층과 가변 저항 층이 병렬적으로 연결된 단위 메모리 셀들을 직렬 연결시킴으로써, 향상된 집적도를 가지며, 신뢰성 및 내구성 높은 3차원 비휘발성 메모리 소자가 제공될 수 있다.
또한, 본 발명의 일 실시예에 따른 3차원 비휘발성 메모리 소자에 따르면, 상기 메모리 소자 내부에 높은 전하 이동도를 가지는 도전성 물질을 삽입함으로써 저전력으로 구동 가능한 3차원 비휘발성 메모리 소자가 제공될 수 있다.
또한, 본 발명의 일 실시예에 따른 3차원 비휘발성 메모리 소자에 따르면, 인듐-갈륨-아연 산화물(IGZO)을 상기 반도체 채널로 사용함으로써 상기 가변 저항 층의 내부 또는 외부로의 산소 이온의 이동도가 상승하고, 산소 이온의 이동에 의하여 발생하는 도전성 필라멘트의 형성 및 파괴에 의한 읽기/쓰기 동작이 구현되는 3차원 비휘발성 메모리 소자가 제공될 수 있다.
도 1은 본 발명의 일 실시예에 따른 3차원 비휘발성 메모리 소자를 나타내는 블록도이다.
도 2a 및 도 2b는 본 발명의 실시예에 따른 가변 저항 층을 갖는 메모리 셀들을 포함하는 3차원 비휘발성 메모리 소자를 도시하는 사시도이며, 도 3a는 본 발명의 실시예에 따른 도 2a의 점선원으로 표시된 메모리 셀 영역의 구조를 나타내는 확대 단면도이며, 도 3b는 본 발명의 실시예에 따른 도 2b의 점선원으로 표시된 메모리 셀 영역의 구조를 나타내는 확대 단면도이다.
도 3c는 본 발명의 일 실시예에 따른 전도도 강화 층을 더 포함하는 3차원 비휘발성 반도체 메모리 소자의 단위 메모리 셀 영역의 구조를 나타내는 확대 단면도이며, 도 3d는 다른 실시예에 따른 전도도 강화 층을 더 포함하는 3차원 비휘발성 반도체 메모리 소자의 단위 메모리 셀 영역의 구조를 나타내는 확대 단면도이다.
도 4a는 인듐-갈륨-아연 산화물(IGZO)이 가변 저항 물질의 전극으로 사용된 경우의 I-V 측정 그래프이고, 도 4b는 상기 가변 저항 물질의 저저항 상태(low resistance state; LRS)에서의 도전성 필라멘트 및 전자의 이동을 나타낸 모식도이며, 도 4c는 상기 가변 저항 물질의 고저항 상태(high resistance state; HRS)에서의 도전성 필라멘트 및 전자의 이동을 나타낸 모식도이다.
도 5는 본 발명의 일 실시예에 따른 3차원 비휘발성 메모리 소자의 각 부분의 전기적 기능을 나타낸 전기 회로도이다.
도 6a 내지 도 6k는 본 발명의 일 실시예에 따른 3차원 비휘발성 메모리 소자(1000C)의 제조 방법을 순차대로 도시하는 단면도들이며, 도 8a 내지 도 8g는 상기 제조 방법을 순차대로 도시하는 평면도들이다.
도 7a 내지 도 7h는 본 발명의 일 실시예에 따른 3차원 비휘발성 메모리 소자의 제조 방법을 순차대로 도시하는 단면도들이며, 도 9a 내지 도 9d는 상기 제조 방법을 순차대로 도시하는 평면도들이다.
도 2a 및 도 2b는 본 발명의 실시예에 따른 가변 저항 층을 갖는 메모리 셀들을 포함하는 3차원 비휘발성 메모리 소자를 도시하는 사시도이며, 도 3a는 본 발명의 실시예에 따른 도 2a의 점선원으로 표시된 메모리 셀 영역의 구조를 나타내는 확대 단면도이며, 도 3b는 본 발명의 실시예에 따른 도 2b의 점선원으로 표시된 메모리 셀 영역의 구조를 나타내는 확대 단면도이다.
도 3c는 본 발명의 일 실시예에 따른 전도도 강화 층을 더 포함하는 3차원 비휘발성 반도체 메모리 소자의 단위 메모리 셀 영역의 구조를 나타내는 확대 단면도이며, 도 3d는 다른 실시예에 따른 전도도 강화 층을 더 포함하는 3차원 비휘발성 반도체 메모리 소자의 단위 메모리 셀 영역의 구조를 나타내는 확대 단면도이다.
도 4a는 인듐-갈륨-아연 산화물(IGZO)이 가변 저항 물질의 전극으로 사용된 경우의 I-V 측정 그래프이고, 도 4b는 상기 가변 저항 물질의 저저항 상태(low resistance state; LRS)에서의 도전성 필라멘트 및 전자의 이동을 나타낸 모식도이며, 도 4c는 상기 가변 저항 물질의 고저항 상태(high resistance state; HRS)에서의 도전성 필라멘트 및 전자의 이동을 나타낸 모식도이다.
도 5는 본 발명의 일 실시예에 따른 3차원 비휘발성 메모리 소자의 각 부분의 전기적 기능을 나타낸 전기 회로도이다.
도 6a 내지 도 6k는 본 발명의 일 실시예에 따른 3차원 비휘발성 메모리 소자(1000C)의 제조 방법을 순차대로 도시하는 단면도들이며, 도 8a 내지 도 8g는 상기 제조 방법을 순차대로 도시하는 평면도들이다.
도 7a 내지 도 7h는 본 발명의 일 실시예에 따른 3차원 비휘발성 메모리 소자의 제조 방법을 순차대로 도시하는 단면도들이며, 도 9a 내지 도 9d는 상기 제조 방법을 순차대로 도시하는 평면도들이다.
이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시예를 상세히 설명하기로 한다.
본 발명의 실시예들은 당해 기술 분야에서 통상의 지식을 가진 자에게 본 발명을 더욱 완전하게 설명하기 위하여 제공되는 것이며, 하기 실시예는 여러 가지 다른 형태로 변형될 수 있으며, 본 발명의 범위가 하기 실시예에 한정되는 것은 아니다. 오히려, 이들 실시예는, 당업자에게 본 발명의 사상을 완전하게 전달하기 위하여 제공되는 것이다.
도면에서 동일 부호는 동일한 요소를 지칭한다. 또한, 본 명세서에서 사용된 바와 같이, 용어 "및/또는"은 해당 열거된 항목 중 어느 하나 및 하나 이상의 모든 조합을 포함한다.
본 명세서에서 사용된 용어는 실시예를 설명하기 위하여 사용되며, 본 발명의 범위를 제한하기 위한 것이 아니다. 또한, 본 명세서에서 단수로 기재되어 있다 하더라도, 문맥상 단수를 분명히 지적하는 것이 아니라면, 복수의 형태를 포함할 수 있다. 또한, 본 명세서에서 사용되는 "포함한다(comprise)" 및/또는 "포함하는(comprising)"이란 용어는 언급한 형상들, 숫자, 단계, 동작, 부재, 요소
및/또는 이들 그룹의 존재를 특정하는 것이며, 다른 형상, 숫자, 동작, 부재, 요소 및/또는 그룹들의 존재 또는 부가를 배제하는 것이 아니다.
본 명세서에서 기판 또는 다른 층 "상에(on)" 형성된 층에 대한 언급은 상기 기판 또는 다른 층의 바로 위에 형성된 층을 지칭하거나, 상기 기판 또는 다른 층 상에 형성된 중간 층 또는 중간 층들 상에 형성된 층을 지칭할 수도 있다. 또한, 당해 기술 분야에서 숙련된 자들에게 있어서, 다른 형상에 "인접하여(adjacent)" 배치된 구조 또는 형상은 상기 인접하는 형상에 중첩되거나 하부에 배치되는 부분을 가질 수도 있다.
본 명세서에서, "아래로(below)", "위로(above)", "상부의(upper)", "하부의(lower)", "수평의(horizontal)" 또는 "수직의(vertical)"와 같은 상대적용어들은, 도면들 상에 도시된 바와 같이, 일 구성 부재, 층 또는 영역들이 다른 구성 부재, 층 또는 영역과 갖는 관계를 기술하기 위하여 사용될 수 있다. 이들 용어들은 도면들에 표시된 방향뿐만 아니라 소자의 다른 방향들도 포괄하는 것임을 이해하여야 한다.
이하에서, 본 발명의 실시예들은 본 발명의 이상적인 실시예들(및 중간 구조들)을 개략적으로 도시하는 단면도들을 참조하여 설명될 것이다. 이들 도면들에 있어서, 예를 들면, 부재들의 크기와 형상은 설명의 편의와 명확성을 위하여 과장될 수 있으며, 실제 구현시, 도시된 형상의 변형들이 예상될 수 있다. 따라서, 본 발명의 실시예는 본 명세서에 도시된 영역의 특정 형상에 제한된 것으로 해석되어서는 아니 된다. 또한, 도면의 부재들의 참조 부호는 도면 전체에 걸쳐 동일한 부재를 지칭한다.
도 1은 본 발명의 일 실시예에 따른 3차원 비휘발성 메모리 소자(100)를 나타내는 블록도이다.
도 1을 참조하면, 3차원 비휘발성 메모리 소자(100)는 복수의 메모리 셀들의 메모리 셀 어레이(110), 행 디코더(120), 독출/기록 회로(130), 및 열 디코더(140)를 포함할 수 있다. 메모리 셀 어레이(110)는 워드라인들(WL1, WL2, …, WLi, ?, WLn), 선택 라인들(SSL), 및 접지 라인(GSL)을 통해 행 디코더(120)에 연결될 수 있다. 또한, 메모리 셀 어레이(110)는 비트라인들(BL1, BL2, BL3, …, BLn)을 통해 독출/기록 회로(130)에 연결될 수 있다.
3차원 비휘발성 메모리 소자(100)의 경우, 메모리 셀 어레이(110)는 복수의 메모리 셀들이 직렬 연결된 메모리 셀 스트링들(미도시)을 포함할 수 있다. 상기 메모리 셀 스트링들의 일단에는 적어도 하나 이상의 스트링 선택 트랜지스터들이 연결되고, 이의 타단에는 접지 선택 트랜지스터가 연결될 수 있다. 상기 메모리 셀 스트링의 타단에는 공통 소스 라인이 연결되고, 상기 접지 선택 트랜지스터들의 일 단이 상기 공통 소스 라인에 전기적으로 연결될 수 있다. 워드라인들(WL1, WL2, ?, WLi, ?, WLn)은 열 방향을 따라 배열된 메모리 셀들의 제어 게이트들에 각각 연결될 수 있다. 비트라인들(BL1, BL2, BL3, ?, BLn)은 상기 스트링 선택 트랜지스터들의 일 단들에 연결될 수 있다.
각각의 워드라인(WL1, WL2, ?, WLi, ?, WLn)에 결합되는 행 방향의 복수의 메모리 셀들은 논리적 페이지를 구성하며, 상기 논리적 페이지들의 수는 메모리 셀의 저장 용량에 의해 결정될 수 있다. 상기 페이지를 구성하는 메모리 셀들은 동일한 프로그램 사이클에서 프로그래밍될 수 있다. 예를 들면, 제 1 워드라인(WL1)에 연결되는 각각의 메모리 셀들은 동일한 프로그램 사이클에서 같은 프로그램 상태(또는 타겟 값)로, 또는 서로 다른 프로그램 상태로 프로그래밍될 수 있다.
행 디코더(120)는 적어도 하나 이상의 스트링 선택 라인들(SSL)을 선택할 수 있다. 또한, 행 디코더(120)는 메모리 블록의 워드라인들 중 어느 하나를 선택할 수 있다. 행 디코더(120)는 선택된 메모리 블록의 워드라인에 전압 발생기(미도시)로부터 수신된 워드라인 전압 VWL을 인가할 수 있다. 프로그래밍 동작시 행 디코더(120)는 선택된 워드라인에 턴-오프 전압을, 비선택된 워드라인에는 턴-온 전압을 인가할 수 있다. 중복된 설명을 피하기 위하여 상기 턴-오프 전압 및 턴-온 전압에 대한 설명은 후술하기로 한다.
메모리 셀 어레이(110)는 열 디코더(140)를 통해 비트라인들(BL1, BL2, BL3, ?, BLn)에 의해 어드레싱될 수 있다. 독출/기록 회로(130)는 열 디코더(140)를 통해 외부로부터 전달되는 데이터를 수신하거나 외부로 데이터를 출력할 수 있다.
독출/기록 회로(130)는 페이지 버퍼(미도시)를 포함할 수 있으며, 동작 모드에 따라 감지 증폭기로서 또는 기입 드라이버로서 동작할 수 있다. 그러나, 본 명세서에서, 독출/기록 회로(130), 또는 페이지 버퍼는 등가적 의미를 갖는 것으로 사용되며, 상호 호환적으로 이해되어야 한다. 예를 들면, 프로그래밍 동작시, 독출/기록 회로(130)는 외부 회로로부터 데이터를 수신하여 셀 어레이(110)의 비트라인으로 프로그래밍될 데이터에 대응하는 비트라인 전압을 전달한다. 독출 동작시, 독출/기록 회로(130)는 선택된 메모리 셀에 저장된 데이터를 비트라인을 통해서 독출할 수 있으며, 상기 독출된 데이터를 래치하여 외부로 출력할 수 있다.
독출/기록 회로(130)는 제어 로직(180)으로부터 전송되는 전송 신호에 응답하여 메모리 셀의 프로그래밍 동작에 수반하는 검증 동작을 수행할 수 있으며, 상기 전송 신호에 응답하여 검증 독출 결과를 복수 회에 걸쳐 페이지 버퍼 신호로서 출력할 수 있다. 일 실시예에서, 독출/기록 회로(130)의 상기 독출 동작은 비트라인 기생 캐패시터를 이용한 전하 적분(charge integration)을 이용할 수 있다.
제어 로직(180)은 증분형 펄스 프로그래밍(incremental step pulse programming, ISPP) 모드에 따라 프로그램-검증 루프들을 실행하여 선택된 메모리 셀을 프로그래밍할 수 있다. 패스/패일 검증 회로(150)는 프로그램 루프 카운트가 증가할 때마다 메모리 셀이 원하는 레벨에 도달하였는지 검증한다. 메모리 셀의 가변 저항 층이 원하는 저항값, 즉 타겟 값을 가지면 프로그램 패스로 판단하여 상기 메모리 셀에 대한 프로그램 및 프로그램 검증 동작이 종료되지만, 메모리 셀이 원하는 저항값에 도달하지 못하면 프로그램 패일로 판단하여 패스/패일 검증 회로(150)는 카운트 신호(미도시)를 발생시킬 수 있다. 패스/패일 검증 회로(150)는 프로그램 성공 여부를 판단하여 그 결과를 제어 로직(180)에 전달할 수 있다.
제어 로직(180)은 명령어(CMD)에 따라, 상기 ISPP 방식에 따른 펄스 프로그램 및 검증 동작을 수행하도록 행 디코더(120), 독출/기록 회로(130), 열 디코더(140), 패스/패일 검출 회로(150), 프로그램 루프 순번 검출기(160), 및/또는 비교기(170)를 제어할 수 있다. 제어 로직(180)은 패스/페일 검출 회로(150)로부터 전달되는 프로그램 성공 여부(Pass/Fail)를 참조하여 프로그래밍 동작의 종료 또는 계속 진행 여부를 결정할 수 있다. 패스/페일 검증 회로(150)로부터 프로그램 패일(Fail)의 결과를 수신하는 경우, 제어 로직(180)은 후속 프로그램 루프(Loop)를 진행하도록 턴-오프 전압 및 턴-온 전압을 발생시키는 전압 발생기(미도시) 및 페이지 버퍼(미도시)를 제어할 것이다. 이처럼, 증가하는 프로그램 루프 수에 따라 프로그램을 진행하기 위하여 제어 로직(180)은 프로그램 루프의 순번을 수신할 수 있다. 반대로, 제어 로직(180)이 프로그램 패스(Pass)의 결과를 제공받으면, 선택된 메모리 셀들에 대한 프로그래밍 동작은 종료하게 될 것이다.
다양한 설계들에서, 제어 로직(180)은 메모리 셀 어레이(110)와 동일 칩 내에 집적되거나 다른 칩에 배치될 수 있으며, 본 발명이 이에 제한되는 것은 아니다. 예를 들면, SSD(솔리드 스테이트 드라이브)에서와 같이, 제어 로직(180)은 메모리 셀 어레이(110)와 분리된 별도의 칩인 플래시 트랜스레이션 레이어(flash translation layer; FTL)에 제공될 수도 있다.
또한, 전술한 패스/패일 검증 회로(150), 프로그램 루프 순번 검출기(160) 및 비교기(170)는 제어 로직(180)과 별도로 형성된 것을 예시하고 있지만, 본 발명이 이에 한정된 것은 아니다. 예를 들면, 패스/패일 검증 회로(150), 프로그램 루프 순번 검출기(160) 및 비교기(170) 중 적어도 어느 하나는 제어 로직(180) 내에 소프트웨어 또는 하드웨어적으로 구현될 수도 있을 것이다. 또한, 패스/패일 검증 회로(150), 프로그램 루프 순번 검출기(160) 및 비교기(170) 중의 적어도 어느 하나는 생략되거나 다른 회로 구성이 추가될 수 있음은 자명하다.
도 2a 및 도 2b는 본 발명의 실시예에 따른 가변 저항 층(22)을 갖는 메모리 셀들(M1_A, M2_A; ?; Mn_A)을 포함하는 3차원 비휘발성 메모리 소자(1000A, 1000B)를 도시하는 사시도이며, 도 3a는 본 발명의 실시예에 따른 도 2a의 점선원으로 표시된 메모리 셀 영역의 구조를 나타내는 확대 단면도이며, 도 3b는 본 발명의 실시예에 따른 도 2b의 점선원으로 표시된 메모리 셀 영역의 구조를 나타내는 확대 단면도이다.
도 2a를 참조하면, 3차원 비휘발성 메모리 소자(1000A)는 기판(10)에 평행한 x 방향(이하, 제 1 방향이라 함) 및 x 방향과 다른 y 방향(이하, 제 2 방향이라 함)과 기판(10)에 수직하는 z 방향(이하, 수직 방향이라 함)으로 정렬되어 3차원으로 배열된 복수의 메모리 셀들(M1_A, M2_A;?; Mn_A)을 포함할 수 있다. 일부 실시예에서, 제 1 방향(x 방향)과 제 2 방향(y 방향)은 서로 직교할 수 있다.
기판(10)은 실리콘(Si) 단결정 기판, 화합물 반도체 기판, SOI(silicon on insulator) 기판 및 변형된(strained) 기판과 같은 반도체 기판일 수 있다. 일 실시예에서, 3차원 비휘발성 메모리 셀(1000A)의 하부에 정의되는 주변회로 영역에 반도체 층이 형성될 수 있으며, 상기 반도체 층 자체가 기판일 수도 있다. 본 발명의 실시예는 이에 한정되는 것은 아니며, 예를 들면, 다른 실시예에서, 기판(10)은 세라믹 기판 또는 플렉서블 소자를 구현하기 위한 고분자 기판, 또는 패브릭 층일 수도 있다. 기판(10)에는 도핑에 의한 불순물 영역과 같은 도전 부재(10a) 또는 도전막(미도시)과 같은 배선이 제공될 수 있다. 도전 부재(10a)는 메모리 스트링(MS)의 일 단부가 결합되는 전술한 소스 라인일 수 있다.
복수의 메모리 셀들(M1_A, M2_A, ?, Mn_A)에 채널을 제공하기 위한 반도체 기둥들(20)이 기판(10) 상에 수직 방향(z 방향)으로 연장될 수 있다. 반도체 기둥들(20)은 코어 절연체(21), 가변 저항 층(22), 반도체 채널 층(23)을 포함할 수 있으며, 다른 실시예에서는 전도도 강화 층(24)을 더 포함할 수 있다. 반도체 기둥들(20)의 구성 부분들은 공통된 중심축을 가지고 다수의 층으로 구성된 기둥 구조일 수 있고, 평판에 적층된 구조일 수도 있으며, 상기 구성들의 배치는 한정되지 않으며, 다양한 형태를 가질 수 있다.
반도체 기둥들(20)은 기판(10) 상에서, 제 1 방향(x 방향)과 제 2 방향(y 방향)으로 이격되어 배열될 수 있다. 반도체 기둥들(20) 사이는, 제 1 방향(x 방향) 및 제 3 방향(z 방향)으로 확장되고, 제 2 방향(y 방향)으로 서로 이격된 소자 분리 절연막(60)에 의해 분리될 수 있다.
일 실시예에서, 각 메모리 셀은 기판 상에 수직 방향으로 신장된 금속 산화물을 포함하는 반도체 채널 층(23), 반도체 채널 층(23)의 일측에 접하고, 상기 수직 방향으로 신장된 가변 저항 층(22) 및 반도체 채널 층(23)의 상기 일측에 반대되는 타측 상에 배치되며 상기 수직 방향을 따라 서로 직렬 연결된 복수의 메모리 셀들을 정의하는 게이트 전극(50) 및 반도체 채널 층(23) 사이의 게이트 절연막(40A, 40B)을 포함하는 복수의 게이트 구조들을 포함할 수 있다.
상기 각 메모리 셀은 상기 수직 방향으로 배열되어 메모리 스트링들(MS)을 형성할 수 있다. 도 2a에 도시된 실시예에서, 각 메모리 스트링(MS)을 선택하기 위해, 메모리 스트링(MS)에 결합되는 선택 트랜지스터 및/또는 접지 선택 트랜지스터는 생략되었으며, 이에 관하여는 공지의 기술이 참조될 수 있다. 메모리 스트링(MS)의 메모리 셀들은, 예를 들면, 32, 48, 64, 72, 96 및 128 개와 같은 여하의 개수만큼 형성될 수 있으며, 이는 요구되는 메모리 용량, 수율, 및/또는 직렬 연결된 전체 저항을 고려하여 적절히 선택될 수 있으며, 본 발명이 이에 한정되는 것은 아니다. 상기 직렬 연결된 메모리 셀들은 낸드(NAND) 플래시 메모리 소자의 메모리 스트링(MS)과 유사 구조를 가지므로 하나의 비트라인 접합을 갖는다. 따라서, 단순히 각 메모리 셀들이 병렬 연결되거나 놀(NOR) 타입 어레이와 같이 각 메모리 셀 각각의 비트라인 접합을 갖는 구조에 비하여 기생 커패시턴스가 감소되는 이점을 가지며, 상기 이점에 의하여 감지 전류가 증가하고 센싱 마진이 향상될 수 있다.
게이트 절연막(40A)은 일 실시예에서, 반도체 채널 층(23)을 따라 각 게이트 전극(50)마다 개별화되어 제공될 수 있다. 예를 들어, 도 2a의 3차원 비휘발성 메모리 소자(1000A)와 같이 게이트 절연막(40A)이 xy 평면 방향의 다수의 층으로 존재하는 게이트 전극(50)의 소자 분리 절연막(60) 측면을 제외한 나머지 평면들을 둘러싸고 있으며, 상기 각 메모리 셀의 게이트 구조들은 절연막 패턴들(30I)에 의하여 구분될 수 있다. 다른 실시예에서, 게이트 절연막(40B)은 반도체 채널 층(23)을 따라 신장된 공통 게이트 절연막의 일부에 의해 제공될 수 있다. 예를 들어, 도 2b의 3차원 비휘발성 메모리 소자(1000B)와 같이 게이트 절연막(40B)이 기판(10)의 수직 방향으로 신장된 반도체 기둥(20)을 둘러싸는 형상으로 배치되고, 반도체 기둥(20) 및 반도체 기둥(20)을 둘러싸고 있는 게이트 절연막(40B)을 포함하는 기둥들이 절연막 패턴들(30I) 및 도전막을 포함하는 게이트 전극(50)들이 교번적으로 적층되어 형성된 구조물 내부에 배치될 수 있다. 각 메모리 셀에서, 각 메모리 셀의 게이트 절연막(40B)은 연속적으로 접촉되거나 공통의 물질 층으로 구성될 수 있으며, 게이트 전극(50)은 절연막 패턴(30I)에 의해 각 메모리 셀마다 분리되어 있다. 또한, 다양한 실시예에서, 게이트 절연막(40A, 40B)은 Al2O3, SiO2, HfO2, ZrO2, Ta2O5, LaO, LaAlO, LaHfO 및 HfAlO로 이루어지는 군에서 선택되는 어느 하나, 또는 이들의 조합을 포함할 수 있다.
일 실시예에서, 반도체 채널 층(23)을 구성하는 상기 금속 산화물의 금속 원소는 아연(Zn), 니켈(Ni), 니오븀(Nb), 티타늄(Ti), 지르코늄(Zr), 하프늄(Hf), 몰리브데넘(Mo), 마그네슘(Mg), 코발트(Co), 철(Fe), 구리(Cu), 알루미늄(Al), 망간(Mn) 또는 이들의 조합을 포함할 수 있다. 상기 금속 산화물은 다결정 비정질 구조, 나노 결정립이 분산된 구조 또는 이들이 혼합된 구조를 가질 수 있다. 예를 들면, 상기 금속 산화물은 비정질 구조이거나 비정질 구조 내에 나노 결정립이 분산된 구조를 가질 수 있다. 또한, 일 실시예에서, 반도체 채널 층(23)은 금속 산화물의 단일 층이거나 서로 다른 금속 산화물이 적층된 복합 층일 수 있다.
다른 실시예에서는, 각 메모리 셀의 양단에 소스/드레인(S/D)이 존재할 수 있고, 소스/드레인(S/D)은 각 메모리 셀의 반도체 채널 층(23)의 양 단부에 존재할 수 있다. 소스/드레인(S/D)은 반도체 채널 층(23)의 일부분일 수 있고, 반도체 채널 층(23)과 다른 물질을 포함하고 반도체 채널 층(23) 연속적 또는 불연속적으로 존재하는 부분일 수 있으며, 소스/드레인(S/D)은 반도체 채널 층(23)과 적어도 일부가 접촉된 채로 반도체 채널 층(23)과 분리되어 존재할 수 있다. 또한, 소스/드레인(S/D)은 적어도 어느 일부에 소스/드레인(S/D) 접촉부를 포함할 수 있으며, 상기 소스/드레인(S/D) 접촉부는 소스/드레인(S/D)과 같거나 다른 물질을 포함할 수 있다. 반도체 채널 층(23)의 적어도 일부는 소스/드레인(S/D)의 접촉부와 접촉할 수 있다. 일 실시예에서, 소스/드레인(S/D) 또는 소스/드레인(S/D) 접촉부는 게이트 절연막(40A, 40B)과는 쇼트키 접합(Schottky contact)을 이루고, 반도체 채널 층(23)과는 비-쇼트키 접합(non-Schottky) 접합을 이룰 수 있다. 쇼트키 접합(Schottky) 접합의 경우 이동 전하들의 에너지 차이가 급격하여 상기 이동 전하들이 낮은 이동도를 보이므로, 각 메모리 셀에서 소스/드레인(S/D)을 통하여 이동하는 상기 이동 전하들이 게이트 전극(GE)으로 유출되는 것을 방지할 수 있다.
도 3c는 본 발명의 일 실시예에 따른 전도도 강화 층(24)을 더 포함하는 3차원 비휘발성 반도체 메모리 소자(1000C)의 단위 메모리 셀 영역의 구조를 나타내는 확대 단면도이며, 도 3d는 다른 실시예에 따른 전도도 강화 층(24)을 더 포함하는 3차원 비휘발성 반도체 메모리 소자(1000D)의 단위 메모리 셀 영역의 구조를 나타내는 확대 단면도이다. 전도도 강화 층(24)을 포함하는 3차원 비휘발성 메모리 소자(1000C, 1000D)의 사시도는 별도로 도시하지 않았으며, 3차원 비휘발성 메모리 소자(1000C)는 도 2a의 사시도를 참고할 수 있고, 3차원 비휘발성 메모리 소자(1000D)는 도 2b의 사시도를 참고할 수 있으며, 전도도 강화 층(24)을 더 포함하는 차이점이 있다. (도 3c및 도 3d에 전도도 강화층(24)이 포함된다는 것과 별도의 사시도를 그리지 않았다는 것에 대한 설명입니다.)
일 실시예에서, 3차원 비휘발성 메모리 소자(1000C, 1000D)는 반도체 채널 층(23)과 게이트 절연막(40A, 40B) 사이에 배치되고, 반도체 채널 층(23)을 따라 수직 방향으로 신장된 전도도 강화 층(24)을 더 포함하며, 전도도 강화 층(24)은 반도체 채널 층(23)의 금속 산화물의 오프(off) 상태의 전도도보다 더 큰 전도도를 가질 수 있다. 각 메모리 셀들은 온(on) 상태와 오프(off) 상태를 가질 수 있고, 상기 각 메모리 셀들 중에서 선택된 메모리 셀(도 5의 SM)은 오프(off) 상태를 가지며, 상기 오프(off) 상태에서 선택된 메모리 셀(SM)의 한 쪽 끝에서 다른 쪽 끝으로 흐르는 전류는 가변 저항 층(22)을 통하여 흐르며, 각 메모리 셀들 중 비선택된 메모리 셀들은 온(on) 상태를 가지며, 상기 온(on) 상태에서 상기 비선택된 메모리 셀을 흐르는 전류는 반도체 채널 층(23), 전도도 강화 층(24) 또는 이들을 포함하는 이중 채널 층을 통하여 흐를 수 있다. 상기 비선택된 메모리 셀들의 반도체 채널 층(23), 전도도 강화 층(24) 또는 이들을 포함하는 이중 채널 층(DL)의 저항은 선택된 메모리 셀(SM)의 저항에 비하여 매우 작기 때문에 상기 전류에 의하여 인가되는 전압은 대부분 선택된 메모리 셀(SM)의 가변 저항 층에 인가된다. 중복된 설명을 피하기 위하여 상기 온 상태 및 오프 상태에 관한 자세한 설명은 도 5에서 후술하기로 한다.
저전력 및 고성능의 반도체 메모리 소자를 구현하기 위하여 상기 각 메모리 셀은 높은 전기 전도도를 가지는 것이 바람직하다. 따라서, 반도체 채널 층(23)의 전도도를 보강할 수 있는 전도도 강화 층(24)을 반도체 채널 층(23)과 게이트 절연막(40A, 40B)에 더 포함하는 경우, 반도체 채널 층(23)의 전기 전도도를 훨씬 상회하는 전기 전도도를 가진 상기 이중 채널 층(DL)을 구현할 수 있다. 또한, 상기 반도체 메모리 소자가 높은 신뢰도를 가지기 위해서는, 상기 선택된 메모리 셀의 온(on) 상태에서 선택된 메모리 셀(SM)의 양단을 흐르는 전류 대부분이 가변 저항 층(22)을 통하여 흐르는 것이 바람직하며, 반도체 채널 층(23) 또는 상기 이중 채널 층(DL)의 전도도가 높고 저항이 낮을수록 선택된 메모리 셀(SM)에서 상기 전류가 가변 저항 층(22)으로 흐르게 되므로 상기 반도체 메모리 소자의 신뢰도가 높아질 수 있다. 전도도 강화 층(24)을 더 포함하는 경우, 반도체 채널 층(23) 및 전도도 강화 층(24)을 포함하는 이중 채널 층(DL)의 전도도가 향상되어 온(on) 상태에서 흐르는 전류의 크기가 증가하여 이중 채널 층(DL)의 전류의 온/오프(on/off) 비가 높아질 수 있다.
도 4a는 일 실시예에 따라 인듐-갈륨-아연 산화물(IGZO)이 가변 저항 물질의 전극으로 사용된 경우의 I-V 측정 그래프이고, 도 4b는 상기 가변 저항 물질의 저저항 상태(low resistance state; LRS)에서의 도전성 필라멘트(CF) 및 전자의 이동을 나타낸 모식도이며, 도 4c는 상기 가변 저항 물질의 고저항 상태(high resistance state; HRS)에서의 도전성 필라멘트(CF) 및 전자의 이동을 나타낸 모식도이다. 본 발명의 일 실시예에서, 가변 저항 물질은 TiO2이고, I-V측정에는 비제한적 예로서 백금(Pt) 전극이 이용될 수 있다.
일 실시예에서, 반도체 채널 층(23)의 상기 금속 산화물은 인듐-갈륨-아연 산화물(IGZO), 인듐-주석 산화물(ZTO) 또는 이들의 조합을 포함할 수 있다. 종래의 반도체 채널 층은 폴리 실리콘(poly-Si)으로 구성된다. 그런데, 본 발명의 일 실시예와 같이 반도체 채널 층(23)이 가변 저항 층(22)의 전극으로 사용되는 경우에 상기 폴리 실리콘은 적합하지 않을 수 있다. 일반적으로, 가변 저항 물질의 전극으로는 금속 전극이 사용되고, 상기 폴리 실리콘을 상기 가변 저항 물질의 전극으로 사용하기에 적합하지 않을 수 있다. 또한, 상기 가변 저항 물질의 저항 변화 메커니즘이 산소 이온 및/또는 산소 공공의 이동에 의한 필라멘트의 형성과 파괴를 포함하는 경우에, 폴리 실리콘은 가변 저항 층(22)과 산소의 교환이 원활하지 않고, 가변 저항 층(22)의 가역적인 저항 스위칭이 불가할 수 있다. 상기 가변 저항 물질의 전극으로 일반적으로 쓰이는 백금(Pt), Pd(팔라듐), Ru(루테늄) 또는 Ir(이리듐)과 같은 귀금속 원소가 높은 산소 침투성을 보이며 산소 저장원(reservoir)의 기능을 할 수 있는 것과 달리, 폴리 실리콘을 전극으로 사용하는 경우 상기 폴리 실리콘의 \ 높은 산소와의 친화성 때문에 상기 가변 저항 물질의 내부 또는 외부로의 산소 이온의 이동이 원활하게 이루어지지 않을 수 있다. 또한, 상기 귀금속 원소들은 도전성(metallic)을 보이므로 반도체 채널 층(23)의 물질로 적절하지 않다. 반도체 채널 층(23)이 상기 인듐-갈륨-아연 산화물(IGZO), 인듐-주석 산화물(ZTO) 또는 이들의 조합을 포함하고, 가변 저항 층(22)의 전극으로 작동하는 경우, 상기 인듐-갈륨-아연 산화물(IGZO) 및 인듐-주석 산화물(ZTO)은 반도체의 물성을 가지므로 도전성 채널에 의하여 온-오프 작동이 가능하며, 산화물이기 때문에 산화물 기반의 가변 저항 물질의 내부 또는 외부로의 산소 이온의 이동성이 높아 가변 저항 물질의 저항 변화 특성이 개선될 수 있다.
도 4a를 참조하면, 본 발명의 실험예에서 상기 인듐-갈륨-아연 산화물(IGZO) 및 가변 저항 물질의 양단에 인가되는 초기 전압을 0 V에서 시작하여 상기 인듐-갈륨-아연 산화물(IGZO)에 접하고 있는 전극을 (+)로 하는 전압을 증가시키는 경우 1.5 V 내지 2 V에서 저저항 상태에서 고저항 상태로 변화될 수 있으며, 상기 전압을 계속 증가시키는 경우에 4 V 내지 5 V에서 고저항 상태에서 저저항 상태로 변화되는 것을 볼 수 있다. 도 4b를 참조하면, 저저항 상태에서는 가변 저항 물질에 도전성 필라멘트(CF)가 존재하여 상기 인듐-갈륨-아연 산화물(IGZO)과 가변 저항 물질 사이의 전자의 이동도가 높으며, 도 4c를 참조하면, 고저항 상태에서는 가변 저항 물질의 도전성 필라멘트(CF)가 파괴되어 상기 인듐-갈륨-아연 산화물(IGZO)과 가변 저항 물질 사이의 전자의 이동이 저하되는 것을 볼 수 있다. 상기 전자 이동도의 증가 및 감소는 도전성 필라멘트(CF)의 형성 또는 파괴에 의한 것이며, 상기 도전성 필라멘트(CF)의 형성 또는 파괴는 상기 인듐-갈륨-아연 산화물(IGZO)과 가변 저항 물질 사이에서 산소 이온이 상기 인가되는 전압에 따라 이동하기 때문이다. 따라서, 반도체 채널 층(23)이 폴리-실리콘 대신에 상기 인듐-갈륨-아연 산화물(IGZO), 인듐-주석 산화물(ZTO) 또는 이들의 조합을 포함하는 경우, 반도체 채널 층(23)과 가변 저항 층(22)의 활발한 산소 이온 이동도로 인해 가변 저항 층(22)의 도전성 필라멘트(CF)의 형성 또는 파괴에 의한 저항 변화가 용이하게 실행될 수 있다.
다른 실시예에서, 반도체 채널 층(23)의 두께는 10 nm 내지 60 nm의 범위 내일 수 있다. 반도체 채널 층(23)은 게이트 전극(50)으로부터 각 메모리 셀에 인가되는 전압에 따라 도전성 채널이 형성 또는 파괴됨으로써 비선택된 메모리 셀들은 온(on) 상태를 나타내고, 선택된 메모리 셀은 오프(off) 상태를 나타낸다. 반도체 채널 층(23)의 두께가 10 nm 미만인 경우에는, 메모리 소자가 구동될 수 있는 충분한 크기의 전류가 흐를 정도의 도전성 채널이 형성되기 어렵다. 또한, 반도체 채널 층(23)에 형성되는 상기 도전성 채널은 약 5 nm의 두께를 가지며, 반도체 채널 층(23)의 두께가 증가하더라도 상기 도전성 채널의 두께는 크게 변화하지 않는다. 반도체 채널 층(23)의 두께가 60 nm를 초과하는 경우에는, 상기 도전성 채널을 형성하기 위하여 게이트 전극(GE)에 인가되어야 하는 전압의 크기가 커져 과도한 전력 소모가 요구되어 저전력으로 구동 가능한 메모리 소자의 구현에 장해가 될 수 있다.
일 실시예에서, 반도체 채널 층(23)은 직선형 또는 파이프형 BICs(pipe-shaped Bit Cost Scalable) 구조 또는 이의 조합 구조를 가질 수 있다. 상기 3차원 비휘발성 메모리의 어레이 구조는, 예를 들면, 채널 적층형 구조, 직선형 BICs 구조(straight-shaped Bit Cost Scalable 구조), 및 파이프형 BICs(pipe-shaped Bit Cost Scalable) 구조일 수 있으며, 상기 구조는 예시적일 뿐 본 발명이 이에 한정되는 것은 아니다.
도 5는 본 발명의 일 실시예에 따른 3차원 비휘발성 메모리 소자(1000C, 1000D)의 각 부분의 전기적 기능을 나타낸 전기 회로도이다. 다른 실시예에 따른 3차원 비휘발성 메모리 소자(1000A, 1000B)는 이중 채널 층(DL) 대신에 반도체 채널 층(23)을 포함할 수 있으며, 다양한 실시예에 따른 3차원 비휘발성 메모리 소자들(1000a, 1000B, 1000C, 1000D)의 각 부분의 전기적 기능 및 작동 방식이 유사하므로 함께 후술하도록 한다.
도 5를 참조하면, 전술한 것과 같이, 복수의 메모리 스트링들(MS)은 예를 들면, 좌표계(OM)로 특정 가능한 공간 내에서 행 방향(x 축 방향)과 열 방향(Y 축 방향)으로 평면 배열되거나, 이와 함께 수직 방향으로 적층될 수도 있다. 복수의 메모리 스트링들(MS)은 메모리 어레이(MA)를 구성할 수 있다. X축 방향과 Y 축 방향은 직교되거나 60° 또는 120° 와 같이 여하의 예각 또는 둔각을 가질 수도 있다. 또한, 메모리 스트링들(MS)은 x 축 또는 Y 축을 따라 나란히 선형 배열되는 것에 한정되지 않고 여하의 규칙적인 미언더(meander) 패턴으로 배열될 수도 있으며, 본 발명의 실시예가 이에 한정되는 것은 아니다. 메모리 스트링들(MS)의 제 1 단부(MSa)는 소스라인(미도시)에 연결되어 접지되고, 제 2 단부(MSb)는 비트라인(BL0, BL1, BL2)에 각각 연결된 것을 도시한다. 각 메모리 셀의 게이트 전극(50)은 워드라인(WL1 ~ WL8)에 전기적으로 연결될 수 있다. 각 워드라인(WL1 ~ WL8)은 각 메모리 셀의 게이트 전극(50)과 일체화될 수도 있으며, 본 발명이 이에 한정되는 것은 아니다. 게이트 전극(50)은 각 메모리 셀 영역의 반도체 기둥(20)을 둘러싸는 GAA(Gate-all-Around) 형태를 가질 수 있다.
일 실시예에서, 반도체 채널 층(23)과 가변 저항 층(22)은 병렬 연결된 저항의 형태를 가질 수 있고, 다른 실시예에서, 전도도 강화 층(24)을 더 포함하는 경우에는 반도체 채널 층(23)과 전도도 강화 층(24)을 포함하는 이중 채널 층(DL)과 가변 저항 층(22)이 병렬 연결된 저항의 형태를 가질 수도 있다. 3차원 비휘발성 메모리 소자(1000A,1000B)는 복수의 메모리 셀들 중 선택된 메모리 셀(SM)의 게이트 전극(50)에 턴-오프 전압(Voff)을 인가하고, 상기 복수의 메모리 셀들 중 비선택된 메모리 셀들의 게이트 전극들(50)에 턴-온 전압(Von)을 인가하며, 상기 병렬 연결된 반도체 채널 층(23) 및 가변 저항 층(22)에 흐르는 전류 신호를 변화시키고 선택된 메모리 셀(SM)의 가변 저항 층(22)의 저항의 크기를 변화시켜 정보를 저장할 수 있다. 다른 실시예에서는, 반도체 채널 층(23) 및 전도도 강화 층(24)을 포함하는 이중 채널 층(DL)과 가변 저항 층(22)은 병렬 연결될 수 있다. 또 다른 실시예에서, 3차원 비휘발성 메모리 소자(1000C, 1000D)는 상기 복수의 메모리 셀들 중 선택된 메모리 셀(SM)의 게이트 전극(50)에 턴-오프 전압(Voff)을 인가하고, 상기 복수의 메모리 셀들 중 비선택된 메모리 셀들의 게이트 전극(50)들에 턴-온 전압(Von)을 인가하며, 턴-오프 전압(Voff)이 인가된 상기 비선택된 메모리 셀들에서는 이중 채널 층(DL)을 통하여 전류가 흐르고, 턴-오프 전압(Voff)이 인가된 선택된 메모리 셀(SM)에서는 전도도 강화 층(24)의 전하들이 반도체 채널 층(23)으로 이동하여 이중 채널 층(DL)의 저항이 증가함으로써 상기 병렬 연결된 이중 채널 층(DL) 및 가변 저항 층(22)에 흐르는 전류 신호를 변화시키고 선택된 메모리 셀(SM)의 가변 저항 층(22)의 저항의 크기를 변화시켜 정보를 저장할 수 있다. 예를 들면, 선택된 메모리 셀(SM)의 경우, 반도체 채널 층(23) 또는 이중 채널 층(DL)의 저항의 크기가 가변 저항 층(22)의 저항의 크기보다 크기 때문에, 가변 저항 층(22)을 통하여 구동 전류(IDR)가 흐르고(도 5의 22s, 오프(off) 상태), 상기 비선택된 메모리 셀들의 경우 반도체 채널 층(23) 또는 이중 채널 층(DL)의 저항의 크기가 가변 저항 층(22)의 저항의 크기보다 작기 때문에, 반도체 채널 층(23) 또는 이중 채널 층(DL)을 통하여 구동 전류(IDR)가 흐르게 된다(온(on) 상태). 또한, 상기 비선택된 메모리 셀들의 반도체 채널 층(23) 또는 이중 채널 층(DL)의 저항들의 크기의 합보다 선택된 메모리 셀(SM)의 가변 저항 층(22)의 저항의 크기가 크기 때문에, 선택된 메모리 셀(SM)을 포함하는 메모리 스트링(MS)의 구동 전류(IDR) 대부분 가변 저항 층(22)을 통하여 흐르며, 따라서, 구동 전류(IDR)의 크기 또는 비트라인에 인가된 구동 신호의 크기에 따라 선택된 메모리 셀(SM)의 가변 저항 층(22)의 저항의 크기가 변화될 수 있다. 또한, 전도도 강화 층(24)의 전도도는 가변 저항 층(22)의 전도도보다 10 배 이상 큰 값을 가질 수 있어 비선택된 메모리 셀들에서는 대부분의 전류가 전도도 강화 층(24)을 포함하는 이중 채널 층(DL)을 통하여 흐른다. 예를 들면, 인듐-주석 산화물(ITO)의 경우 인듐-갈륨-아연 산화물(IGZO)보다 약 10 배 이상 큰 전도도를 가짐으로써 반도체 채널 층(23)의 전도도를 강화시킬 수 있다. 반면에, 선택된 메모리 셀(SM)의 오프(off) 상태에서는, 턴-온 전압에 의하여 전도도 강화 층(24)의 전하의 일부가 반도체 채널 층(23)으로 이동하여 전도도 강화 층(24)의 전도도가 온(on) 상태의 전도도에 비하여 낮아질 수 있다. 예를 들어, 반도체 채널 층(23) 및 전도도 강화 층(24)이 n형 물질들인 경우, 선택된 메모리 셀(SM)의 게이트 전극(50)에 음(-)의 전압이 인가되면 전도도 강화 층(24)에 존재하던 전자들이 상기 음(-)의 전압에 의한 전기장 또는 전기력에 의하여 반도체 채널 층(23)으로 유입됨으로써 전도도 강화 층(24)의 전도도가 감소하며, 결과적으로, 이중 채널 층(DL)의 저항이 증가할 수 있다. 마찬가지로, 반도체 채널 층(23) 및 전도도 강화 층(24)이 p형 물질들인 경우에는 게이트 전극(50)에 양(+)의 전압이 인가되는 경우 전술한 것과 동일한 방식으로 작동 가능하다.
다시 도 3c 및 도 3d를 참조하면, 전도도 강화 층(24)은 반도체 채널 층(23)의 금속 산화물과 동일한 도전형을 가질 수 있다. 예를 들어, 반도체 채널 층(23)이 정공(hole)을 전하 운반체로 하는 p형 반도체인 경우, 전도도 강화 층(24)은 p형 도전성 산화막일 수 있으며, 반대로, 반도체 채널 층(23)이 전자를 전하 운반체로 하는 n형 반도체인 경우, 전도도 강화 층(24)은 n형 도전성 산화막일 수 있다. 다양한 실시예에서, 상기 p형 도전성 산화막으로 SrTiO3, LaTiO3, LaCoO3, SrCoO3, SrRuO3, SrMgO3, LaNiO3와 같은 페로브스카이트(perovskite) 물질들, ZnCo2O4, ZnRh2O4, ZnIr2O4와 같은 화합물 또는 이들의 조합을 포함할 수 있다. 또한, 상기 일 실시예에서는, 상기 물질들 또는 화합물들을 산소 분위기에서 어닐링하여 더 높은 전도도를 갖는 전도도 강화 층(24)을 얻을 수도 있다. 다른 실시예에서, 반도체 채널 층(23)이 n형 반도체인 경우, 예를 들면, 인듐-갈륨-아연 산화물(IGZO), 인듐-주석 산화물(ZTO)과 같은 경우, 전도도 강화 층(24)은 인듐-주석 산화물(ITO), 인듐-아연 산화물(InZnO)과 같은 투명한 전도성 물질들 또는 RuO2, IrO2, Co3O4, Fe3O4와 같은 불투명한 전도성 물질들 중 적어도 어느 하나를 포함할 수 있다.
다른 실시예에서, 전도도 강화 층(24)의 두께는 3 nm 내지 7 nm의 범위 내일 수 있다. 전도도 강화 층(24)은 도전성을 가지며, 전도도 강화 층(24)이 7 nm를 초과하는 경우에는, 선택된 메모리 셀에서 오프(off) 상태를 구현하기 위하여 턴-온 전압을 인가하더라도, 도전성으로 인하여 이중 채널 층(DL)을 통하여 흐르게 되어 구동 전류(도 5의 IDR)가 선택된 메모리 셀(SM)의 가변 저항 층(22)을 통하여 흐르지 않을 수 있다. 또한, 상기 두께가 3 nm 미만인 경우에는, 온(On) 상태에서 이중 채널 층(DL)의 전도도가 충분히 높아지지 않아 비선택된 메모리 셀들에서 가변 저항 층(22)으로 구동 전류(IDR)가 흐르게 되어 오프(off)상태와 명확히 구분되지 않고, 작동 오류가 발생할 수 있다. 따라서, 적절한 두께의 전도도 강화 층(24)을 선정하는 것이 중요하며, 다만, 상기 두께는 작동 환경, 반도체 채널 층(23) 및 가변 저항 층(22)의 두께 또는 전도도 강화 층(24)의 재료와 같은 요인들에 의하여 최적의 조건으로 설정될 수 있다.
다시 도 2a 및 도 2b를 참조하면, 3차원 비휘발성 메모리 소자(1000A, 1000B)는 반도체 채널 층(23)의 일측에 접하고, 수직 방향으로 신장된 가변 저항 층(22)을 포함할 수 있다. 일 실시예에서, 가변 저항 층(22)은 단극성 또는 양극성 스위칭 재료를 포함할 수 있다. 다른 실시예에서, 상기 가변 저항 층(22)은 상변화 재료들을 포함할 수 있고, 상기 상변화 재료들은 칼코게나이드 화합물을 포함할 수 있다. 또 다른 실시예에서, 가변 저항 층(22)은 프로그래머블 금속화 셀(PMC)을 포함할 수 있다. 상기 프로그래머블 금속화 셀은 고체 전해질 내부의 이온들이 물리적으로 재배열되는 상 변화 재료들이 포함될 수 있으며, 다양한 실시예에서는, 상기 프로그래머블 금속화 셀은 텅스텐(W)과 같은 상대적으로 안정한 고체 전해질 및 은(Ag) 또는 구리(Cu)와 같은 상대적으로 반응성이 높은 고체 전해질들을 포함할 수 있다. 상기 프로그래머블 금속화 셀이 가열되는 경우, 상기 고체 전해질 내의 이온들의 이동도(mobility)가 향상됨으로써 프로그래밍 문턱 전압이 감소될 수 있다. 따라서, 가변 저항 층(22)이 상기 프로그래머블 금속화 셀을 포함하는 경우 온도 범위에 따라 다양한 문턱 전압 특성을 가질 수 있다.
다른 실시예에서, 가변 저항 층(22)은 알루미늄(Al) 산화물, 지르코늄(Zr) 산화물, 티타늄 산화물(TiOx), 니오븀 산화물(NbOx), 니켈 산화물(NiOx), 아연 산화물(ZnOx), 망간(Mn) 산화물, 텅스텐(W) 산화물, 탄탈륨(Ta) 산화물 또는 하프늄(Hf) 산화물을 포함할 수 있으며, 예를 들면, TiO2일 수 있다. 상기 TiO2 또는 상기 산화물들과 같은 가변 저항 물질들은, 도 4a 내지 도 4c에서 전술한 것과 같이, 전계에 따라 상기 가변 저항 층 내부에 산소 공공 필라멘트가 형성 또는 파괴되어 상기 가변 저항 층의 저항의 크기가 조절될 수 있다.
다시 도 4a 내지 도 5를 참조하면, 3차원 비휘발성 메모리 소자(1000C, 1000D)는 직렬 연결된 복수의 메모리 셀을 각각 포함하는 메모리 스트링들(MS), 상기 복수의 메모리 셀들 각각의 게이트 전극(50)에 연결되는 워드라인들, 메모리 스트링들(MS) 각각의 일 단부에 연결되는 비트라인들, 메모리 스트링들(MS) 각각의 타 단부에 연결되는 소스라인들, 상기 워드라인들을 통해 상기 복수의 메모리 셀들에 전기적으로 연결되는 행 디코더 및 상기 비트라인들을 통해 상기 복수의 메모리 셀들에 전기적으로 연결되는 열 디코더를 포함할 수 있으며, 상기 복수의 메모리 셀들은, 기판 상에서 제 1 방향 및 상기 제 1 방향과 다른 제 2 방향으로 이격 배열되며, 각 메모리 셀은, 기판 상에 수직 방향으로 신장된 금속 산화물을 포함하는 반도체 채널 층(23), 반도체 채널 층(23)의 일측에 접하고, 상기 수직 방향으로 신장된 가변 저항 층(22), 반도체 채널 층(23)의 상기 일측에 반대되는 타측 상에 배치되며 상기 수직 방향을 따라 서로 직렬 연결된 복수의 메모리 셀들을 정의하는 게이트 전극(50), 게이트 전극(50) 및 반도체 채널 층(23) 사이의 게이트 절연막(40A, 40B)을 포함하는 복수의 게이트 구조들 및 반도체 채널 층(23)과 게이트 절연막(40A, 40B) 사이에 배치되고, 반도체 채널 층(23)을 따라 상기 수직 방향으로 신장된 전도도 강화 층(24)을 더 포함할 수 있으며, 전도도 강화 층(24)은 반도체 채널 층(23)의 상기 금속 산화물의 오프 상태의 전도도보다 더 큰 전도도를 가질 수 있다. 이에 대한 상세한 설명은 모순되지 않는 한, 도 2a 내지 도 5에서 전술한 개시 사항을 참조할 수 있다.
다른 실시예에서는, 3차원 비휘발성 메모리 소자(1000A, 1000B, 1000C, 1000D)의 구동 방법은 선택된 워드라인에는 턴-오프 전압(Voff)을 인가하고, 비선택된 워드라인들에는 턴-온 전압(Von)을 인가하는 단계 및 선택된 비트라인에 프로그래밍, 소거 또는 독출 동작에 적합한 구동 신호를 인가하여 선택된 메모리 셀의 가변 저항 층으로 구동 전류를 흘려 프로그래밍, 소거 또는 독출 동작을 수행하는 단계를 포함할 수 있다. 턴-오프 전압(Voff) 및 턴-온 전압(Von)의 전기적 기능에 대한 상세한 설명은 모순되지 않는 한, 도 5에서 전술한 개시 사항을 참조할 수 있다. 일 실시예에서, 턴-오프 전압(Voff)은 전도도 강화 층(CL) 및 반도체 채널 층(23)에 포함된 물질의 종류에 따라 턴-온 전압(Von)보다 크거나 작을 수 있다. 예를 들면, 반도체 채널 층(23)에 인듐-갈륨-아연 산화물(IGZO)인 경우 상기 턴-오프 전압(Voff)은 4 V 내지 5 V일 수 있으며, 상기 턴-온 전압(Von)은 1.5 V 내지 2 V일 수 있다.
또 다른 실시예에서, 반도체 채널 층(23) 및 전도도 강화 층(DL)이 n형 물질을 포함하는 경우 상기 턴-오프 전압(Voff)은 상기 턴-온 전압(Von)보다 더 큰 음(-)의 값을 가질 수 있으며, 이에 따라, 상기 턴-오프 전압(Voff)이 게이트 전극(50)에 인가되는 경우 전도도 강화 층(DL)의 전자들 중 일부가 반도체 채널 층(23)으로 이동하여 상기 턴-오프 전압(Voff)이 인가된 선택된 메모리 셀이 오프(off) 상태로 전환될 수 있다. 마찬가지로, 반도체 채널 층(23) 및 전도도 강화 층(DL)이 p형 물질을 포함하는 경우 상기 턴-오프 전압(Voff)은 상기 턴-온 전압(Von)보다 더 큰 양(+)의 값을 가질 수 있으며, 이에 따라, 상기 턴-오프 전압(Voff)이 게이트 전극(50)에 인가되는 경우 전도도 강화 층(DL)의 정공(hole)들 중 일부가 반도체 채널 층(23)으로 이동하여 상기 턴-오프 전압(Voff)이 인가된 선택된 메모리 셀이 오프(off) 상태로 전환될 수 있다.
상기 프로그래밍 단계는 가변 저항 층(22)의 저항 상태를 고저항 상태(high resistance state; HRS)에서 저저항 상태(low resistance state; LRS)로 변화시키는 셋(set) 동작 도는 상기 저저항 상태에서 고저항 상태로 변화시키는 리셋(reset) 동작을 포함할 수 있다. 가변 저항 층(22)의 저항 상태에 따라 "1' 또는 "0"의 두 개의 로직이 구현 가능하다. 상기 셋 동작 또는 리셋 동작을 일으키기 위한 신호는 전압 또는 전류 신호일 수 있고, 상기 신호는 연속적이거나 펄스(pulse) 형태로 제공될 수 있다. 셋 전압 또는 리셋 전압은 가변 저항 층(22)에 따라 달라지며, 예를 들면, 가변 저항 층(22)이 양극성(bipolar)인 경우, 셋 전압이 양(+) 전압인 경우 리셋 전압은 음(-) 전압이거나, 그 반대의 경우일 수 있으며, 가변 저항 층(22)이 단극성(unipolar)인 경우 셋 전압 및 리셋 전압이 각각 양(+) 전압 및 음(-) 전압을 모두 가질 수 있다. 다만, 이는 예시일 뿐이며, 특정 전압에 한정되지 않고, 다양한 실시예에서는 가변 저항 물질 층(22)의 저항 상태에 따라 상기 "1" 과 "0"의 1 비트의 로직이 아닌 2 비트 이상의 로직이 구현 가능하다.
상기 독출 동작은 선택된 메모리 셀(SM)의 가변 저항 층(22)이 로직 "1' 인지 "0'인지를 판별하는 동작일 수 있다. 상기 워드라인들에 인가한 전압은 각 메모리 셀의 게이트 전극(50)을 통하여 상기 각 메모리 셀에 인가될 수 있으며, 선택된 메모리 셀(SM)은 오프 상태, 비선택된 메모리 셀들은 온 상태를 가질 수 있다. 선택된 메모리 셀(SM)을 포함하는 메모리 스트링(MS)에 흐르는 구동 전류(IDR)는 선택된 메모리 셀(SM)에 인가되며, 가변 저항 층(22)의 저항 상태에 따라 전류의 크기가 달라질 수 있으며, 상기 전류의 크기에 의하여 "1" 또는 "0"의 로직이 구분될 수 있다. 다른 실시예에서는, 상기 프로그래밍, 소거 또는 독출 동작을 위하여 선택된 메모리 셀(SM) 또는 비선택된 메모리 셀들의 게이트 전극(50)에 인가하는 전압의 크기가 같아 구동 방법 및 구동 회로가 단순화될 수 있다. 이에 따라, 신속하고 정확한 메모리 소자의 구동이 가능하다.
도 6a 내지 도 6k는 본 발명의 일 실시예에 따른 3차원 비휘발성 메모리 소자(1000C)의 제조 방법을 순차대로 도시하는 단면도들이며, 도 7a 내지 도 7h는 상기 제조 방법을 순차대로 도시하는 평면도들이다.
도 6a 및 도 7a를 참조하면, 기판(10)이 제공된다. 기판(10)에는 소스 라인을 형성하기 위한 불순물 영역 또는 배선과 같은 도전 부재(10a)가 형성될 수 있다. 도전 부재(10a)는 스위칭 소자의 일 단부, 콘택, 또는 Piped-Bics 구조와 같은 스트링 구조를 얻기 위한 연결 부재일 수 있다. 예를 들면, 도전 부재(10a)는 트랜지스터의 일 단부일 수 있다. 기판(10) 상에 절연막(30')과 희생막(35')을 교번하여 반복 적층하고, 도 6a에서와 같이, 기판(10)에 평행한 제 1 방향과 상기 제 1 방향과 다른 제 2 방향으로 이격되고, 반복 적층된 절연막(30')과 희생막(35')을 관통하는 제 1 홀들(H1)을 형성할 수 있다. 반복 적층의 회수는 메모리 셀들, 선택 트랜지스터, 및 접지 트랜지스터의 개수를 고려하여 결정될 수 있다. 일 실시예에서, 희생막(35')은 절연막(30')과 식각 선택비를 갖는 재료로 형성될 수 있다. 예를 들면, 절연막(30')이 실리콘 산화물인 경우, 희생막(35')은 실리콘 질화물일 수 있다. 또한, 절연막(30')과 희생막(35')의 두께는 메모리 셀간 간격 및 게이트 전극의 폭 등을 고려하여 결정될 수 있다.
도 6b를 참조하면, 제 1 홀들(H1)을 형성한 이후에 전도도 강화 층(24)을 형성하는 단계를 더 포함할 수 있다. 전도도 강화 층(24)은 반도체 채널 층(23)의 금속 산화물과 동일한 도전형을 가질 수 있다. 또한, 다른 실시예에서, 전도도 강화 층(24)은 인듐-주석 산화물(ITO)을 포함할 수 있다.
도 6c 및 도 6d를 참조하면, 전도도 강화 층(24)의 내부 측벽 상에 금속 산화물을 포함하는 반도체 채널 층(23)이 형성될 수 있고, 반도체 채널 층(23)의 내부 측벽 상에 가변 저항 층(22)이 형성될 수 있다. 반도체 채널 층(23) 또는 가변 저항 층(22)은 원자층 증착 방식에 의해 단위 박막 층이 층 단위로 적층되어 형성될 수 있다. 반도체 채널 층(23) 및 가변 저항 층(22)은 상기 금속 산화물을 구성하는 금속 원소와 산소 원자 사이의 공유 결합 및 이온 결합 중 적어도 하나를 가질 수 있다. 반도체 채널 층(23)은 In2Ga2ZnO7를 전구체로 하여 형성될 수 있다.
다른 실시예에서, 상기 3차원 비휘발성 메모리의 제조 방법은 반도체 채널 층(23), 가변 저항 층(22) 및 전도도 강화 층(24)을 어닐링하는 단계를 더 포함하며, 상기 어닐링은 300 ℃ 내지 400 ℃에서 이루어질 수 있다. 상기 어닐링에 의하여 반도체 채널 층(23), 가변 저항 층(22) 및 전도도 강화 층(24)의 접촉면이 균일해져 접촉성이 향상되고, 각 층의 계면에서 형성될 수 있는 결함(defect)들을 제거할 수 있다. 상기 어닐링 공정은 바람직하게 약 350 ℃에서 수행될 수 있으며, 상기 어닐링 공정의 온도가 임계 하한 값 이하에서 수행되는 경우 상기 계면의 접촉 물성 향상 및 결함 제거라는 효과가 충분히 나타나지 않을 수 있고, 상기 어닐링 공정의 온도가 임계 상한 값 이상인 경우 상기 각 층의 물질의 상변화와 같은 예상치 못한 물성의 변화가 나타날 수 있다.
도 6e 및 도 7b를 참조하면, 가변 저항 층(22)이 형성하는 홀 내에 코어 절연체(21)를 채워 반도체 기둥들(20)을 형성할 수 있다. 코어 절연체(21)를 채우는 단계는 선택적으로 수행될 수 있다. 일 실시예에서, 반도체 채널 층(23)의 저부는 기판(10)과 접촉하도록 형성되고, 반도체 채널 층(23)은 기판(10) 상에 형성된 소스 라인에 전기적으로 연결될 수 있다.
도 6f 및 도 7d를 참조하면, 상기 제 1 방향과 다른 기판(10)에 평행한 제 2방향(Y 방향)으로 정렬된 반도체 기둥들(20) 사이를 분리하도록, 반복 적층된 절연막(30')과 희생막(35')을 패터닝하여 상기 제 1 방향(X 방향)과 상기 수직방향(Z 방향)으로 확장된 제 1 트렌치 영역(R1)을 형성하여, 반도체 기둥들(20)이 관통하는 절연막 패턴(30I)과 희생막 패턴(35I)의 적층 구조(SS1)를 형성할 수 있다. 제 1 트렌치 영역(R1)은 제 2 방향(Y 방향)으로 정렬된 반도체 기둥들(20) 사이를 분리하고, 이에 의해 절연막 패턴(30I)과 희생막 패턴(35I)의 적층 구조(SS1)가 형성될 수 있다.
도 6g 및 도 7d를 참조하면, 제 1 트렌치 영역(R1)을 통해 노출된 절연막 패턴(30I)과 희생막 패턴(35I)의 적층 구조(SS1)로부터 희생막 패턴(35I)을 제거할 수 있다. 이때, 희생막 패턴(35I)과 절연막 패턴(30I)의 식각 선택비를 이용하여 습식 식각에 의해 희생막 패턴(35I)만이 선택적으로 제거될 수 있다. 그 결과, 적층된 절연막 패턴들(30I) 사이로 반도체 기둥(20)의 측벽(SW)이 노출되는 셀 공간(CE)이 형성될 수 있다.
도 6h 및 도 7e를 참조하면, 셀 공간들(CE)이 형성된 기판(10) 상에 게이트 절연막(40A)을 형성할 수 있다. 게이트 절연막(40A)은 우수한 단차 피복성(step coverage)을 갖는 박막 형성 공정, 예를 들면, 화학기상증착 또는 원자층 증착 공정을 통해 형성될 수 있다.
도 6i 내지 도 6k, 도 7f 내지 도 7h를 참조하면, 게이트 절연막(40A)이 형성된 셀 공간들(CE)의 적어도 일부를 채우는 도전막(50')을 형성할 수 있다. 예를 들어, 도전막(50')은 빈 공간의 모든 부분을 채울 수 있고, 셀 공간들(CE)의 일부분만 채울 수 있다. 또 다른 실시예에서는, 도전막(50')은 셀 공간들(CE)의 일부분을 채우고, 습식(wet) 공정을 통하여 절연막(30') 안쪽으로 들어가도록 식각될 수도 있다. 도 7f의 점선원들은 도전막(50') 하부에 존재하는 반도체 기둥들(20)을 표시한 것이다. 도전막(50')은 티타늄 질화막(TiN), 텅스텐, 알루미늄, 또는 폴리 실리콘과 같은 도전막의 단일 층 또는 티타늄 질화막(TiN)/텅스텐(W)과 같은 2 이상의 적층 구조를 포함할 수 있다. 선택적으로 도전막(50')이 형성된 기판(10)에 대하여, 제 1 방향(X 방향) 및 수직 방향(Z 방향)으로 확장된 제 2 트렌치 영역(R2)을 형성할 수 있다. 이후, 도 6k를 참조하면, 제 2 트렌치 영역(R2)을 채우는 소자 분리 절연막(60)에 의해 제 2 방향(Y 방향)으로 소자들 사이의 전기적 분리가 달성될 수 있다.
도 8a 내지 도 8h는 본 발명의 일 실시예에 따른 3차원 비휘발성 메모리 소자(1000D)의 제조 방법을 순차대로 도시하는 단면도들이며, 도 9a 내지 도 9d는 상기 제조 방법을 순차대로 도시하는 평면도들이다. 이들 도면들의 구성 부재들에 대하여는, 도 6a 내지 도 6k 및 도 7a 내지 도 7g를 참조하여 전술한 동일한 참조 부호를 갖는 구성 부재들에 관한 개시 사항이 참조될 수 있다.
도 8a 및 도 9a를 참조하면, 기판(10)이 제공된다. 기판(10)에는 불순물 영역 또는 배선과 같은 도전 부재(10a)가 형성될 수 있다. 이는 예시적이며, 도전 부재(10a)는 스위칭 소자의 일 단부, 콘택, 또는 Piped-Bics 구조와 같은 스트링 구조를 얻기 위한 연결 부재일 수 있다. 기판(10) 상에 절연막(30')과 도전막(35')을 교번하여 반복 적층할 수 있다. 반복 적층의 회수는 메모리 셀들, 선택 트랜지스터 및 접지 트랜지스터의 개수를 고려하여 결정될 수 있다. 일 실시예에서, 도전막(35')은 도전성 금속 또는 도전성 금속 산화물 또는 질화물을 포함할 수 있다. 이후, 수직 방향으로 반복 적층된 절연막(30')과 도전막(35')의 스택을 관통하는 홀들(H1)을 형성할 수 있다. 도전막(35')은 고농도 불순물의 폴리실리콘, 알루미늄, 텅스텐, 티타늄 질화막(TiN) 또는 2 이상의 적층 구조를 가질 수 있으며, 이는 예시적일 뿐 본 발명이 이에 한정되는 것은 아니다.
도 8b 내지 도 8d를 참조하면, 상기 반복 적층된 절연막(30')과 도전막(35')을 관통하는 홀들(H1)의 내부 측벽 상에 게이트 절연막(40B)을 형성할 수 있다. 게이트 절연막(40B)을 형성한 이후에 게이트 절연막 내부 측벽 상에 금속 산화물을 포함하는 반도체 채널 층(23)을 형성할 수 있으며, 상기 금속 산화물을 구성하는 금속 원소와 산소 원자 사이의 공유 결합 및 이온 결합 중 적어도 하나를 가질 수 있다. 다른 실시예에서는, 게이트 절연막(40B)을 형성한 이후에 전도도 강화 층(24)을 형성하고, 전도도 강화 층(24) 형성 이후에 반도체 채널 층(23)을 형성할 수 있다. 또한, 반도체 채널 층(23) 또는 전도도 강화 층(24) 저부와 기판(10)이 적어도 일부분 접촉할 수 있도록 하기 위하여 게이트 절연막(40B)의 일부를 식각하는 단계를 더 포함할 수 있다. 상기 식각은 플라즈마 에칭과 같은 건식 식각 공정에 의하여 수행될 수 있다.
도 8e를 참조하면, 반도체 채널 층(23)을 형성한 이후에는 반도체 채널 층(23) 내부 측벽 상에 가변 저항 층(22)을 형성할 수 있다. 게이트 절연막(40B), 반도체 채널 층(23) 및 가변 저항 층(22)은 우수한 단차 피복성을 갖는 박막 형성 공정, 예를 들면, 화학기상증착 또는 원자층 증착 공정을 통해 형성될 수 있다. 다른 실시예에서, 상기 3차원 비휘발성 메모리의 제조 방법은 반도체 채널 층(23), 가변 저항 층(22) 및 전도도 강화 층(24)을 어닐링하는 단계를 더 포함하며, 상기 어닐링은 300 ℃ 내지 400 ℃에서 이루어질 수 있다. 상기 어닐링 공정의 수행 온도에 대한 상세한 설명은 전술한 개시 사항을 참조할 수 있다.
도 8f 및 9b를 참조하면, 선택적으로는 가변 저항 층(22) 상에 가변 저항 층(22) 내측 벽의 공간을 채우는 코어 절연체(21)가 채워질 수 있다. 이로 인해, 코어 절연체(21), 가변 저항 층(22), 반도체 채널 층(23) 및 전도도 강화 층(24)을 포함하는 반도체 기둥(20)이 제공될 수 있다. 반도체 기둥(20)의 저부는 기판(10)과 접촉하도록 형성되고, 반도체 기둥(20)은 기판(10) 상에 형성된 소스 라인에 전기적으로 연결될 수 있다.
도 8g, 도 8h, 도 9c 및 도 9d를 참조하면, 반도체 기둥(20)이 형성된 기판(10)에 대하여, 절연막(30')과 도전막(35')의 적층 구조 내에 제 1 방향(X 방향)과 수직 방향(Z 방향)으로 확장되며 제 2 방향(Y 방향)으로 이격된 제 2 트렌치 영역(R2)을 형성할 수 있다. 제 2 트렌치 영역(R2)에 의해 서로 분리된 절연막 패턴(30I)과 도전막 패턴(35I)의 적층 구조(SS1)가 형성될 수 있다. 선택적으로, 제 2 트렌치 영역(R2) 내에 절연체를 채워 소자 분리 절연막(60)을 형성한다. 소자 분리 절연막(60)에 의해 제2 방향(Y 방향)으로 인접한 메모리 스트링(MS)들 사이의 전기적 분리가 달성될 수 있다.
전술한 것과 같이, 상기 소스-드레인 전극(S/D)에 비트라인 전압이 인가되는 경우, 각 메모리 스트링들(MS)을 통하여 전류가 흐른다. 선택된 워드라인에는 턴-오프 전압을 인가하며, 상기 선택된 워드라인의 경우 상기 각 메모리 스트링들(MS)을 통하는 전류가 가변 저항 층(22)으로 흐르게 하기 위하여 반도체 채널 층(23)의 저항을 증가시킨다. 예를 들면, 반도체 채널 층(23)이 인듐-갈륨-아연 산화물(IGZO)인 경우, 상기 턴-오프 전압은 4 V 내지 5 V일 수 있고, 선택된 워드라인의 게이트 전극(50)에 인가된다. 반대로, 비선택된 메모리 셀들의 경우, 상기 각 메모리 스트링들(MS)을 통하는 전류가 반도체 채널 층(23)으로 흐르게 하기 위하여 턴-온 전압을 인가하여 반도체 채널 층(23)의 저항을 감소시킨다. 예를 들면, 반도체 채널 층(23)이 인듐-갈륨 아연 산화물(IGZO)인 경우, 상기 턴-온 전압은 1.5 V 내지 2 V일 수 있고, 상기 비선택된 워드라인들의 제어 게이트 전극들(50)에 인가된다. 상기 턴-오프 전압 및 상기 턴-온 전압은 반도체 채널 층(23) 및 가변 저항 층(22)의 종류 또는 두께, 도핑 물질, 상기 도핑 물질의 농도와 같은 요인들에 따라 달라질 수 있다. 다른 실시예에서, 반도체 채널 층(23)이 인가된 전압의 변화에 따라 비선형적인 저항 크기의 변화를 보이는 물질들을 포함하는 경우, 예를 들면, NbO2 또는 VO2와 같은 경우에는 턴-오프 전압의 크기가 턴-온 전압의 크기보다 작을 수 있다. 또는, 상기 인듐-갈륨 아연 산화물(IGZO) 반도체 채널 층(23)의 저항이 증가되면, 상기 각 메모리 스트링들(MS)을 통하여 흐르는 구동 전류(IDR)는 선택된 메모리 셀(SM)에서는 가변 저항 층(22)을 통하여 흐르고, 비선택된 메모리 셀들에서는 반도체 채널 층(23)의 저항이 감소하므로 반도체 채널 층(23)을 통하여 흐를 수 있다.
본 발명에 따른 비휘발성 메모리 장치 그리고/또는 메모리 컨트롤러는 다양한 형태들의 패키지를 이용하여 실장될 수 있다. 예를 들면, 본 발명에 따른 플래시 메모리 장치 그리고/또는 메모리 컨트롤러는 PoP(Package on Package), Ball grid arrays(BGAs), Chip scale packages(CSPs), Plastic Leaded Chip Carrier(PLCC), Plastic Dual In-Line Package(PDIP), Die in Waffle Pack, Die in Wafer Form, Chip On Board(COB), Ceramic Dual In-Line Package(CERDIP), Plastic Metric Quad Flat Pack(MQFP), Thin Quad Flatpack(TQFP), Small Outline(SOIC), Shrink Small Outline Package(SSOP), Thin Small Outline(TSOP), System In Package(SIP), Multi Chip Package(MCP), Wafer-level Fabricated Package(WFP), 또는 Wafer-Level Processed Stack Package(WSP)와 같은 패키지들을 이용하여 실장될 수 있다.
1000A, 1000B, 1000C, 1000D: 3차원 비휘발성 메모리 소자
110: 메모리 셀 어레이
120: 행 디코더
130: 독출/기록 회로
140: 열 디코더
150: 패스/패일 검증 회로
160: 프로그램 루프 순번 검출기
170: 비교기
180: 제어 로직
SSL: 선택 라인
GSL: 접지 라인
WL1, WL2, …, WLi, …, WLn: 워드 라인들
BL1, BL2, BL3, …, BLn: 비트 라인들
H1: 제 1 홀들
30': 절연막
35': 희생막
50': 도전막
30I: 절연막 패턴
35I: 희생막 패턴
10: 기판
10a: 도전 부재
20: 반도체 기둥
21: 코어 절연체
22: 가변 저항 층
23: 반도체 채널 층
24: 전도도 강화 층
40A, 40B: 게이트 절연막
GE, 50, 50a, 50b: 게이트 전극
60: 소자 분리 절연막
MS: 메모리 스트링들
MA: 메모리 어레이
R1: 제 1 트렌치 영역
R2: 제 2 트렌치 영역
SS1, SA: 적층 구조
SW: 측벽
CE: 셀 공간들
M1_A, ..., Mn_A: 메모리 셀들
110: 메모리 셀 어레이
120: 행 디코더
130: 독출/기록 회로
140: 열 디코더
150: 패스/패일 검증 회로
160: 프로그램 루프 순번 검출기
170: 비교기
180: 제어 로직
SSL: 선택 라인
GSL: 접지 라인
WL1, WL2, …, WLi, …, WLn: 워드 라인들
BL1, BL2, BL3, …, BLn: 비트 라인들
H1: 제 1 홀들
30': 절연막
35': 희생막
50': 도전막
30I: 절연막 패턴
35I: 희생막 패턴
10: 기판
10a: 도전 부재
20: 반도체 기둥
21: 코어 절연체
22: 가변 저항 층
23: 반도체 채널 층
24: 전도도 강화 층
40A, 40B: 게이트 절연막
GE, 50, 50a, 50b: 게이트 전극
60: 소자 분리 절연막
MS: 메모리 스트링들
MA: 메모리 어레이
R1: 제 1 트렌치 영역
R2: 제 2 트렌치 영역
SS1, SA: 적층 구조
SW: 측벽
CE: 셀 공간들
M1_A, ..., Mn_A: 메모리 셀들
Claims (20)
- 복수의 메모리 셀들을 포함하는 3차원 비휘발성 메모리 소자로서,
각 메모리 셀은,
기판 상에 수직 방향으로 신장된 금속 산화물을 포함하는 반도체 채널 층;
상기 반도체 채널 층의 일측에 접하고, 상기 수직 방향으로 신장된 가변 저항 층; 및
상기 반도체 채널 층의 상기 일측에 반대되는 타측 상에 배치되며 상기 수직 방향을 따라 서로 직렬 연결된 복수의 메모리 셀들을 정의하는 게이트 전극 및 상기 게이트 전극 및 상기 반도체 채널 층 사이의 게이트 절연막을 포함하는 복수의 게이트 구조들을 포함하고,
상기 반도체 채널 층과 상기 게이트 절연막 사이에 배치되고, 상기 반도체 채널 층을 따라 상기 수직 방향으로 신장된 전도도 강화 층을 더 포함하며,
상기 전도도 강화 층은 상기 반도체 채널 층의 상기 금속 산화물의 오프(off) 상태의 전도도보다 더 큰 전도도를 갖는 3차원 비휘발성 메모리 소자. - 제 1 항에 있어서,
상기 게이트 절연막은 상기 반도체 채널 층을 따라 각 게이트 전극마다 개별화되어 제공되는 3차원 비휘발성 메모리 소자. - 제 1 항에 있어서,
상기 게이트 절연막은 상기 반도체 채널 층을 따라 신장된 공통 게이트 절연막의 일부에 의해 제공되는 3차원 비휘발성 메모리 소자. - 제 1 항에 있어서,
상기 금속 산화물은 인듐-갈륨-아연 산화물(IGZO), 인듐-주석 산화물(ZTO) 또는 이들의 조합을 포함하는 3차원 비휘발성 메모리 소자. - 삭제
- 제 1 항에 있어서,
상기 전도도 강화 층은 상기 반도체 채널 층의 상기 금속 산화물과 동일한 도전형을 갖는 3차원 비휘발성 메모리 소자. - 제 1 항에 있어서,
상기 전도도 강화 층은 인듐-주석 산화물(ITO)을 포함하는 3차원 비휘발성 메모리 소자. - 제 1 항에 있어서,
상기 전도도 강화 층의 두께는 3 nm 내지 7 nm의 범위 내인 3차원 비휘발성 메모리 소자. - 제 1 항에 있어서,
상기 가변 저항 층은, 알루미늄(Al) 산화물, 지르코늄(Zr) 산화물, 티타늄 산화물(TiOx), 니오븀 산화물(NbOx), 니켈 산화물(NiOx), 아연 산화물(ZnOx), 망간(Mn) 산화물, 텅스텐(W) 산화물, 탄탈륨(Ta) 산화물 또는 하프늄(Hf) 산화물을 포함하는 3차원 비휘발성 메모리 소자. - 제 1 항에 있어서,
상기 가변 저항 층은 전계에 따라 상기 가변 저항 층 내부에 산소 공공 필라멘트가 형성 또는 파괴되어 상기 가변 저항 층의 저항의 크기가 조절되는 3차원 비휘발성 메모리 소자. - 제 1 항에 있어서,
상기 복수의 메모리 셀들 각각에서, 상기 반도체 채널 층과 상기 가변 저항 층은 병렬 연결된 3차원 비휘발성 메모리 소자. - 제 11 항에 있어서,
상기 복수의 메모리 셀들 중 선택된 메모리 셀의 게이트 전극에 턴-오프 전압을 인가하고, 상기 복수의 메모리 셀들 중 비선택된 메모리 셀들의 게이트 전극들에 턴-온 전압을 인가하며, 상기 병렬 연결된 반도체 채널 층 및 가변 저항 층에 흐르는 전류 신호를 변화시키고 상기 선택된 메모리 셀의 상기 가변 저항 층의 저항의 크기를 변화시켜 정보를 저장하는 3차원 비휘발성 메모리 소자. - 제 1 항에 있어서,
상기 반도체 채널 층 및 상기 전도도 강화 층을 포함하는 이중 채널 층과 상기 가변 저항 층은 병렬 연결된 3차원 비휘발성 메모리 소자. - 제 13 항에 있어서,
상기 복수의 메모리 셀들 중 선택된 메모리 셀의 게이트 전극에 턴-오프 전압을 인가하고, 상기 복수의 메모리 셀들 중 비선택된 메모리 셀들의 게이트 전극들에 턴-온 전압을 인가하며,
상기 턴-오프 전압이 인가된 상기 비선택된 메모리 셀들에서는 상기 이중 채널 층을 통하여 전류가 흐르고, 상기 턴-오프 전압이 인가된 선택된 메모리 셀에서는 상기 전도도 강화 층의 전하들이 상기 반도체 채널 층으로 이동하여 상기 이중 채널 층의 저항이 증가함으로써 상기 병렬 연결된 이중 채널 층 및 가변 저항 층에 흐르는 전류 신호를 변화시키고 상기 선택된 메모리 셀의 상기 가변 저항 층의 저항의 크기를 변화시켜 정보를 저장하는 3차원 비휘발성 메모리 소자. - 기판을 제공하는 단계;
상기 기판 상에 절연막과 희생막을 교번하여 반복 적층하는 단계;
상기 기판에 평행한 제 1 방향과 상기 제 1 방향과 다른 제 2 방향으로 이격되고, 상기 반복 적층된 절연막과 희생막을 연속적으로 수직 방향으로 관통하는 제 1 홀들을 형성하는 단계;
상기 반복 적층된 절연막과 상기 희생막을 관통하는 상기 1 홀들의 내부 측벽 상에 금속 산화물을 포함하는 반도체 채널 층을 형성하는 단계;
상기 반도체 채널 층 상부에 가변 저항 층을 형성하는 단계;
상기 제 1 방향과 다른 상기 기판에 평행한 제 2 방향으로 정렬된 상기 반도체 채널 층들 사이를 분리하도록, 상기 반복 적층된 절연막과 희생막을 패터닝하여 상기 제 1 방향과 상기 수직 방향으로 확장된 트렌치 영역을 형성하여, 상기 반도체 채널 층들이 관통하는 절연막 패턴과 희생막 패턴의 적층 구조를 형성하는 단계;
상기 트렌치 영역을 통해 노출된 상기 적층 구조의 상기 희생막 패턴을 제거하여 적층된 절연막 패턴들 사이로 상기 반도체 채널 층들의 상부 표면이 노출되는 셀 공간들을 형성하는 단계;
상기 셀 공간들을 통하여 노출된 상기 반도체 채널 층들의 상기 상부 표면 상에 게이트 절연막을 형성하는 단계; 및
상기 게이트 절연막이 형성된 셀 공간들의 적어도 일부를 채우는 도전막을 형성하는 단계를 포함하고,
상기 제 1 홀들을 형성한 이후에 전도도 강화 층을 형성하는 단계를 더 포함하는 3차원 비휘발성 메모리 소자의 제조 방법. - 제 15 항에 있어서
상기 반도체 채널 층은
In2Ga2ZnO7를 전구체로 하여 형성되는 3차원 비휘발성 메모리 소자의 제조 방법. - 삭제
- 기판을 제공하는 단계;
상기 기판 상에 절연막과 도전막을 교번하여 반복 적층하는 단계;
상기 기판에 평행한 제 1 방향과 상기 제 1 방향과 다른 제 2 방향으로 이격되고, 상기 반복 적층된 절연막과 도전막을 연속적으로 수직방향으로 관통하는 제 1 홀들을 형성하는 단계;
상기 반복 적층된 절연막과 상기 도전막을 관통하는 홀들의 내부 측벽 상에 게이트 절연막을 형성하는 단계;
상기 게이트 절연막 상에 금속 산화물을 포함하는 반도체 채널 층을 형성하는 단계; 및
상기 반도체 채널 층 상에 가변 저항 층을 형성하는 단계를 포함하고,
상기 도전막을 관통하는 홀들의 내부 측벽 상에 게이트 절연막을 형성한 이후에 전도도 강화 층을 형성하는 단계를 더 포함하는 3차원 비휘발성 메모리 소자의 제조 방법. - 제 18 항에 있어서,
상기 반도체 채널 층은
In2Ga2ZnO7를 전구체로 하여 형성되는 3차원 비휘발성 메모리 소자의 제조 방법. - 삭제
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