KR20220067031A - 에어 갭을 포함하는 3차원 플래시 메모리 및 그 제조 방법 - Google Patents

에어 갭을 포함하는 3차원 플래시 메모리 및 그 제조 방법 Download PDF

Info

Publication number
KR20220067031A
KR20220067031A KR1020200153274A KR20200153274A KR20220067031A KR 20220067031 A KR20220067031 A KR 20220067031A KR 1020200153274 A KR1020200153274 A KR 1020200153274A KR 20200153274 A KR20200153274 A KR 20200153274A KR 20220067031 A KR20220067031 A KR 20220067031A
Authority
KR
South Korea
Prior art keywords
flash memory
channel layer
air gap
vertical direction
channel
Prior art date
Application number
KR1020200153274A
Other languages
English (en)
Other versions
KR102578390B1 (ko
Inventor
송윤흡
Original Assignee
한양대학교 산학협력단
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 한양대학교 산학협력단 filed Critical 한양대학교 산학협력단
Priority to KR1020200153274A priority Critical patent/KR102578390B1/ko
Priority to PCT/KR2021/013261 priority patent/WO2022085967A1/ko
Priority to US18/249,942 priority patent/US20230410919A1/en
Priority to CN202180071892.2A priority patent/CN116530229A/zh
Publication of KR20220067031A publication Critical patent/KR20220067031A/ko
Application granted granted Critical
Publication of KR102578390B1 publication Critical patent/KR102578390B1/ko

Links

Images

Classifications

    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B43/00—EEPROM devices comprising charge-trapping gate insulators
    • H10B43/20—EEPROM devices comprising charge-trapping gate insulators characterised by three-dimensional arrangements, e.g. with cells on different height levels
    • H10B43/23—EEPROM devices comprising charge-trapping gate insulators characterised by three-dimensional arrangements, e.g. with cells on different height levels with source and drain on different levels, e.g. with sloping channels
    • H10B43/27—EEPROM devices comprising charge-trapping gate insulators characterised by three-dimensional arrangements, e.g. with cells on different height levels with source and drain on different levels, e.g. with sloping channels the channels comprising vertical portions, e.g. U-shaped channels
    • H01L27/11582—
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76838—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the conductors
    • H01L21/76877—Filling of holes, grooves or trenches, e.g. vias, with conductive material
    • H01L27/1157—
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B43/00—EEPROM devices comprising charge-trapping gate insulators
    • H10B43/30—EEPROM devices comprising charge-trapping gate insulators characterised by the memory core region
    • H10B43/35—EEPROM devices comprising charge-trapping gate insulators characterised by the memory core region with cell select transistors, e.g. NAND

Abstract

에어 갭을 포함하는 구조의 3차원 플래시 메모리 및 그 제조 방법이 개시된다. 일 실시예에 따르면, 3차원 플래시 메모리는, 기판 상 수평 방향으로 연장 형성되며 순차적으로 적층되는 복수의 워드 라인들; 및 상기 복수의 워드 라인들을 관통하여 상기 기판 상 수직 방향으로 연장 형성되는 적어도 하나의 스트링-상기 적어도 하나의 스트링은 내부가 빈 튜브 형태로 상기 수직 방향으로 연장 형성되는 채널층 및 상기 채널층을 감싸도록 상기 수직 방향으로 연장 형성되는 전하 저장층을 포함함-을 포함하고, 상기 채널층의 내부에는, 에어 갭(Air gap)이 상기 수직 방향으로 연장 형성되는 것을 특징으로 할 수 있다.

Description

에어 갭을 포함하는 3차원 플래시 메모리 및 그 제조 방법{THREE DIMENSIONAL FLASH MEMORY INCLUDING AIR GAP}
아래의 실시예들은 3차원 플래시 메모리에 관한 것으로, 보다 상세하게는 에어 갭을 포함하는 구조의 3차원 플래시 메모리에 대한 기술이다.
플래시 메모리 소자는 전기적으로 소거가능하며 프로그램 가능한 판독 전용 메모리(Electrically Erasable Programmable Read Only Memory; EEPROM)로서, 그 메모리는, 예를 들어, 컴퓨터, 디지털 카메라, MP3 플레이어, 게임 시스템, 메모리 스틱(Memory stick) 등에 공통적으로 이용될 수 있다. 이러한, 플래시 메모리 소자는 F-N 터널링(Fowler-Nordheimtunneling) 또는 열전자 주입(Hot electron injection)에 의해 전기적으로 데이터의 입출력을 제어한다.
구체적으로, 기존의 3차원 플래시 메모리의 어레이를 나타낸 도 1을 참조하면, 3차원 플래시 메모리의 어레이는 공통 소스 라인(CSL), 비트 라인(BL) 및 공통 소스 라인(CSL)과 비트 라인(BL) 사이에 배치되는 복수 개의 셀 스트링들(CSTR)을 포함할 수 있다.
비트 라인들은 2차원적으로 배열되고, 그 각각에는 복수 개의 셀 스트링들(CSTR)이 병렬로 연결된다. 셀 스트링들(CSTR)은 공통 소스 라인(CSL)에 공통으로 연결될 수 있다. 즉, 복수의 비트 라인들과 하나의 공통 소스 라인(CSL) 사이에 복수의 셀 스트링들(CSTR)이 배치될 수 있다. 이 때, 공통 소스 라인들(CSL)은 복수 개일 수 있으며, 복수 개의 공통 소스 라인들(CSL)이 2차원적으로 배열될 수 있다. 여기서, 복수 개의 공통 소스 라인들(CSL)에는 전기적으로 동일한 전압이 인가될 수 있으며, 또는 복수 개의 공통 소스 라인들(CSL) 각각이 전기적으로 제어될 수도 있다.
셀 스트링들(CSTR) 각각은 공통 소스 라인(CSL)에 접속하는 접지 선택 트랜지스터(GST), 비트 라인(BL)에 접속하는 스트링 선택 트랜지스터(SST), 및 접지 및 스트링 선택 트랜지스터들(GST, SST) 사이에 배치되는 복수 개의 메모리 셀 트랜지스터들(MCT)로 구성될 수 있다. 그리고, 접지 선택 트랜지스터(GST), 스트링 선택 트랜지스터(SST) 및 메모리 셀 트랜지스터들(MCT)은 직렬로 연결될 수 있다.
공통 소스 라인(CSL)은 접지 선택 트랜지스터들(GST)의 소스들에 공통으로 연결될 수 있다. 이에 더하여, 공통 소스 라인(CSL)과 비트 라인(BL) 사이에 배치되는, 접지 선택 라인(GSL), 복수 개의 워드 라인들(WL0-WL3) 및 복수개의 스트링 선택 라인들(SSL)이 접지 선택 트랜지스터(GST), 메모리 셀 트랜지스터들(MCT) 및 스트링 선택 트랜지스터들(SST)의 전극층들로서 각각 사용될 수 있다. 또한, 메모리 셀 트랜지스터들(MCT) 각각은 메모리 요소(memory element)를 포함한다. 이하, 스트링 선택 라인(SSL)은 상부 선택 라인(Upper Selection Line; USL)으로 표현될 수 있으며, 접지 선택 라인(GSL)은 하부 선택 라인(Lower Selection Line; LSL)으로 표현될 수 있다.
한편, 기존의 3차원 플래시 메모리는 소비자가 요구하는 우수한 성능 및 저렴한 가격을 충족시키기 위해, 수직적으로 셀을 적층함으로써, 집적도를 증가시키고 있다.
예를 들어, 기존의 3차원 플래시 메모리의 구조를 나타낸 도 2를 참조하면, 기존의 3차원 플래시 메모리는 기판(200) 상에 층간 절연층들(211) 및 수평 구조체들(250)이 교대로 반복적으로 형성된 전극 구조체(215)가 배치되어 제조된다. 층간 절연층들(211) 및 수평 구조체들(250)은 제1 방향으로 연장될 수 있다. 층간 절연층들(211)은 일례로 실리콘 산화막일 수 있으며, 층간 절연층들(211) 중 최하부의 층간 절연층(211a)은 나머지 층간 절연층들(211)보다 얇은 두께를 가질 수 있다. 수평 구조체들(250) 각각은 제1 및 제2 블로킹 절연막들(242, 243) 및 전극층(245)을 포함할 수 있다. 전극 구조체(215)는 복수 개로 제공되며, 복수 개의 전극 구조체들(215)은 제1 방향에 교차하는 제2 방향으로 서로 마주보며 배치될 수 있다. 제1 및 제2 방향은 각각 도 2의 x축 및 y축에 해당할 수 있다. 복수 개의 전극 구조체들(215) 사이에는 이들을 이격시키는 트렌치들(240)이 제1 방향으로 연장될 수 있다. 트렌치들(240)에 의해 노출된 기판(200) 내에는 고농도로 도핑된 불순물 영역들이 형성되어 공통 소스 라인(CSL)이 배치될 수 있다. 도시하지 않았으나, 트렌치들(240)을 채우는 분리 절연막들이 더 배치될 수 있다.
전극 구조체(215)를 관통하는 수직 구조체들(230)이 배치될 수 있다. 일례로, 수직 구조체들(230)은 평면적 관점에서, 제1 및 제2 방향을 따라 정렬되어 매트릭스 형태로 배치될 수 있다. 다른 예로, 수직 구조체들(230)은 제2 방향으로 정렬되되, 제1 방향으로 지그재그 형태로 배치될 수도 있다. 수직 구조체들(230) 각각은 보호막(224), 전하 저장막(225), 터널 절연막(226), 및 채널층(227)을 포함할 수 있다. 일례로, 채널층(227)은 그 내부의 속이 빈 튜브 형태로 배치될 수 있으며, 이 경우 채널층(227)의 내부를 채우는 매립막(228)(산화물(Oxide)로 형성됨)이 더 배치될 수 있다. 채널층(227)의 상부에는 드레인 영역(D)이 배치되고, 드레인 영역(D) 상에 도전 패턴(229)이 형성되어, 비트 라인(BL)과 연결될 수 있다. 비트 라인(BL)은 수평 전극들(250)과 교차하는 방향, 예를 들어 제2 방향으로 연장될 수 있다. 일례로, 제2 방향으로 정렬된 수직 구조체들(230)은 하나의 비트 라인(BL)에 연결될 수 있다.
수평 구조체들(250)에 포함된 제1 및 제2 블로킹 절연막들(242, 243) 및 수직 구조체들(230)에 포함된 전하 저장막(225) 및 터널 절연막(226)은 3차원 플래시 메모리의 정보 저장 요소인 ONO(Oxide-Nitride-Oxide)층으로 정의될 수 있다. 즉, 정보 저장 요소 중 일부는 수직 구조체들(230)에 포함되고, 나머지 일부는 수평 구조체들(250)에 포함될 수 있다. 일례로, 정보 저장 요소 중 전하 저장막(225) 및 터널 절연막(226)은 수직 구조체들(230)에 포함되고, 제1 및 제2 블로킹 절연막들(242, 243)은 수평 구조체들(250)에 포함될 수 있다.
기판(200) 및 수직 구조체들(230) 사이에 에피택시얼 패턴들(222)이 배치될 수 있다. 에피택시얼 패턴들(222)은 기판(200)과 수직 구조체들(230)을 연결한다. 에피택시얼 패턴들(222)은 적어도 한 층의 수평 구조체들(250)과 접할 수 있다. 즉, 에피택시얼 패턴들(222)은 최하부의 수평 구조체(250a)와 접하도록 배치될 수 있다. 다른 실시예에 따르면, 에피택시얼 패턴들(222)은 복수 개의 층, 예를 들어 두 개의 층의 수평 구조체들(250)과 접하도록 배치될 수도 있다. 한편, 에피택시얼 패턴들(222)이 최하부의 수평 구조체(250a)와 접하도록 배치되는 경우, 최하부의 수평 구조체(250a)는 나머지 수평 구조체들(250)보다 두껍게 배치될 수 있다. 에피택시얼 패턴들(222)에 접하는 최하부의 수평 구조체(250a)는 도 1을 참조하여 기재한 3차원 플래시 메모리의 어레이의 접지 선택 라인(GSL)에 해당할 수 있으며, 수직 구조체들(230)에 접하는 나머지 수평 구조체들(250)은 복수 개의 워드 라인들(WL0-WL3)에 해당할 수 있다.
에피택시얼 패턴들(222) 각각은 리세스된 측벽(222a)을 갖는다. 그에 따라, 에피택시얼 패턴들(222)에 접하는 최하부의 수평 구조체(250a)는 리세스된 측벽(222a)의 프로파일을 따라 배치된다. 즉, 최하부의 수평 구조체(250a)는 에피택시얼 패턴들(222)의 리세스된 측벽(222a)을 따라 안쪽으로 볼록한 형태로 배치될 수 있다.
이와 같은 구조를 갖는 기존의 3차원 플래시 메모리는, 도 3과 같이 채널층(227)이 내외로 터널 절연막(226) 및 매립막(228)과 접촉되기 때문에, 채널층(227)과 터널 절연막(226) 사이 계면(310)에서 표면 산란(Surface scattering)이 발생되고 채널층(227)과 매립막(228) 사이 계면(320)에서도 표면 산란이 발생되어 채널층(227)에 흐르는 채널 전류가 감소되는 문제를 갖는다.
따라서, 아래의 실시예들은 기존의 3차원 플래시 메모리가 갖는 채널 전류가 감소되는 문제를 해결하기 위한 기술이 제안될 필요가 있다.
일 실시예들은 채널층 사이 계면에서의 표면 산란을 억제하여 전하 이동도(Mobility)를 향상시켜 채널 전류를 증가시키고자, 채널층의 내부에 에어 갭(Air gap)이 수직 방향으로 연장 형성되는 구조의 3차원 플래시 메모리 및 그 제조 방법을 제안한다.
일 실시예에 따르면, 3차원 플래시 메모리는, 기판 상 수평 방향으로 연장 형성되며 순차적으로 적층되는 복수의 워드 라인들; 및 상기 복수의 워드 라인들을 관통하여 상기 기판 상 수직 방향으로 연장 형성되는 적어도 하나의 스트링-상기 적어도 하나의 스트링은 내부가 빈 튜브 형태로 상기 수직 방향으로 연장 형성되는 채널층 및 상기 채널층을 감싸도록 상기 수직 방향으로 연장 형성되는 전하 저장층을 포함함-을 포함하고, 상기 채널층의 내부에는, 에어 갭(Air gap)이 상기 수직 방향으로 연장 형성되는 것을 특징으로 할 수 있다.
일 측면에 따르면, 상기 에어 갭은, 상기 채널층 사이 계면에서의 표면 산란(Surface scattering)을 억제하여 전하 이동도(Mobility)를 향상시키는 용도로 사용되는 것을 특징으로 할 수 있다.
다른 일 측면에 따르면, 상기 적어도 하나의 스트링의 상단에는, 상기 에어 갭을 유지하기 위한 캡(Cap)이 배치되는 것을 특징으로 할 수 있다.
또 다른 일 측면에 따르면, 상기 캡은, 상기 채널층과 상이한 물질로 형성되는 것을 특징으로 할 수 있다.
또 다른 일 측면에 따르면, 상기 캡은, 상기 복수의 워드 라인들을 통해 인가되는 전압에 의해 채널을 형성하지 않는 물질로 생성되는 것을 특징으로 할 수 있다.
또 다른 일 측면에 따르면, 상기 캡은, 상기 채널층이 갖는 전하 이동도보다 낮은 전하 이동도를 갖는 물질로 형성되는 것을 특징으로 할 수 있다.
또 다른 일 측면에 따르면, 상기 에어 갭은, 진공 상태 또는 가스가 주입된 상태로 형성되는 것을 특징으로 할 수 있다.
일 실시예에 따르면, 3차원 플래시 메모리의 제조 방법은, 기판 상 수평 방향으로 연장 형성되며 순차적으로 적층되는 복수의 워드 라인들; 및 상기 복수의 워드 라인들을 관통하여 상기 기판 상 수직 방향으로 연장 형성되는 적어도 하나의 스트링-상기 적어도 하나의 스트링은 내부가 빈 튜브 형태로 상기 수직 방향으로 연장 형성되는 채널층 및 상기 채널층을 감싸도록 상기 수직 방향으로 연장 형성되는 전하 저장층을 포함함-을 포함하는 반도체 구조체-상기 채널층의 내부에는 상기 수직 방향으로 연장 형성된 홀(Hole)이 포함됨-를 준비하는 단계; 및 상기 홀의 상단을 밀봉하는 캡(Cap)을 형성하여, 상기 채널층의 내부에 에어 갭(Air gap)을 생성하는 단계를 포함할 수 있다.
일 측면에 따르면, 상기 에어 갭은, 상기 채널층 사이 계면에서의 표면 산란(Surface scattering)을 억제하여 전하 이동도(Mobility)를 향상시키는 용도로 사용되는 것을 특징으로 할 수 있다.
다른 일 측면에 따르면, 상기 캡은, 상기 채널층과 상이한 물질로 형성되는 것을 특징으로 할 수 있다.
또 다른 일 측면에 따르면, 상기 에어 갭을 생성하는 단계는, 상기 복수의 워드 라인들을 통해 인가되는 전압에 의해 채널을 형성하지 않는 물질로 상기 홀의 상단에 상기 캡을 형성하는 단계를 포함하는 것을 특징으로 할 수 있다.
또 다른 일 측면에 따르면, 상기 캡을 형성하는 단계는, 상기 반도체 구조체를 챔버(Chamber) 내에 위치시켜 상기 반도체 구조체가 위치하는 공간의 압력을 조절하는 단계를 더 포함하는 것을 특징으로 할 수 있다.
일 실시예들은 채널층의 내부에 에어 갭(Air gap)이 수직 방향으로 연장 형성되는 구조의 3차원 플래시 메모리 및 그 제조 방법을 제안함으로써, 채널층 사이 계면에서의 표면 산란을 억제하여 전하 이동도(Mobility)를 향상시켜 채널 전류를 증가시킬 수 있다.
도 1은 기존의 3차원 플래시 메모리의 어레이를 나타낸 간략 회로도이다.
도 2는 기존의 3차원 플래시 메모리의 구조를 나타낸 사시도이다.
도 3은 기존의 3차원 플래시 메모리에서 채널층 사이 계면에서의 표면 산란으로 인해 채널 전류가 감소되는 것을 설명하기 위한 도면이다.
도 4는 일 실시예에 따른 3차원 플래시 메모리를 나타낸 Y-Z 단면도이다.
도 5는 도 4에 도시된 3차원 플래시 메모리에서 채널 전류를 증가시키는 것을 설명하기 위한 도면이다.
도 6은 일 실시예에 따른 3차원 플래시 메모리의 제조 방법을 나타낸 플로우 차트이다.
도 7a 내지 7c는 도 6에 도시된 제조 방법의 일 실시예를 설명하기 위해 3차원 플래시 메모리를 나타낸 Y-Z 단면도이다.
도 8a 내지 8c는 도 6에 도시된 제조 방법의 다른 실시예를 설명하기 위해 3차원 플래시 메모리를 나타낸 Y-Z 단면도이다.
이하, 실시예들을 첨부된 도면을 참조하여 상세하게 설명한다. 그러나 본 발명이 실시예들에 의해 제한되거나 한정되는 것은 아니다. 또한, 각 도면에 제시된 동일한 참조 부호는 동일한 부재를 나타낸다.
또한, 본 명세서에서 사용되는 용어(terminology)들은 본 발명의 바람직한 실시예를 적절히 표현하기 위해 사용된 용어들로서, 이는 사용자, 운용자의 의도 또는 본 발명이 속하는 분야의 관례 등에 따라 달라질 수 있다. 따라서, 본 용어들에 대한 정의는 본 명세서 전반에 걸친 내용을 토대로 내려져야 할 것이다.
이하, 3차원 플래시 메모리를 나타낸 Y-Z 단면도에서는 3차원 플래시 메모리가 설명의 편의를 위해 복수의 스트링들의 상부에 위치하는 비트 라인, 복수의 스트링들의 하부에 위치하는 소스 라인 등의 구성요소가 생략된 채 도시 및 설명될 수 있다. 그러나 후술되는 3차원 플래시 메모리는 이에 제한되거나 한정되지 않고 도 2를 참조하여 도시된 기존의 3차원 플래시 메모리의 구조에 기초하여 추가적인 구성요소를 더 포함할 수 있다.
도 4는 일 실시예에 따른 3차원 플래시 메모리를 나타낸 Y-Z 단면도이고, 도 5는 도 4에 도시된 3차원 플래시 메모리에서 채널 전류를 증가시키는 것을 설명하기 위한 도면이다.
도 4 내지 5를 참조하면, 일 실시예에 따른 3차원 플래시 메모리(400)는 복수의 워드 라인들(410) 및 적어도 하나의 스트링(420)을 포함한다.
복수의 워드 라인들(410)은 기판(405) 상 수평 방향(예컨대, Y 방향)으로 연장 형성된 채 순차적으로 적층되며, 각각이 W(텅스텐), Ti(티타늄), Ta(탄탈륨), Cu(구리), Mo(몰리브덴), Ru(루테늄) 또는 Au(금)과 같은 도전성 물질(설명된 금속 물질 이외에도 ALD 형성 가능한 모든 금속 물질이 포함됨)로 형성되어 각각에 대응하는 메모리 셀들로 전압을 인가하여 메모리 동작(판독 동작, 프로그램 동작 및 소거 동작 등)을 수행할 수 있다. 이러한 복수의 워드 라인들(410)의 사이에는 절연 물질로 형성되는 복수의 절연층들(411)이 개재될 수 있다.
이러한 복수의 워드 라인들(410)의 상단에는 SSL(String Selection Line)이 배치될 수 있으며, 하단에는 GSL(Ground Selection Line)이 배치될 수 있다.
적어도 하나의 스트링(420)은 복수의 워드 라인들(410)을 관통하여 기판(405) 상 수직 방향(예컨대, Z 방향)으로 연장 형성되는 가운데, 각각이 채널층(421) 및 전하 저장층(422)을 포함함으로써, 복수의 워드 라인들(410)에 대응하는 복수의 메모리 셀들을 구성할 수 있다.
전하 저장층(422)은 채널층(421)을 감싸도록 연장 형성된 채, 복수의 워드 라인들(410)을 통해 인가되는 전압에 의한 전하 또는 홀을 트랩하거나, 전하들의 상태(예를 들어, 전하들의 분극 상태)를 유지하는 구성요소로서, 3차원 플래시 메모리(400)에서 데이터 저장소의 역할을 할 수 있다. 일례로, 전하 저장층(422)으로는 ONO(Oxide-Nitride-Oxide)층 또는 강유전체층이 사용될 수 있다.
채널층(421)은 복수의 워드 라인들(410), SSL, GSL, 비트 라인을 통해 인가되는 전압에 의해 메모리 동작을 수행하는 구성요소로서, 딘결정질의 실리콘 또는 폴리 실리콘으로 형성될 수 있다.
여기서, 채널층(421)의 내부에는 에어 갭(Air gap)(423)이 수직 방향으로 연장 형성될 수 있다. 에어 갭(423)은 채널층(421)의 상단에 배치되는 캡(Cap)(424)에 의해 진공 상태 또는 가스가 주입된 상태로 유지될 수 있다.
이러한 에어 갭(423)은 채널층(421) 사이 계면에서의 표면 산란(Surface scattering)을 억제하여 전하 이동도(Mobility)를 향상시키는 용도로 사용될 수 있다. 보다 상세하게, 에어 갭(423)을 포함하는 구조에서는 도 5에 도시된 바와 같이 채널층(421)과 전하 저장층(422)(예컨대, 전하 저장층(422)에 포함되는 외부 산화물층) 사이의 계면(510)에서만 표면 산란이 발생되기 때문에, 채널층과 내부 산화물층 사이 계면에서의 표면 산란과 채널층과 외부 산화물층 사이 계면에서의 표면 산란이 모두 발생되는 기존 구조에 비해 전하 이동도가 향상되어 채널 전류가 증가될 수 있다.
이 때, 캡(424)은 채널층(421)에 채널이 형성됨에 따른 3차원 플래시 메모리(400)의 메모리 동작에 영향을 미치지 않거나 최소화 하도록 채널층(421)과 상이한 물질로 형성될 수 있다. 즉, 캡(424)은 복수의 워드 라인들(410)을 통해 인가되는 전압에 의해 채널을 형성하지 않는 물질로 생성됨으로써, 채널층(421)에 채널이 형성됨에 따른 3차원 플래시 메모리(400)의 메모리 동작에 영향을 미치지 않을 수 있다. 아니면, 캡(424)은 최소한 채널층(421)이 갖는 전하 이동도보다 낮은 전하 이동도를 갖는 물질로 생성됨으로써, 채널층(421)에 채널이 형성됨에 따른 3차원 플래시 메모리(400)의 메모리 동작에 미치는 영향을 최소화할 수 있다.
도 6은 일 실시예에 따른 3차원 플래시 메모리의 제조 방법을 나타낸 플로우 차트이고, 도 7a 내지 7c는 도 6에 도시된 제조 방법의 일 실시예를 설명하기 위해 3차원 플래시 메모리를 나타낸 Y-Z 단면도이며, 도 8a 내지 8c는 도 6에 도시된 제조 방법의 다른 실시예를 설명하기 위해 3차원 플래시 메모리를 나타낸 Y-Z 단면도이다.
이하, 후술되는 제조 방법은 자동화 및 기계화된 제조 시스템에 의해 수행됨을 전제로 하며, 제조 방법을 통해 제조 완료되는 3차원 플래시 메모리는 도 4 내지 5를 참조하여 설명된 구조를 갖게 될 수 있다.
도 6을 참조하면, 일 실시예에 따른 제조 시스템은 단계(S610)에서, 도 7a 또는 8a에 도시된 같이 반도체 구조체(710, 810)를 준비할 수 있다.
여기서, 반도체 구조체(710, 810)는 기판(705, 805) 상 수평 방향으로 연장 형성되며 순차적으로 적층되는 복수의 워드 라인들(711, 811) 및 복수의 워드 라인들(711, 811)을 관통하여 기판(705, 805) 상 수직 방향으로 연장 형성되는 적어도 하나의 스트링(720, 820)을 포함할 수 있다. 적어도 하나의 스트링(720, 820)은 내부가 빈 튜브 형태로 수직 방향으로 연장 형성되는 채널층(721, 821) 및 채널층(721, 821)을 감싸도록 수직 방향으로 연장 형성되는 전하 저장층(722, 822)을 포함할 수 있으며, 채널층(721, 821)은 내부가 빈 튜브 형태이므로 내부에 수직 방향으로 연장 형성된 홀(Hole)(723, 823)을 포함할 수 있다.
이어서, 제조 시스템은 단계(S620)에서, 반도체 구조체(710, 810)에 포함되는 홀(723, 823)의 상단을 밀봉하는 캡(Cap)(730, 830)을 형성하여, 채널층(721, 821)의 내부에 에어 갭(740, 840)을 생성할 수 있다.
에어 갭(740, 840)은 채널층(721, 821) 사이 계면에서의 표면 산란(Surface scattering)을 억제하여 전하 이동도(Mobility)를 향상시키는 용도로 사용될 수 있으며, 캡(730, 830)은 채널층(721)이 갖는 전하 이동도보다 낮은 전하 이동도를 갖는 물질 또는 복수의 워드 라인들(711)을 통해 인가되는 전압에 의해 채널을 형성하지 않는 물질처럼 채널층(721, 821)과 상이한 물질로 형성될 수 있다.
이 때, 제조 시스템은 단계(S620)에서 반도체 구조체(710, 810)를 챔버(Chamber) 내에 위치시켜 반도체 구조체(710, 810)가 위치하는 공간의 압력을 조절할 수도 있다.
단계(S620)에 대한 일 실시예로 도 7b 내지 7c를 참조하면, 제조 시스템은 도 7b와 같이 비점착성(Nonconformality) 폴리 실리콘으로 홀(723)의 상단을 밀봉한 뒤 도 7c와 같이 평탄화 공정을 수행하여 캡(730)을 형성함으로써, 에어 갭(740)을 채널층(721) 내부에 생성할 수 있다.
단계(S620)에 대한 다른 일 실시예로 도 8b 내지 7c를 참조하면, 제조 시스템은 도 8b와 같이 메탈 물질을 홀(823)의 상단에 증착하여 밀봉한 뒤 도 8c와 같이 평탄화 공정을 수행하여 캡(830)을 형성함으로써, 에어 갭(840)을 채널층(821) 내부에 생성할 수 있다.
이상과 같이 실시예들이 비록 한정된 실시예와 도면에 의해 설명되었으나, 해당 기술분야에서 통상의 지식을 가진 자라면 상기의 기재로부터 다양한 수정 및 변형이 가능하다. 예를 들어, 설명된 기술들이 설명된 방법과 다른 순서로 수행되거나, 및/또는 설명된 시스템, 구조, 장치, 회로 등의 구성요소들이 설명된 방법과 다른 형태로 결합 또는 조합되거나, 다른 구성요소 또는 균등물에 의하여 대치되거나 치환되더라도 적절한 결과가 달성될 수 있다.
그러므로, 다른 구현들, 다른 실시예들 및 특허청구범위와 균등한 것들도 후술하는 특허청구범위의 범위에 속한다.

Claims (12)

  1. 기판 상 수평 방향으로 연장 형성되며 순차적으로 적층되는 복수의 워드 라인들; 및
    상기 복수의 워드 라인들을 관통하여 상기 기판 상 수직 방향으로 연장 형성되는 적어도 하나의 스트링-상기 적어도 하나의 스트링은 내부가 빈 튜브 형태로 상기 수직 방향으로 연장 형성되는 채널층 및 상기 채널층을 감싸도록 상기 수직 방향으로 연장 형성되는 전하 저장층을 포함함-
    을 포함하고,
    상기 채널층의 내부에는,
    에어 갭(Air gap)이 상기 수직 방향으로 연장 형성되는 것을 특징으로 하는 3차원 플래시 메모리.
  2. 제1항에 있어서,
    상기 에어 갭은,
    상기 채널층 사이 계면에서의 표면 산란(Surface scattering)을 억제하여 전하 이동도(Mobility)를 향상시키는 용도로 사용되는 것을 특징으로 하는 3차원 플래시 메모리.
  3. 제1항에 있어서,
    상기 적어도 하나의 스트링의 상단에는,
    상기 에어 갭을 유지하기 위한 캡(Cap)이 배치되는 것을 특징으로 하는 3차원 플래시 메모리.
  4. 제3항에 있어서,
    상기 캡은,
    상기 채널층과 상이한 물질로 형성되는 것을 특징으로 하는 3차원 플래시 메모리.
  5. 제4항에 있어서,
    상기 캡은,
    상기 복수의 워드 라인들을 통해 인가되는 전압에 의해 채널을 형성하지 않는 물질로 생성되는 것을 특징으로 하는 3차원 플래시 메모리.
  6. 제4항에 있어서,
    상기 캡은,
    상기 채널층이 갖는 전하 이동도보다 낮은 전하 이동도를 갖는 물질로 형성되는 것을 특징으로 하는 3차원 플래시 메모리.
  7. 제1항에 있어서,
    상기 에어 갭은,
    진공 상태 또는 가스가 주입된 상태로 형성되는 것을 특징으로 하는 3차원 플래시 메모리.
  8. 기판 상 수평 방향으로 연장 형성되며 순차적으로 적층되는 복수의 워드 라인들; 및 상기 복수의 워드 라인들을 관통하여 상기 기판 상 수직 방향으로 연장 형성되는 적어도 하나의 스트링-상기 적어도 하나의 스트링은 내부가 빈 튜브 형태로 상기 수직 방향으로 연장 형성되는 채널층 및 상기 채널층을 감싸도록 상기 수직 방향으로 연장 형성되는 전하 저장층을 포함함-을 포함하는 반도체 구조체-상기 채널층의 내부에는 상기 수직 방향으로 연장 형성된 홀(Hole)이 포함됨-를 준비하는 단계; 및
    상기 홀의 상단을 밀봉하는 캡(Cap)을 형성하여, 상기 채널층의 내부에 에어 갭(Air gap)을 생성하는 단계
    를 포함하는 3차원 플래시 메모리의 제조 방법.
  9. 제8항에 있어서,
    상기 에어 갭은,
    상기 채널층 사이 계면에서의 표면 산란(Surface scattering)을 억제하여 전하 이동도(Mobility)를 향상시키는 용도로 사용되는 것을 특징으로 하는 3차원 플래시 메모리의 제조 방법.
  10. 제8항에 있어서,
    상기 캡은,
    상기 채널층과 상이한 물질로 형성되는 것을 특징으로 하는 3차원 플래시 메모리의 제조 방법.
  11. 제10항에 있어서,
    상기 에어 갭을 생성하는 단계는,
    상기 복수의 워드 라인들을 통해 인가되는 전압에 의해 채널을 형성하지 않는 물질로 상기 홀의 상단에 상기 캡을 형성하는 단계
    를 포함하는 것을 특징으로 하는 3차원 플래시 메모리의 제조 방법.
  12. 제10항에 있어서,
    상기 캡을 형성하는 단계는,
    상기 반도체 구조체를 챔버(Chamber) 내에 위치시켜 상기 반도체 구조체가 위치하는 공간의 압력을 조절하는 단계
    를 더 포함하는 것을 특징으로 하는 3차원 플래시 메모리의 제조 방법.
KR1020200153274A 2020-10-20 2020-11-17 에어 갭을 포함하는 3차원 플래시 메모리 및 그 제조 방법 KR102578390B1 (ko)

Priority Applications (4)

Application Number Priority Date Filing Date Title
KR1020200153274A KR102578390B1 (ko) 2020-11-17 2020-11-17 에어 갭을 포함하는 3차원 플래시 메모리 및 그 제조 방법
PCT/KR2021/013261 WO2022085967A1 (ko) 2020-10-20 2021-09-28 집적도를 향상시킨 3차원 플래시 메모리 및 그 동작 방법
US18/249,942 US20230410919A1 (en) 2020-10-20 2021-09-28 Three-dimensional flash memory for improving integration and operation method thereof
CN202180071892.2A CN116530229A (zh) 2020-10-20 2021-09-28 提高集成度的三维快闪存储器及其工作方法

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1020200153274A KR102578390B1 (ko) 2020-11-17 2020-11-17 에어 갭을 포함하는 3차원 플래시 메모리 및 그 제조 방법

Publications (2)

Publication Number Publication Date
KR20220067031A true KR20220067031A (ko) 2022-05-24
KR102578390B1 KR102578390B1 (ko) 2023-09-14

Family

ID=81805646

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020200153274A KR102578390B1 (ko) 2020-10-20 2020-11-17 에어 갭을 포함하는 3차원 플래시 메모리 및 그 제조 방법

Country Status (2)

Country Link
KR (1) KR102578390B1 (ko)
CN (1) CN116530229A (ko)

Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20120130902A (ko) * 2011-05-24 2012-12-04 삼성전자주식회사 반도체 메모리 소자 및 그의 제조 방법
KR20190005293A (ko) * 2017-07-06 2019-01-16 삼성전자주식회사 반도체 장치 및 그 제조 방법
JP2020035974A (ja) * 2018-08-31 2020-03-05 キオクシア株式会社 半導体記憶装置
JP2020150234A (ja) * 2019-03-15 2020-09-17 キオクシア株式会社 半導体記憶装置
US20200321349A1 (en) * 2019-04-02 2020-10-08 Samsung Electronics Co., Ltd. Vertical capacitor structure and non-volatile memory device including the same

Patent Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20120130902A (ko) * 2011-05-24 2012-12-04 삼성전자주식회사 반도체 메모리 소자 및 그의 제조 방법
KR20190005293A (ko) * 2017-07-06 2019-01-16 삼성전자주식회사 반도체 장치 및 그 제조 방법
JP2020035974A (ja) * 2018-08-31 2020-03-05 キオクシア株式会社 半導体記憶装置
JP2020150234A (ja) * 2019-03-15 2020-09-17 キオクシア株式会社 半導体記憶装置
US20200321349A1 (en) * 2019-04-02 2020-10-08 Samsung Electronics Co., Ltd. Vertical capacitor structure and non-volatile memory device including the same

Also Published As

Publication number Publication date
KR102578390B1 (ko) 2023-09-14
CN116530229A (zh) 2023-08-01

Similar Documents

Publication Publication Date Title
KR102056401B1 (ko) 벌크 소거 동작을 지원하는 3차원 플래시 메모리 소자 및 그 제조 방법
US11844215B2 (en) Three-dimensional flash memory device supporting bulk erase operation and manufacturing method therefor
CN110808252B (zh) 3d存储器件及其制造方法
US20240087648A1 (en) Three-dimensional flash memory for improving contact resistance of igzo channel layer
KR102509658B1 (ko) 백 게이트를 포함하는 3차원 플래시 메모리
KR102578390B1 (ko) 에어 갭을 포함하는 3차원 플래시 메모리 및 그 제조 방법
US11955177B2 (en) Three-dimensional flash memory including middle metallization layer and manufacturing method thereof
KR102143519B1 (ko) 후단 공정을 이용한 3차원 플래시 메모리 제조 방법
KR102396928B1 (ko) 산화물 반도체 채널 물질 기반 3차원 플래시 메모리
KR102578437B1 (ko) 개선된 스택 연결 부위를 갖는 3차원 플래시 메모리 및 그 제조 방법
KR102578439B1 (ko) 플로팅 디바이스를 포함하는 3차원 플래시 메모리 및 그 제조 방법
KR102603209B1 (ko) 개선된 스택 연결 부위를 갖는 3차원 플래시 메모리 및 그 제조 방법
KR102556380B1 (ko) 메모리 셀 영역을 넓힌 구조의 3차원 플래시 메모리
KR102493067B1 (ko) 프로그램 동작 시 메모리 셀들 사이의 간섭을 방지하는 3차원 플래시 메모리 및 그 동작 방법
US20240057327A1 (en) Three-dimensional flash memory including channel layer having multilayer structure, and method for manufacturing same
KR102633697B1 (ko) 독립된 데이터 저장 패턴 구조를 갖는 3차원 플래시 메모리
KR102494930B1 (ko) 프로그램 동작을 개선하는 3차원 플래시 메모리 및 그 동작 방법
US20230410919A1 (en) Three-dimensional flash memory for improving integration and operation method thereof
KR102059148B1 (ko) 매몰형 중간 배선층을 포함하는 3차원 플래시 메모리 및 그 제조 방법
KR102635478B1 (ko) 게이트 퍼스트 공정을 통해 제조되는 3차원 플래시 메모리
KR102627215B1 (ko) 연결부를 포함하는 3차원 플래시 메모리 및 그 제조 방법
KR102544004B1 (ko) 연결부를 포함하는 3차원 플래시 메모리 및 그 제조 방법
KR102353421B1 (ko) 판독 동작 시 셀간 간섭을 완화하는 3차원 플래시 메모리
KR102316539B1 (ko) 드레인 및 소스로 구성되는 중간 배선들을 포함하는 3차원 플래시 메모리
KR102373847B1 (ko) 복합 채널 물질 기반 3차원 플래시 메모리

Legal Events

Date Code Title Description
E902 Notification of reason for refusal
AMND Amendment
E601 Decision to refuse application
AMND Amendment
X701 Decision to grant (after re-examination)
GRNT Written decision to grant