CN105448927B - 三维半导体元件 - Google Patents

Abstract

本发明公开了一种三维半导体元件，包括：多层存储器层，垂直叠层于一基板上且此些存储器层相互平行；一选择线，位于此些存储器层上方；多条位线，位于选择线上方，且此些位线相互平行并垂直于选择线；多条串行垂直于此些存储器层和选择线，且此些串行被电性连接至选择线；多个存储单元分别由此些串行、选择线和此些位线定义，且此些存储单元是排列为具有一第一方向的多列及具有一第二方向的多行，选择线是平行于第一方向，第一方向和第二方向的夹角为锐角；以及一阶梯接触结构，包括多个阶梯接触及多个导线，各导线电性连接至各阶梯接触，且此些阶梯接触排列为具有一第三方向的多列及具有一第四方向的多行，此些位线是平行于第四方向。

Description

三维半导体元件

技术领域

本发明是有关于一种三维半导体元件，且特别是有关于一种操作快速的垂直通道式三维半导体元件。

背景技术

非易失性存储器元件在设计上有一个很大的特性是，当存储器元件失去或移除电源后仍能保存数据状态的完整性。目前业界已有许多不同型态的非易失性存储器元件被提出。不过相关业者仍不断研发新的设计或是结合现有技术，进行含存储单元的存储器平面的叠层以达到具有更高储存容量的存储器结构。例如已有一些多层薄膜晶体管叠层的与非门(NAND)型闪存结构被提出。相关业者已经提出各种不同结构的三维存储器元件，例如具单栅极(Single-Gate)的存储单元、双栅极(double gate)的存储单元，和环绕式栅极(surrounding gate)的存储单元等三维存储器元件。

相关设计者无不期望可以建构出一三维存储器结构，不仅具有许多层叠层平面(存储器层)而达到更高的储存容量，更具有优异的电子特性(例如具有良好的数据保存可靠性和操作速度)，使存储器结构可以被稳定和快速的如进行擦除和编程等操作。再者，NAND型闪存的页(Page)尺寸是与位线数目成比例。因此当元件尺寸缩小，不仅是成本降低，其平行操作的增加也提高了元件的读写速度，进而达到更高的数据传输速度。以一般的三维垂直通道式存储器元件为例，其具有更大的通孔尺寸可降低工艺上的困难度。但越大的存储单元尺寸会造成较少的位线数目，较少的平行操作以及较慢的数据读写速度。而传统的存储单元设计，一般是以一条选择线对同一列的存储单元进行选取，且同一行的存储单元是对应一条位线。以16个存储单元串行(cell strings)排列成4行和和4列，并具有4条位线为例和4条选择线，每个存储单元串行是对应一条位线和一条选择线(如SSL1/2/3/4)。如欲读取所有存储单元的数据，需选取选择线SSL1该列四个串行数据，之后依序选取选择线SSL2、SSL 3和SSL 4以获得另外12个串行数据。必须循环操作4次，利用选择线SSL 1/2/3/4的选取，才能读取所有串行数据。再者，当选择线SSL1被选取和进行操作时，其他对应选择线SSL 2/3/4的存储单元串行也被施以相同的栅极偏压，而使栅极受到干扰。此外，非选取串行(non-selected strings)也具有栅极偏压表示有不需要的功率消耗(powerconsumption)存在。因此，传统的存储单元设计不仅具有较低的操作速度，更具有较大的功率消耗和干扰。

发明内容

本发明是有关于一种三维半导体元件。根据实施例的三维半导体元件，所有的存储单元可被同时读取，而可提高操作速度。再者，依据实施例的三维半导体元件其频带宽度(bandwidth)扩大，功率消耗(power consumption)下降，且读取存储单元时相邻存储单元之间的干扰亦可减少。

根据实施例，是提出一种三维半导体元件，三维半导体元件包括：多层存储器层(memory layers)，垂直叠层于一基板上且此些存储器层相互平行；一选择线(selectionline)，位于此些存储器层上方；多条位线(bit lines)，位于选择线上方，且此些位线相互平行并垂直于选择线；多条串行(strings)垂直于此些存储器层和选择线，且此些串行(strings)被电性连接至选择线；多个存储单元(cells)分别由此些串行、选择线和此些位线定义，且此些存储单元是排列为具有一第一方向的多列(rows)及具有一第二方向的多行(columns)，选择线是平行于第一方向，第一方向和第二方向的夹角为锐角，其中同一行中相邻的此些存储单元被电性连接至不同的此些位线；以及一阶梯接触结构(stair contactstructure)，包括多个阶梯接触及多个导线，阶梯接触结构电性连接至此些存储器层，各导线电性连接至各阶梯接触，且此些阶梯接触排列为具有一第三方向的多列及具有一第四方向的多行，此些位线是平行于第四方向。其中此三维半导体元件满足以下条件：1＜A≤10，1＜B≤30；其中，A为选择线中的此些存储单元的列的数目或A＝a/X_BL，a为沿第一方向的一存储单元节距，X_BL为沿第一方向的一位线节距；及B为此些阶梯接触的行的数目或B＝Y_sC/Y_D，Y_sC为沿第四方向的一阶梯接触节距，Y_D为沿第四方向的一导线节距。

为了对本发明的上述及其他方面有更佳的了解，下文特举实施例，并配合所附图式，作详细说明如下：

附图说明

图1为一三维半导体元件的立体图。

图2为本发明一实施例的三维半导体元件的存储单元设计的上视图。

图3为本发明一实施例的三维半导体元件的简化上视图。

图4为本发明一实施例的三维半导体元件的上视图。

图5为沿图4的剖面线5-5’的剖面示意图。

图6～图7为本发明一实施例的阶梯接触结构的立体图。

【符号说明】

10：基板

11：存储器层

12、13、SSL：选择线

15：串行

151：通道层

152：导电层

16、160：阶梯接触结构

17：串行接触

161：阶梯接触

163：导线

165：导电层

167：绝缘层

170：字符译码器

BL、BL1～BL20：位线

D1：第一方向

D2：第二方向

D3：第三方向

D4：第四方向

D5：第五方向

Column～Column4：行

Row1～Row5：列

θ1、θ2：夹角

具体实施方式

本发明的实施例是提出一种操作快速的三维半导体元件，例如一垂直通道式(vertical-channel，VC)三维半导体元件。根据实施例的三维半导体元件，所有的存储单元可被同时读取，而可提高操作速度。再者，依据实施例的三维半导体元件其频带宽度(bandwidth)扩大(增加)，功率消耗(power consumption)下降，且读取存储单元时相邻存储单元之间的干扰亦可减少。

本发明可应用至多种不同存储单元排列方式的三维半导体元件例如垂直通道式(vertical-channel，VC)三维半导体元件。图1为一三维半导体元件的立体图。三维半导体元件包括多层存储器层(memory layer)11、至少一条或多条选择线(selection line)12、多条位线(bit lines)BL、多条串行15、多个存储单元(memory cells)、以及一阶梯接触结构16。

如图1所示，多层存储器层11(包括控制栅极)垂直叠层于一基板10上，且此些存储器层11是相互平行。至少一条选择线12或多条选择线12位于存储器层11上方，且此些选择线12是相互平行。多条位线BL是位于选择线12上方，且此些位线BL是相互平行并垂直于选择线12。多条串行15是垂直于存储器层11和选择线12，且此些串行15被电性连接至对应的选择线12。多个存储单元(cells)是分别由此些串行15、此或此些选择线12和此些位线BLs定义，且这些存储单元是排列为为多列(rows)及多行(columns)，其中选择线12是平行于列的方向(row direction)。阶梯接触结构16电性连接至此些存储器层11。

三维半导体元件更可包括多个串行接触(string contacts)17。串行接触17垂直于存储器层11和选择线12，且每串行接触17的设置对应于存储单元的每串行15。串行接触17被电性连接至对应的选择线12和对应的位线BL。

三维半导体元件更可包括其它元件，例如选择线12是指上方选择线(upperselect lines，upper SG)，而存储器层11下方更有下方选择线(lower select lines，lower SG)13的形成。

图2为本发明一实施例的三维半导体元件的存储单元设计的上视图。如图2所示，多个存储单元排列为具有一第一方向D1的多列及具有一第二方向D2的多行，选择线SSL平行于第一方向D1，第一方向D1和第二方向D2的夹角θ1为锐角。根据本发明的实施例，如图2所示，同一行中相邻的多个存储单元被电性连接至不同的位线BL。换言之，相邻列及相邻行的存储单元是以未对准(中心偏移)(misaligned)的形式排列。

如图2所示，实施例中，此些存储单元的每一串行15例如可包括一导电层(conductive layer)151以及一通道层(channel layer)153，通道层153包围导电层(conductive layer)151。然而本发明并不以此为限。

一些实施例中，三维半导体元件更可包括多个串行接触17，且三维半导体元件更可包括多个选择线，则串行接触17垂直于此些存储器层11和此些选择线，且每个串行接触17的设置对应于存储单元11的每个串行15，此些串行接触17被电性连接至对应的选择线和对应的位线BL。也就是说，相邻两列的串行接触17可以电性连接至多个选择线中的不同选择线。或者，相邻数个列的串行接触17电性连接至一个对应的选择线，而相邻的另外数个列的串行接触17电性连接至另一个对应的选择线。然而本发明并不以此为限。

如图2所示，本实施例中，以三维半导体元件具有一个选择线SSL为例，串行接触17垂直于此些存储器层11和此选择线SSL，且每个串行接触17的设置对应于存储单元11的每个串行15，此些串行接触17被电性连接至此选择线SSL和对应的位线BL。

换言之，本实施例中，至少两相邻列的串行接触17，例如相邻的五个列(Row1～Row5)的串行接触17被电性连接至一条选择线SSL。也就是说，根据本发明的实施例，不需要形成许多的选择线来单独与每一列的存储单元相对应。

根据实施例的设计，可以利用较少数目的选择线进行元件译码(decoding)，如此可简化工艺和扩大工艺容许范围(process window)。

实施例中，如图2所示，串行接触17的形状为圆形，但本发明对于串行接触17的形状并不特别限制。串行接触17的形状可以是圆形、椭圆形、长方形或其他形状。

根据一实施例，同一行中相邻的存储单元被电性连接至不同的位线。以图2的第1行(Column1)的存储单元为例，位于第1列(Row1)和第2列(Row2)的相邻存储单元是分别电性连接至位线BL5和BL4。

再者，本实施例中，五条位线是相对应地设置于同一行中的存储单元处。以图2的第1行(Column1)的存储单元为例，五条位线BL1～BL5是相对应地位于第1行(Columnl)的存储单元处。

图2中，相邻列(例如Row1～Row5)和相邻行(例如Column1～Column4)的存储单元是排列为一平行四边形状阵列。

对应同一行存储单元所设置的位线数目可以设计超过两条(如3、4、5...条)，是可应用条件所需、成本限制和/或元件性能而定。

根据上述实施例的结构，所有的存储单元可被同时读取，而可提高操作速度。再者，实施例的三维半导体元件其频带宽度(bandwidth)扩大，功率消耗(powerconsumption)下降，且读取存储单元时相邻存储单元之间的干扰亦可减少。

图3为本发明一实施例的三维半导体元件的简化上视图，图4为本发明一实施例的三维半导体元件的上视图。图5为沿图4的剖面线5-5’的剖面示意图。其中，图3是简化三维半导体元件的阶梯接触结构部分。

如图4所示，根据本发明的实施例，三维半导体元件更可包括一字符译码器170。字符译码器170电性连接至此些存储器层11。再者，三维半导体元件更可包括一页缓冲器(未绘示于图中)，页缓冲器电性耦接至存储单元。

如图3～图5所示，阶梯接触结构160包括多个阶梯接触161及多个导线163。阶梯接触结构160电性连接至此些存储器层11，各导线163电性连接至各阶梯接触161，且此些阶梯接触161排列为具有一第三方向D3的多列及具有一第四方向D4的多行。位线BL平行于第四方向D4。

如图4所示，多个阶梯接触161沿着第三方向D3和第四方向D4阵列式排列。并且，根据本发明的实施例，第三方向D3和第四方向D4的夹角θ2为锐角。

再者，根据本发明的实施例，多个导线163自多个阶梯接触161朝同一方向平行式直线延伸。如图4所示，实施例中，导线163例如是沿第五方向D5直线延伸，第五方向D5实质上垂直于第四方向D4。

根据本发明的实施例，字符译码器170经由导线163以及阶梯接触161以电性连接至存储器层11。

根据本发明的实施例，三维半导体元件满足以下条件：

1＜A≤i0，1＜B≤30；

A为一个选择线SSL中的多个存储单元的列的数目、或是A＝a/X_BL，其中，a为沿第一方向D1的一存储单元节距(pitch)，也就是两相邻的存储单元之间沿着第一方向D1的距离，而X_BL为沿第一方向D1的一位线节距，也就是两相邻的两位线BL之间沿着第一方向D1的距离。B为多个阶梯接触161的行的数目、或是B＝Y_sC/Y_D，Y_sC为沿第四方向D4的一阶梯接触节距，也就是两相邻的阶梯接触161之间沿着第四方向D4的距离，而Y_D为沿第四方向D4的一导线节距，也就是两相邻的导线163之间沿着第四方向D4的距离。

举例而言，如图2～图3所示的三维半导体元件中，A为5，B为5。然而本发明并非显示出所有可能的实施例。未于本发明提出的其他实施态样也可能可以应用，因此本发明的A和B的数值范围并不仅限于如图2～图3所示的态样。

根据本发明的实施例，三维半导体元件更满足以下条件：

1＜P≤4；其中，P为B/A。

根据本发明的实施例，三维半导体元件更满足以下条件：

Q≥8；其中，Q为B*A。

根据本发明的实施例，三维半导体元件更满足以下条件：B＞A。

再者，根据本发明的实施例，阶梯接触结构160的导线163的数目大于或等于32条时，选择线SSL的数目小于或等于8条。

图6～图7为本发明一实施例的阶梯接触结构的立体图，其中图6是省略部分元件。如图6～图7所示，阶梯接触结构160更包括多个导电层165以及多个绝缘层167，导电层165和绝缘层167交错叠层。

如图4和图6～图7所示，各导线163电性连接至对应各导电层165的各阶梯接触161，各导电层165电性连接至各存储器层11。

以下是就实施例作进一步说明。以下表1是列出改变A值和B值对于三维半导体元件的性能的仿真计算结果，以说明应用本发明的三维半导体元件的特性。然而以下的实施例仅为例示说明之用，而不应被解释为本发明实施的限制。

表1中，令比较例及实施例1～3的存储单元半节距(cell halfpitch)、存储器层数目、阶梯接触半节距(stair contact half pitch)以及等效二维半导体元件的位半节距(equivalent bit area as 2D NAND halfpitch)为定值，改变A值、B值(也就是P值和Q值)及单位区块中的选择线数目，而仿真计算得到位线密度(bit line density)、页缓冲器面积(page buffer size)、频带宽度(bandwidth)、位线半节距(bit line half pitch)、字符译码器尺寸(word line decoder size)、导线尺寸(word line connection rule)、干扰(disturbance)及功率消耗(word line unit cell CV²)的关系。表1中，位线密度、页缓冲器面积、频带宽度、字符译码器尺寸、干扰及功率消耗的关系是以彼此之间的比例倍数关系表示，以更清楚表示出实施例1～3相较于比较例的功效。

表1

根据表1的结果，实施例1～3的三维半导体元件其频带宽度扩大，功率消耗下降，且读取存储单元时相邻存储单元之间的干扰亦可减少。并且，位线密度提升，而可提高操作速度。

根据上述实施例所揭露的内容，其所绘示的细部结构和说明为叙述之用，而本发明并不仅限制在上述结构。因此，相关领域的技艺者可知，上述实施例所提出的构造和设计皆可根据应用的实际需求而做适当修饰和调整。根据上述实施例所揭露的三维半导体元件结构，所有的存储单元可被同时读取，而可提高操作速度。再者，实施例的三维半导体元件其频带宽度(bandwidth)扩大，功率消耗下降，且读取存储单元时相邻存储单元之间的干扰亦可减少。

综上所述，虽然本发明已以实施例揭露如上，然其并非用以限定本发明。本发明所属技术领域中具有通常知识者，在不脱离本发明的精神和范围内，当可作各种的更动与润饰。因此，本发明的保护范围当视随附的权利要求范围所界定的为准。

Claims (9)

1.一种三维半导体元件，包括：

多层存储器层(memory layers)，垂直叠层于一基板上且这些存储器层相互平行；

一选择线(selection line)，位于这些存储器层上方；

多条位线(bit lines)，位于该选择线上方，且这些位线相互平行并垂直于该选择线；

多条串行(strings)垂直于这些存储器层和该选择线，且这些串行(strings)被电性连接至该选择线；

多个存储单元(cells)分别由这些串行、该选择线和这些位线定义，且这些存储单元是排列为具有一第一方向的多列(rows)及具有一第二方向的多行(columns)，该选择线是平行于该第一方向，该第一方向和该第二方向的夹角为锐角，其中同一行中相邻的这些存储单元被电性连接至不同的这些位线；以及

一阶梯接触结构(stair contact structure)，电性连接至这些存储器层，该阶梯接触结构包括：

多个阶梯接触；及

多个导线，其中各该导线电性连接至各该阶梯接触，且这些阶梯接触排列为具有一第三方向的多列及具有一第四方向的多行，这些位线是平行于该第四方向；

其中该三维半导体元件满足以下条件：

1＜A≤10，1＜B≤30；

其中，A为该选择线中的这些存储单元的列的数目或A＝a/X_BL，a为沿该第一方向的一存储单元节距，X_BL为沿该第一方向的一位线节距；及

其中，B为这些阶梯接触的行的数目或B＝Y_SC/Y_D，Y_SC为沿该第四方向的一阶梯接触节距，Y_D为沿该第四方向的一导线节距；

该三维半导体元件更包括多个该选择线，这些选择线位于这些存储器层上方，且这些选择线相互平行；该阶梯接触结构的这些导线的数目大于或等于32条时，这些选择线的数目小于或等于8条。

2.根据权利要求1所述的三维半导体元件，其中这些位线垂直于这些选择线，这些串行被电性连接至对应的这些选择线，这些存储单元分别由这些串行、这些选择线和这些位线定义，A为对应这些选择线其中之一个中的这些存储单元的列的数目或a/X_BL。

3.根据权利要求2所述的三维半导体元件，更包括：

多个串行接触(string contacts)垂直于这些存储器层和这些选择线，且每该串行接触的设置是对应于这些存储单元的每该串行，其中这些串行接触被电性连接至对应的这些选择线和对应的这些位线。

4.根据权利要求1所述的三维半导体元件，其中该三维半导体元件更满足以下条件：

1＜P≤4：

其中，P为B/A。

5.根据权利要求1所述的三维半导体元件，其中该三维半导体元件更满足以下条件：

Q≥8；

其中，Q为B*A。

6.根据权利要求1所述的三维半导体元件，其中该三维半导体元件更满足以下条件：

B＞A。

7.根据权利要求1所述的三维半导体元件，其中这些阶梯接触沿着该第三方向和该第四方向阵列式排列，该第三方向和该第四方向的夹角为锐角。

8.根据权利要求1所述的三维半导体元件，其中这些导线自这些阶梯接触朝同一方向平行式直线延伸。

9.根据权利要求1所述的三维半导体元件，更包括：

一字符译码器，电性连接至这些存储器层，其中该字符译码器经由这些导线以及这些阶梯接触以电性连接至这些存储器层。