TWI642161B - Semiconductor memory device - Google Patents

Abstract

實施形態之半導體記憶裝置具備基板、積層體、複數個柱狀部、配線部、及第1配線。上述複數個柱狀部於設定沿與第1方向及第2方向交叉之第3方向延伸之假想性之第1直線時被分為：第1組，其包含中心軸沿上述第3方向而交替配置於上述第1直線之兩側之n個(n為3以上且32以下之整數)之柱狀部；及第2組，其包含形成使上述第1組相對於上述第1直線反轉之位置關係之n個柱狀部；且上述第1組及上述第2組交替排列。

Description

半導體記憶裝置

本申請案享有以美國臨時專利申請案62/216,882號(申請日：2015年9月10日)及美國專利申請案15/069,432號(申請日：2016年3月14日)為基礎申請案之優先權。本申請案藉由參照該等基礎申請案而包含基礎申請案之全部內容。

實施形態係關於一種半導體記憶裝置。

提出有如下三維構造之半導體記憶裝置，即，該半導體記憶裝置於將電極層介隔絕緣層積層複數個而成之積層體形成有記憶孔洞，且於該記憶孔洞之側壁介隔電荷蓄積層而設置有成為通道之矽體。電極層作為記憶胞之控制閘極發揮功能，藉由使記憶孔洞之尺寸變小，或使記憶孔洞之數量增加，而使半導體記憶裝置之積體度增加。然而，伴隨這種記憶胞之微細化，有經由記憶孔洞連接之配線變得過密而於記憶體動作中產生不良情況之顧慮。

本發明之實施形態提供一種抑制於記憶體動作中產生不良情況之半導體記憶裝置。

實施形態之半導體記憶裝置具備基板、積層體、複數個柱狀部、配線部、及第1配線。上述積層體設置於上述基板上。上述積層體具有複數個電極層。上述複數個電極層分別隔開而積層。上述複數 個柱狀部設置於上述積層體內。上述複數個柱狀部於上述積層體之積層方向延伸。上述複數個柱狀部分別具有：半導體部；及記憶體膜，其設置於上述半導體部與上述電極層之間。上述配線部設置於上述積層體內。上述配線部於第1方向延伸。上述第1配線設置於上述複數個柱狀部上。上述第1配線於與上述第1方向交叉之第2方向延伸。上述複數個柱狀部於設定相對於上述第1方向及上述第2方向交叉之第3方向延伸之假想性之第1直線時被分為：第1組，其包含中心軸沿上述第3方向而交替配置於上述第1直線之兩側之n個(n為3以上之整數)柱狀部；及第2組，其包含形成使上述第1組相對於上述第1直線反轉之位置關係之n個柱狀部；且上述第1組及上述第2組交替排列。

1‧‧‧半導體記憶裝置

10‧‧‧基板

10a‧‧‧上表面

15‧‧‧積層體

20A‧‧‧通道體

21A‧‧‧記憶體膜

21a‧‧‧隧道絕緣層

21b‧‧‧電荷蓄積層

21c‧‧‧區塊絕緣層

22A‧‧‧核心絕緣部

30‧‧‧絕緣層

31‧‧‧絕緣層

32‧‧‧絕緣層

33‧‧‧絕緣層

40‧‧‧絕緣膜

50‧‧‧組

51‧‧‧組

60‧‧‧導電層

A1‧‧‧線

A2‧‧‧線

B‧‧‧區域

B1‧‧‧線

B2‧‧‧線

BL‧‧‧位元線

BL1‧‧‧位元線

BL2‧‧‧位元線

BL3‧‧‧位元線

BL4‧‧‧位元線

BL5‧‧‧位元線

BL6‧‧‧位元線

BL7‧‧‧位元線

BL8‧‧‧位元線

BL9‧‧‧位元線

BL10‧‧‧位元線

C‧‧‧區域

C1‧‧‧線

C2‧‧‧線

c1‧‧‧中心

c2‧‧‧中心

c3‧‧‧中心

c4‧‧‧中心

Cb‧‧‧接點部

CL‧‧‧柱狀部

CL1‧‧‧柱狀部

CL2‧‧‧柱狀部

CL3‧‧‧柱狀部

CL4‧‧‧柱狀部

CL5‧‧‧柱狀部

CL6‧‧‧柱狀部

CL7‧‧‧柱狀部

CL8‧‧‧柱狀部

CL9‧‧‧柱狀部

CLA1‧‧‧第1行

CLA2‧‧‧第2行

CLA3‧‧‧第3行

CLA4‧‧‧第4行

CLA5‧‧‧第5行

CLA6‧‧‧第6行

CLA7‧‧‧第7行

CLA8‧‧‧第8行

CLA9‧‧‧第9行

C1a‧‧‧曲線

C2a‧‧‧曲線

C1b‧‧‧曲線

C2b‧‧‧曲線

C1c‧‧‧曲線

C2c‧‧‧曲線

C1d‧‧‧曲線

C2d‧‧‧曲線

C3a‧‧‧曲線

C4a‧‧‧曲線

C5a‧‧‧曲線

C3b‧‧‧曲線

C4b‧‧‧曲線

C5b‧‧‧曲線

C3c‧‧‧曲線

C4c‧‧‧曲線

C5c‧‧‧曲線

C3d‧‧‧曲線

C4d‧‧‧曲線

C5d‧‧‧曲線

C6a‧‧‧曲線

C7a‧‧‧曲線

C8a‧‧‧曲線

C6b‧‧‧曲線

C7b‧‧‧曲線

C8b‧‧‧曲線

C6c‧‧‧曲線

C7c‧‧‧曲線

C8c‧‧‧曲線

C6d‧‧‧曲線

C7d‧‧‧曲線

C8d‧‧‧曲線

C9a‧‧‧曲線

C10a‧‧‧曲線

C9b‧‧‧曲線

C10b‧‧‧曲線

C9c‧‧‧曲線

C10c‧‧‧曲線

C9d‧‧‧曲線

C10d‧‧‧曲線

D1‧‧‧線

D2‧‧‧線

D3‧‧‧直線

D2a‧‧‧直線

D2b‧‧‧直線

D4a‧‧‧直線

D4b‧‧‧直線

D5‧‧‧直線

D6‧‧‧直線

D6a‧‧‧直線

D6b‧‧‧直線

D7‧‧‧直線

D8‧‧‧直線

D8a‧‧‧直線

D8b‧‧‧直線

D9‧‧‧直線

D10‧‧‧直線

D11a‧‧‧直線

D11b‧‧‧直線

D12‧‧‧直線

D13a‧‧‧直線

D13b‧‧‧直線

D14‧‧‧直線

D15a‧‧‧直線

D15b‧‧‧直線

D16‧‧‧直線

D17a‧‧‧直線

D17b‧‧‧直線

D18‧‧‧直線

D19‧‧‧直線

D20‧‧‧直線

D21a‧‧‧直線

D21b‧‧‧直線

D22‧‧‧直線

D23a‧‧‧直線

D23b‧‧‧直線

D24‧‧‧直線

D25a‧‧‧直線

D25b‧‧‧直線

D26‧‧‧直線

D27a‧‧‧直線

D27b‧‧‧直線

D28‧‧‧直線

D29‧‧‧直線

D30a‧‧‧直線

D30b‧‧‧直線

D31‧‧‧直線

d1‧‧‧距離

d2‧‧‧距離

d3‧‧‧距離

d4‧‧‧距離

d5‧‧‧距離

d6‧‧‧距離

Dr‧‧‧直線

dr3‧‧‧方向

dr4‧‧‧方向

E1‧‧‧線

E2‧‧‧線

F‧‧‧區域

F1‧‧‧線

F2‧‧‧線

G‧‧‧區域

G1‧‧‧線

G2‧‧‧線

H‧‧‧區域

K‧‧‧區域

T1‧‧‧正三角形

T2‧‧‧正三角形

T3‧‧‧正三角形

T4‧‧‧正三角形

M‧‧‧區域

MC‧‧‧記憶胞

P1a‧‧‧配置

P1b‧‧‧配置

P1d‧‧‧配置

P1e‧‧‧配置

P1f‧‧‧配置

PR‧‧‧配置

STD‧‧‧汲極側選擇晶體管

STS‧‧‧源極側選擇晶體管

SGD‧‧‧選擇閘極

SGS‧‧‧選擇閘極

W1‧‧‧寬度

W2‧‧‧寬度

W3‧‧‧寬度

W4‧‧‧寬度

W5‧‧‧寬度

W7‧‧‧寬度

W8‧‧‧寬度

WL‧‧‧電極層

L‧‧‧區域

LI‧‧‧配線部

L1a‧‧‧直線

L1b‧‧‧直線

L1c‧‧‧直線

L1d‧‧‧直線

LP1‧‧‧配線圖案

LP2‧‧‧配線圖案

LP3‧‧‧配線圖案

LP4‧‧‧配線圖案

V1‧‧‧接點部

θ1‧‧‧角度

N‧‧‧區域

X‧‧‧方向

Y‧‧‧方向

Z‧‧‧方向

圖1係第1實施形態之半導體記憶裝置之模式立體圖。

圖2係第1實施形態之半導體記憶裝置之模式剖面圖。

圖3係圖2之區域A之放大圖。

圖4A係第1實施形態之半導體記憶裝置之模式平面圖。

圖4B係表示圖4A之一部分之圖。

圖5係表示柱狀部之配置之參考圖。

圖6係第1實施形態之半導體記憶裝置之模式平面圖。

圖7A~圖7D係圖6之A1-A2線、B1-B2線、C1-C2線及D1-D2線之剖面圖。

圖8A~圖8D係圖6之E1-E2線、F1-F2線、G1-G2線及H1-H2線之剖面圖。

圖9係第2實施形態之半導體記憶裝置之模式平面圖。

圖10係第2實施形態之半導體記憶裝置之模式平面圖。

圖11A~圖11E係圖10之A1-A2線、B1-B2線、C1-C2線、D1-D2線及E1-E2線之剖面圖。

圖12A~圖12E係圖10之F1-F2線、G1-G2線、H1-H2線、I1-I2線及J1-J2線之剖面圖。

圖13係第3實施形態之半導體記憶裝置之模式平面圖。

圖14係第3實施形態之變化例之半導體記憶裝置之模式平面圖。

圖15係第4實施形態之半導體記憶裝置之模式平面圖。

圖16係第5實施形態之半導體記憶裝置之模式平面圖。

圖17係實施形態之半導體記憶裝置之模式平面圖。

圖18係半導體記憶裝置之比較圖。

圖19係半導體記憶裝置之比較圖。

圖20係半導體記憶裝置之比較圖。

圖21A~圖21D係表示半導體記憶裝置之特性之圖。

圖22係實施形態之半導體記憶裝置之模式平面圖。

圖23A~圖23C係表示柱狀部之配置之圖。

圖24A~圖24D係表示半導體記憶裝置之特性之圖。

圖25A~圖25D係表示半導體記憶裝置之特性之圖。

圖26A~圖26D係表示半導體記憶裝置之特性之圖。

圖27係第6實施形態之半導體記憶裝置之模式立體圖。

以下，參照圖式對實施形態進行說明。再者，各圖式中，對相同要素附上相同符號。

以下，以具有三維構造之半導體記憶裝置為例進行說明。

(第1實施形態)

圖1係第1實施形態之半導體記憶裝置之模式立體圖。

圖2係第1實施形態之半導體記憶裝置之模式剖面圖。圖3係圖2之區域A之放大圖。

圖1表示半導體記憶裝置1之記憶胞陣列。圖2及圖3表示記憶胞 陣列之剖面圖。再者，圖1中未圖示絕緣層31、絕緣層32、絕緣層33及接觸部V1。

圖1中，將相對於基板10之上表面10a而平行之方向且相互正交之2個方向設為X方向及Y方向，且將相對於該等X方向及Y方向之雙方而正交之方向設為Z方向。Z方向為積層方向。

如圖1及圖2所示般，於基板10上介隔絕緣層30而設置有積層體15。積層體15具有複數個電極層WL、複數個絕緣層30、源極側選擇閘極SGS、及汲極側選擇閘極SGD。複數個電極層WL分別隔開而積層，複數個絕緣層30設置於複數個電極層WL之間。複數個電極層WL及複數個絕緣層30例如係逐層交替積層。再者，圖示之電極層WL之層數為一例，電極層WL之層數為任意。

於積層體15之最下層設置有源極側選擇閘極SGS。於積層體15之最上層設置有汲極側選擇閘極SGD。於積層體15上設置有絕緣層30。

複數個電極層WL包含例如金屬、金屬矽化物或多晶矽。再者，源極側選擇閘極SGS及汲極側選擇閘極SGD可包含與上述複數個電極層WL相同之材料，亦可包含與上述複數個電極層WL不同之材料。絕緣層30、絕緣層31、絕緣層32及絕緣層33使用包含例如矽氧化物之絕緣層。

於積層體15內設置有沿Z方向延伸之柱狀部CL。柱狀部CL例如設置為圓柱或橢圓柱狀。柱狀部CL之配置之詳細情形將於下文敍述。

如圖3所示般，柱狀部CL具有通道體20A(半導體部)、記憶體膜21A、及核心絕緣部22A。通道體20A為例如矽膜。

記憶體膜21A設置於積層體15與通道體20A之間。記憶體膜21A自通道體20A側依序積層有隧道絕緣層21a、電荷蓄積層21b及區塊絕緣層21c。隧道絕緣層21a為如下層，即，通常為絕緣性，但當被施加 處於半導體記憶裝置1之驅動電壓之範圍內之特定電壓時流動隧道電流。電荷蓄積層21b為蓄積電荷之層，例如使用包含矽氮化物之層。區塊絕緣層21c為即便被於半導體記憶裝置1之驅動電壓之範圍內施加電壓實質上亦不會流動電流之層，且為由高介電常數材料例如矽氧化物、鋁氧化物或鉿氧化物形成之氧化層，或將該等氧化層積層而成之多層膜。

記憶體膜21A亦能以具有浮動閘極之方式構成。例如，記憶體膜21A亦能以如下方式形成，即，挖掘電極層WL，並將浮動閘極埋入於其內部。

核心絕緣部22A設置於通道體20A之內側。核心絕緣部22A包含例如矽氧化膜，亦可包含氣隙。亦可於通道體20A之內側設置核心絕緣部22A。

於積層體15設置有於積層體15內沿X方向及Z方向延伸之配線部LI。配線部LI經由接點(未圖示)而電性連接於其之上之源極線SL。配線部LI由例如鎢等金屬材料形成。配線部LI具有相對於XZ平面而平行之板狀部分。例如，配線部LI亦可將複數個板狀部分相互連接。例如，於圖1中，將配線部LI之2個板狀部分相互連接。

於配線部LI之側壁設置有絕緣膜40。絕緣膜40係與配線部LI相同地沿X方向及Z方向延伸。作為絕緣膜40，使用包含例如矽氧化物之膜。配線部LI於其下表面與柱狀部CL電性連接。

接點部Cb設置於通道體20A之上端。此外，接點部V1設置於接點部Cb上。接點部V1較接點部Cb細。接點部Cb及接點部V1例如為接觸插塞，且係將鎢層及鈦氮化層等含金屬層積層而形成。

於接點部V1上設置有複數個位元線BL。複數個位元線BL分別於X方向隔開，且沿Y方向延伸。複數個位元線BL例如由金屬膜形成。通道體20A之上端經由接點部Cb及接點部V1而連接於位元線BL。

自於Y方向隔開之各個區域分別選擇1個而得之複數個柱狀部CL(通道體20A)連接於共通之1個位元線BL。各位元線BL經由1個接點部V1及1個接點部Cb而連接於1個柱狀部CL，該柱狀部CL設置於分割為特定區塊之積層體15中。此處，「區塊」係指相當於相鄰之配線部LI間之部分。各位元線BL遍及複數個區塊而於Y方向延伸，且於每一區塊連接於1個柱狀部CL。再者，圖2表示1個位元線BL經由接點部V1及接點部Cb而連接於區塊內之1個柱狀部CL之狀態，伴隨柱狀部CL之配置之柱狀部CL及位元線BL之連接之詳細情形將於下文敍述。

於柱狀部CL之上端形成有汲極側選擇晶體管STD，且於下端形成有源極側選擇晶體管STS。記憶胞MC、汲極側選擇晶體管STD及源極側選擇晶體管STS為於積層體15之積層方向(Z方向)流動電流之立式晶體管。

上述各選擇閘極SGD、SGS作為各選擇晶體管STD、STS之閘極電極(控制閘極)發揮功能。於各選擇閘極SGD、SGS之各者與通道體20A之間，設置有作為各選擇晶體管STD、STS之閘極絕緣膜發揮功能之記憶體膜21A。

於汲極側選擇晶體管STD與源極側選擇晶體管STS之間，設置有將各層之電極層WL作為控制閘極之複數個記憶胞MC。

該等複數個記憶胞MC、汲極側選擇晶體管STD及源極側選擇晶體管STS藉由通道體20A串聯連接而構成1個記憶體串。藉由將該記憶體串配置於相對於X-Y面而平行之面方向，例如配置為鋸齒格子狀，而將複數個記憶胞MC於X方向、Y方向及Z方向三維地設置。

實施形態之半導體記憶裝置1能夠電性且自由地進行資料之刪除‧寫入，即便切斷電源亦能夠保持記憶內容。

以下，對柱狀部CL之配置進行敍述。

於以下之圖式中，存在表示相鄰之柱狀部CL接觸之部分，但能 夠以相對柱狀部CL之外側具有裕度之方式配置柱狀部CL。

圖4A係第1實施形態之半導體記憶裝置之模式平面圖。

圖4B係表示圖4A之一部分之圖。

圖5係表示柱狀部之配置之參考圖。

圖6係第1實施形態之半導體記憶裝置之模式平面圖。

圖7A~圖7D係圖6之A1-A2、B1-B2線、C1-C2線及D1-D2線之剖面圖。

圖8A~圖8D係圖6之E1-E2線、F1-F2線、G1-G2線及H1-H2線之剖面圖。

圖4A係記憶胞陣列之俯視圖，且係表示貫通於1個電極層WL之柱狀部CL1~CL4之配置之圖。圖4B係表示圖4A所示之柱狀部CL1~CL4之一部分之圖。圖5係記憶胞陣列之俯視圖，且係表示電極層WL之柱狀部CL1~CL4之配置之參考圖。圖6係記憶胞陣列之俯視圖，且係表示各柱狀部CL1~CL4與位元線BL之連接之圖。圖7A~圖7D係表示柱狀部CL1~CL4與位元線BL1~BL4之連接之剖面圖。圖8A~圖8D係表示柱狀部CL1~CL4與位元線BL5~BL8之連接之剖面圖。

如圖4A所示般，將複數個柱狀部CL1之行即第1行CLA1、複數個柱狀部CL2之行即第2行CLA2、複數個柱狀部CL3之行即第3行CLA3、及複數個柱狀部CL4之行即第4行CLA4形成於電極層WL。雖然以下敍述柱狀部之行為4行之情形，但例如能夠形成n(n為整數，且為3≦n≦18)行之柱狀部CL之行。

於在電極層WL形成有沿X方向之直線之情形時，第1行CLA1之各柱狀部CL1位於直線D1上。第2行CLA2之第奇數個之各柱狀部CL2位於直線D2a上。第2行CLA2之第偶數個之各柱狀部CL2位於直線D2b上。第3行CLA3之各柱狀部CL3位於直線D3上。第4行CLA4之第奇數個之各柱狀部CL4位於直線D4a上。第4行CLA4之第偶數個之各柱狀 部CL4位於直線D4b上。例如，各柱狀部CL1、CL3排列於沿X方向之直線上，各柱狀部CL2、CL4沿X方向排列為鋸齒狀。再者，第1行CLA1~CLA4之柱狀部CL1~CL4自-X方向朝+X方向依序配置。

柱狀部CL1~CL4於與X方向及Y方向交叉之方向配置為鋸齒狀。例如，於圖4B中，於將與X方向及Y方向交叉之方向設為方向dr1之情形時，柱狀部CL1~CL4未沿方向dr1配置。此外，柱狀部CL1~CL4於形成有沿與X方向及Y方向交叉之方向dr2之直線Dr之情形時被分為：組50，其包含將柱狀部CL之中心交替配置於直線Dr之兩側之柱狀部CL；及組51，其包含形成使組50相對於直線Dr反轉之位置關係之柱狀部CL。即，組50包含將柱狀部CL1~CL4之中心c1~c4交替配置於直線Dr之兩側之柱狀部CL1~CL4，且組51包含形成使組50相對於直線Dr反轉之位置關係之柱狀部CL1~CL4。於組50及組51中，各柱狀部CL1~CL4之中心軸交替配置於直線Dr之兩側。組50及組51於X方向交替排列。

柱狀部CL1~CL3配置為將複數個正三角形T1於X方向交錯組合而成之形狀。藉由柱狀部CL1~CL3以將複數個正三角形T1於X方向交錯組合之方式形成配置P1a。於相鄰之正三角形T1中，一正三角形T1為使另一正三角形T1旋轉180度而得之正三角形。於相鄰之正三角形T1中，一正三角形T1為使另一正三角形T1上下反轉而得之正三角形。正三角形T1例如藉由連結柱狀部CL1之中心c1、及柱狀部CL2之中心c2之直線而形成。正三角形T1例如藉由連結柱狀部CL2之中心c2、及柱狀部CL3之中心c3之直線而形成。

於配置P1a中，例如，柱狀部CL2間之距離d1比柱狀部CL1與柱狀部CL2之間之距離d2、及柱狀部CL2與柱狀部CL3之間之距離d3長。此外，柱狀部CL2間之距離d1比柱狀部CL1與柱狀部CL3之間之距離d4短。距離d1~距離d4相當於藉由連結柱狀部CL之中心間之直線而 決定之距離。此外，於配置P1a中，例如，相互隔開距離d2之柱狀部CL1及柱狀部CL2、相互隔開距離d3之柱狀部CL2及柱狀部CL3、相互隔開距離d4之柱狀部CL1及柱狀部CL3沿相同方向(方向dr3)配置。

如圖5所示般，於將柱狀部CL1~CL4最密地排列之情形時，最密排列方向為Y方向、及相對Y方向傾斜為±30°之方向之3方向。柱狀部CL1~CL4週期性地排列為正三角格子狀。柱狀部CL1~CL4沿與X方向及Y方向交叉之方向配置。例如，於將與X方向及Y方向交叉之方向設為方向dr4之情形時，柱狀部CL1~CL4沿方向dr4配置。此外，藉由柱狀部CL1~CL3而以將複數個正三角形T2於X方向交錯組合之方式形成配置PR。

圖4A之配置P1a係於圖5之配置PR內之相鄰之正三角形T2拉大X方向之距離且縮近Y方向之距離之配置。即，圖4A之配置P1a係使圖5之配置PR內之相鄰之正三角形T2之位置於X方向及Y方向偏移而配置。圖4A之柱狀部CL1與柱狀部CL4(於圖4A之例中為第奇數個之柱狀部CL4)之間之Y方向之寬度W1，小於圖5之柱狀部CL1與柱狀部CL4之間之Y方向之寬度W2。藉由配置P1a而能夠縮短配置柱狀部CL1~CL4之情形時之Y方向之距離。

柱狀部CL1及柱狀部CL2配置為將複數個等腰三角形T3沿X方向排列之形狀。相同地，柱狀部CL2與柱狀部CL3、及柱狀部CL3與柱狀部CL4配置為將複數個等腰三角形沿X方向排列之形狀。等腰三角形T3之角度θ1例如為30度以上60度以下。此外，角度θ1為藉由方向dr3與X方向形成之角度。

如圖6所示般，第1行CLA1~第4行CLA4之各柱狀部CL1~CL4，經由接點部Cb及接點部V1而連接於位元線BL。例如，藉由將於區域B所示之配線圖案LP1與於區域C所示之配線圖案LP2交替重複，而將各柱狀部CL1~CL4連接於位元線BL。配線圖案LP1形成位元線BL1~ BL4，配線圖案LP2形成位元線BL5~BL8。

於區域B及區域C內分別配置有相同數量之柱狀部CL。例如，於區域B及區域C內配置有4個柱狀部CL。於區域B及區域C內分別延伸有4個位元線BL。

如圖7A~圖7D所示般，於配線圖案LP1中，柱狀部CL1、CL2、CL3、CL4經由接點部V1而分別連接於位元線BL2、BL1、BL3、BL4。再者，圖7A~圖7D未圖示接點部Cb。

如圖8A~圖8D所示般，於配線圖案LP2中，柱狀部CL1、CL2、CL3、CL4經由接點部V1而分別連接於位元線BL7、BL5、BL6、BL8。再者，圖8A~圖8D未圖示接點部Cb。

以下，敍述柱狀部CL之行為5行之情形。

圖9係第2實施形態之半導體記憶裝置之模式平面圖。

圖10係第2實施形態之半導體記憶裝置之模式平面圖。

圖11A~圖11E係圖10之A1-A2線、B1-B2線、C1-C2線、D1-D2線及E1-E2線之剖面圖。

圖12A~圖12E係圖10之F1-F2線、G1-G2線、H1-H2線、I1-I2線及J1-J2線之剖面圖。

圖9係記憶胞陣列之俯視圖，且為表示貫通於1個電極層WL之柱狀部CL1~CL5之配置之圖。圖10係記憶胞陣列之俯視圖，且為表示各柱狀部CL1~CL5與位元線BL之連接之圖。圖11A~圖11E係表示柱狀部CL1~CL5與位元線BL1~BL5之連接之剖面圖。圖12A~圖12D係表示柱狀部CL1~CL5與位元線BL6~BL10之連接之剖面圖。

如圖9所示般，將複數個柱狀部CL1之行即第1行CLA1、複數個柱狀部CL2之行即第2行CLA2、複數個柱狀部CL3之行即第3行CLA3、複數個柱狀部CL4之行即第4行CLA4、及複數個柱狀部CL5之行即第5行CLA5形成於電極層WL。

在於電極層WL形成有沿X方向之直線之情形時，第1行CLA1之各柱狀部CL1位於沿X方向之直線D5上。第2行CLA2之第奇數個之各柱狀部CL2位於沿X方向之直線D6a上。第2行CLA2之第偶數個之各柱狀部CL2位於沿X方向之直線D6b上。第3行CLA3之各柱狀部CL3位於沿X方向之直線D7上。第4行CLA4之第奇數個之各柱狀部CL4位於沿X方向之直線D8a上。第4行CLA4之第偶數個之各柱狀部CL4位於沿X方向之直線D8b上。第5行CLA5之各柱狀部CL5位於沿X方向之直線D9上。例如，各柱狀部CL1、CL3、CL5排列於沿X方向之直線上，各柱狀部CL2、CL4於X方向排列為鋸齒狀。例如，柱狀部CL1~CL5位於相對直線D7而成線對稱之位置。再者，第1行CLA1~第5行CLA5之柱狀部CL1~CL5自-X方向朝+X方向依序配置。

柱狀部CL1~CL5於與X方向及Y方向交叉之方向配置為鋸齒狀。此外，柱狀部CL1~CL5配置為將複數個正三角形T1於X方向交錯組合而成之形狀。藉由柱狀部CL1~CL3而以將複數個正三角形T1於X方向交錯組合之方式形成配置P1a。藉由柱狀部CL3~CL5而以將複數個正三角形T1於X方向交錯組合之方式形成配置P1b。

配置P1b如圖4A之配置P1a般，為於圖5之配置PR內之相鄰之正三角形T2拉大X方向之距離且縮近Y方向之距離之配置。藉由配置P1a、P1b而能夠縮短配置柱狀部CL1~CL5之情形時之Y方向之距離。

柱狀部CL1及柱狀部CL2配置為將複數個等腰三角形T3沿X方向排列之形狀。相同地，柱狀部CL2與柱狀部CL3、柱狀部CL3與柱狀部CL4、及柱狀部CL4與柱狀部CL5配置為將複數個等腰三角形沿X方向排列之形狀。等腰三角形T3之角度θ1例如為30度以上60度以下。

如圖10所示般，第1行CLA1~第5行CLA5之各柱狀部CL1~CL5，經由接點部Cb及接點部V1而連接於位元線BL。例如，藉由將於區域D所示之配線圖案LP3、與於區域E所示之配線圖案LP4交替重 複，而將各柱狀部CL1~CL5連接於位元線BL。配線圖案LP3形成位元線BL1~BL5，配線圖案LP4形成位元線BL6~BL10。例如，於區域D及區域E內配置有5個柱狀部CL。於區域D及區域E內分別延伸有5個位元線BL。

如圖11A~圖11E所示般，於配線圖案LP3中，柱狀部CL1、CL2、CL3、CL4、CL5經由接點部V1而分別連接於位元線BL2、BL1、BL4、BL5、BL3。再者，圖11A~圖11E未圖示接點部Cb。

如圖12A~圖12E所示般，於配線圖案LP4中，柱狀部CL1、CL2、CL3、CL4、CL5經由接點部V1而分別連接於位元線BL8、BL6、BL7、BL10、BL9。再者，圖12A~圖12E未圖示接點部Cb。

以下，敍述柱狀部之行為6行之情形。

圖13係第3實施形態之半導體記憶裝置之模式平面圖。

圖13係記憶胞陣列之俯視圖，且係表示貫通於1個電極層WL之柱狀部CL1~CL6之配置之圖。

如圖13所示般，將複數個柱狀部CL1之行即第1行CLA1、複數個柱狀部CL2之行即第2行CLA2、複數個柱狀部CL3之行即第3行CLA3、複數個柱狀部CL4之行即第4行CLA9、複數個柱狀部CL5之行即第5行CLA5、及複數個柱狀部CL6之行即第6行CLA6形成於電極層WL。

在於電極層WL形成有沿X方向之直線之情形時，第1行CLA1之各柱狀部CL1位於沿X方向之直線D10上。第2行CLA2之第奇數個之各柱狀部CL2位於沿X方向之直線D11a上。第2行CLA2之第偶數個之各柱狀部CL2位於沿X方向之直線D11b上。第3行CLA3之各柱狀部CL3位於沿X方向之直線D12上。第4行CLA4之第奇數個之各柱狀部CL4位於沿X方向之直線D13a上。第4行CLA4之第偶數個之各柱狀部CL4位於沿X方向之直線D13b上。第5行CLA5之各柱狀部CL5位於沿X方向 之直線D14上。第6行CLA6之第奇數個之各柱狀部CL6位於沿X方向之直線D15a上。第6行CLA6之第偶數個之各柱狀部CL6位於沿X方向之直線D15b上。例如，各柱狀部CL1、CL3、CL5排列於沿X方向之直線上，各柱狀部CL2、CL4、CL6於X方向排列為鋸齒狀。再者，第1行CLA1~第6行CLA6之柱狀部CL1~CL6自-X方向朝+X方向依序配置。

柱狀部CL1~CL6於與X方向及Y方向交叉之方向配置為鋸齒狀。

柱狀部CL1~CL5配置為使複數個正三角形T1於X方向交錯組合而成之形狀。藉由柱狀部CL1~CL3而以將複數個正三角形T1於X方向交錯組合之方式形成配置P1a。藉由柱狀部CL3~CL5而以將複數個正三角形T1於X方向交錯組合之方式形成配置P1b。藉由配置P1a、P1b而能夠縮短配置柱狀部CL1~CL6之情形時之Y方向之距離。

柱狀部CL1及柱狀部CL2配置為將複數個等腰三角形T3排列於X方向之形狀。相同地，柱狀部CL2與柱狀部CL3、柱狀部CL3與柱狀部CL4、柱狀部CL4與柱狀部CL5、及柱狀部CL5與柱狀部CL6配置為將複數個等腰三角形排列於X方向之形狀。等腰三角形T3之角度θ1例如為30度以上60度以下。

以下，敍述柱狀部之行為6行之情形時之變化例。

圖14係第3實施形態之變化例之半導體記憶裝置之模式平面圖。

如圖14所示般，於在電極層WL形成有沿X方向之直線之情形時，第1行CLA1之各柱狀部CL1位於沿X方向之直線D10上。第2行CLA2之第奇數個之各柱狀部CL2位於沿X方向之直線D11a上。第2行CLA2之第偶數個之各柱狀部CL2位於沿X方向之直線D11b上。第3行CLA3之各柱狀部CL3位於沿X方向之直線D12上。第4行CLA4之各柱狀部CL4位於沿X方向之直線D16上。第5行CLA5之第奇數個之各柱狀部CL5位於沿X方向之直線D17a上。第5行CLA5之第偶數個之各柱狀 部CL5位於沿X方向之直線D17b上。第6行CLA6之各柱狀部CL6位於沿X方向之直線D18上。例如，各柱狀部CL1、CL3、CL4、CL6排列於沿X方向之直線上，各柱狀部CL2、CL5於X方向排列為鋸齒狀。再者，第1行CLA1~第6行CLA6之柱狀部CL1~CL6自-X方向朝+X方向依序配置。

柱狀部CL1~CL6於與X方向及Y方向交叉之方向配置為鋸齒狀。此外，柱狀部CL1~CL6配置為將複數個正三角形T1於X方向交錯組合而成之形狀。藉由柱狀部CL1~CL3而以將複數個正三角形T1於X方向交錯組合之方式形成配置P1a。藉由柱狀部CL4~CL6而以將複數個正三角形T1於X方向交錯組合之方式形成配置P1c。

配置P1c如圖4A之配置P1a般，為於圖5之配置PR內之相鄰之正三角形T2拉大X方向之距離且縮近Y方向之距離之配置。藉由配置P1a、P1c而能夠縮短配置柱狀部CL1~CL6之情形時之Y方向之距離。

柱狀部CL1及柱狀部CL2配置為將複數個等腰三角形T3排列於X方向之形狀。相同地，柱狀部CL2與柱狀部CL3、柱狀部CL4與柱狀部CL5、及柱狀部CL5與柱狀部CL6配置為將複數個等腰三角形排列於X方向之形狀。等腰三角形T3之角度θ1例如為30度以上60度以下。

於本實施形態中，柱狀部CL1~CL6位於相對直線D19而成線對稱之位置。直線D19為沿X方向於柱狀部CL3與柱狀部CL4之間延伸之直線。即，以使柱狀部CL1~CL3之配置與柱狀部CL4~CL6之配置成為對稱之方式形成第1行CLA1~第6行CLA6。將柱狀部CL1~CL3之配置以成為對稱之方式於Y方向重複而形成第1行CLA1~第6行CLA6。

以上敍述柱狀部之行為6行之情形，但柱狀部之行亦可為8行以上之偶數行。例如，於柱狀部之行為8行之情形時，亦可將第1實施形態之4行之柱狀部CL1~CL4之配置以成為對稱之方式於Y方向重複而 形成第1行CLA1~第8行CLA8。例如，於柱狀部之行為10行之情形時，亦可將第2實施形態之5行之柱狀部CL1~CL5之配置以成為對稱之方式於Y方向重複而形成第1行CLA1~第10行CLA10。

以下，敍述柱狀部之行為9行之情形。

圖15係第4實施形態之半導體記憶裝置之模式平面圖。

圖15係記憶胞陣列之俯視圖，且係表示貫通於1個電極層WL之柱狀部CL1~CL9之配置之圖。

如圖15所示般，將複數個柱狀部CL1之行即第1行CLA1、複數個柱狀部CL2之行即第2行CLA2、複數個柱狀部CL3之行即第3行CLA3、複數個柱狀部CL4之行即第4行CLA4、複數個柱狀部CL5之行即第5行CLA5、複數個柱狀部CL6之行即第6行CLA6、複數個柱狀部CL7之行即第7行CLA7、複數個柱狀部CL8之行即第8行CLA8、複數個柱狀部CL9之行即第9行CLA9形成於電極層WL。

於在電極層WL形成有沿X方向之直線之情形時，第1行CLA1之各柱狀部CL1位於沿X方向之直線D20上。第2行CLA2之第奇數個之各柱狀部CL2位於沿X方向之直線D21a上。第2行CLA2之第偶數個之各柱狀部CL2位於沿X方向之直線D21b上。第3行CLA3之各柱狀部CL3位於沿X方向之直線D22上。第4行CLA4之第奇數個之各柱狀部CL4位於沿X方向之直線D23a上。第4行CLA4之第偶數個之各柱狀部CL4位於沿X方向之直線D23b上。第5行CLA5之各柱狀部CL5位於沿X方向之直線D24上。第6行CLA6之第奇數個之各柱狀部CL6位於沿X方向之直線D25a上。第6行CLA6之第偶數個之各柱狀部CL6位於沿X方向之直線D25b上。第7行CLA7之各柱狀部CL7位於沿X方向之直線D26上。第8行CLA8之第奇數個之各柱狀部CL8位於沿X方向之直線D27a上。第8行CLA8之第偶數個之各柱狀部CL8位於沿X方向之直線D27b上。第9行CLA9之各柱狀部CL9位於沿X方向之直線D28上。例如，各 柱狀部CL1、CL3、CL5、CL7、CL9排列於沿X方向之直線上，各柱狀部CL2、CL4、CL6、CL8於X方向排列為鋸齒狀。再者，第1行CLA1~第9行CLA9之柱狀部CL1~CL9自-X方向朝+X方向依序配置。

柱狀部CL1~CL9於與X方向及Y方向交叉之方向配置為鋸齒狀。此外，柱狀部CL1~CL9配置為使複數個正三角形T1於X方向交錯組合而成之形狀。藉由柱狀部CL1~CL3而以將複數個正三角形T1於X方向交錯組合之方式形成配置P1a。藉由柱狀部CL3~CL5而以將複數個正三角形T1於X方向交錯組合之方式形成配置P1b。藉由柱狀部CL5~CL7而以將複數個正三角形T1於X方向交錯組合之方式形成配置P1d。藉由柱狀部CL7~CL9而以將複數個正三角形T1於X方向交錯組合之方式形成配置P1e。

配置P1d、P1e如圖4A之配置P1a般，為於圖5之配置PR內之相鄰之正三角形T2拉大X方向之距離且縮近Y方向之距離之配置。藉由配置P1a、P1b、P1d、P1e而能夠縮短配置柱狀部CL1~CL9之情形時之Y方向之距離。

柱狀部CL1及柱狀部CL2配置為將複數個等腰三角形T3排列於X方向之形狀。相同地，柱狀部CL2與柱狀部CL3、柱狀部CL3與柱狀部CL4、柱狀部CL4與柱狀部CL5、柱狀部CL5與柱狀部CL6、柱狀部CL6與柱狀部CL7、柱狀部CL7與柱狀部CL8、及柱狀部CL8與柱狀部CL9配置為將複數個等腰三角形排列於X方向之形狀。等腰三角形T3之角度θ1例如為30度以上60度以下。

以下，敍述柱狀部之配置之變化例。

圖16係第5實施形態之半導體記憶裝置之模式平面圖。

圖16係記憶胞陣列之俯視圖，且係表示貫通於1個電極層WL之柱狀部CL1~CL3之配置之圖。

如圖16所示般，將複數個柱狀部CL1之行即第1行CLA1、複數個柱狀部CL2之行即第2行CLA2、及複數個柱狀部CL3之行即第3行CLA3形成於電極層WL。以下敍述柱狀部之行為3行之情形，但例如能夠形成n(n為整數，且為3≦n≦18)行之柱狀部CL之行。

在於電極層WL形成有沿X方向之直線之情形時，第1行CLA1之各柱狀部CL1位於沿X方向之直線D29上。第2行CLA2之第奇數個之各柱狀部CL2位於沿X方向之直線D30a上。第2行CLA2之第偶數個之各柱狀部CL2位於沿X方向之直線D30b上。第3行CLA3之各柱狀部CL3位於沿X方向之直線D31上。例如，各柱狀部CL1、CL3排列於沿X方向之直線上，各柱狀部CL2於X方向排列為鋸齒狀。再者，第1行CLA1~CLA3之柱狀部CL1~CL3自-X方向朝+X方向依序配置。

柱狀部CL1~CL3於與X方向及Y方向交叉之方向配置為鋸齒狀。此外，柱狀部CL1~CL3配置為使複數個正三角形T1於X方向交錯組合而成之形狀。藉由柱狀部CL1~CL3而以將複數個正三角形T1於X方向交錯組合之方式形成配置P1f。於相鄰之正三角形T1中，一正三角形T1為使另一正三角形T1旋轉180度而得之正三角形。

配置P1f如圖4A之配置P1a般，為於圖5之配置PR內之相鄰之正三角形T2拉大X方向之距離且縮近Y方向之距離之配置。藉由配置P1f而能夠縮短配置柱狀部CL1~CL3之情形時之Y方向之距離。

此外，當對配置P1f與配置P1a進行比較時，配置P1f中之相鄰之正三角形T1間之距離較長。例如，配置P1f之相鄰之柱狀部CL2之中心間之距離(例如距離d5)，長於配置P1a之相鄰之柱狀部CL2之中心間之距離(例如圖4之d1)。於本實施形態中，柱狀部CL1~CL3以使相鄰之正三角形T1間之距離變長之方式定位。

柱狀部CL1及柱狀部CL2配置為將複數個等腰三角形T4排列於X方向之形狀。相同地，柱狀部CL2與柱狀部CL3配置為將複數個等腰 三角形T4排列於X方向之形狀。

以下，對實施形態之效果進行說明。

圖17係實施形態之半導體記憶裝置之模式平面圖。

圖18係半導體記憶裝置之比較圖。

圖19係半導體記憶裝置之比較圖。

圖20係半導體記憶裝置之比較圖。

圖17~圖20係記憶胞陣列之俯視圖，且係表示貫通於1個電極層WL之柱狀部CL1~CL5之配置之圖。

圖17係表示第2實施形態之柱狀部CL1~CL5之配置(以下，有時稱為本配置)之圖。圖18係表示圖5所示之將柱狀部CL最密地配置之情形時之柱狀部CL1~CL5之配置(以下，有時稱為參考配置1)之參考圖。圖19係表示自圖5所示之將柱狀部CL最密地配置之狀態延長各柱狀部間之X方向之距離之情形時之柱狀部CL1~CL5之配置(以下，有時稱為參考配置2)之參考圖。圖20係表示自圖5所示之將柱狀部CL最密地配置之狀態延長各柱狀部間之X方向之距離之後縮短Y方向之距離之情形時之柱狀部CL1~CL5之配置(以下，有時稱為參考配置3)之參考圖。

圖18中，於將柱狀部CL1~CL5最密地排列之情形時，最密排列方向為Y方向、及相對於Y方向傾斜為±30°之方向之3方向。柱狀部CL1~CL5週期性地排列為正三角格子狀。圖19中，基於參考配置1而延長各柱狀部CL間之X方向之距離。圖20中，基於參考配置2而以使柱狀部CL彼此接近之方式縮短Y方向之距離。

如圖18所示般，將區域G之X方向及Y方向之寬度分別設為W3、W4，將各柱狀部CL1~CL5之寬度設為W5，將相鄰之柱狀部之中心間之距離設為d6。於這種情形時，位元線BL之間距以d6/5表示。此外，位元線BL之半間距以d6/10表示。

如圖17所示般，於以成為與區域G之X方向之寬度W3相同之方式設定區域F之X方向之寬度之情形時，區域F之Y方向之寬度成為W7，各柱狀部CL1~CL5之寬度成為W8。寬度W7為比寬度W4小之值。寬度W8為比寬度W5小之值。

如圖19所示般，於以成為與區域G之X方向之寬度W3相同之方式設定區域H之X方向之寬度之情形時，區域H之Y方向之寬度成為W9，各柱狀部CL1~CL5之寬度成為W8。寬度W9為比寬度W4小之值且比寬度W7大之值。

如圖20所示般，於以成為與區域G之X方向之寬度W3相同之方式設定區域1之X方向之寬度之情形時，區域1之Y方向之寬度成為W10，各柱狀部CL1~CL5之寬度成為W8。寬度W10為比寬度W4及寬度W9小之值且比寬度W7大之值。

於參考配置2、參考配置3及本配置之各柱狀部CL1~CL5之寬度W8為參考配置1之各柱狀部CL1~CL5之寬度W5之0.74倍之情形時，區域F之Y方向之寬度W7為區域G之Y方向之寬度W4之0.616倍。此外，寬度W7，區域H之Y方向之寬度W9之0.84倍，區域1之Y方向之寬度W10之0.95倍。例如，當使寬度W3為300奈米，且使寬度W4為670奈米時，寬度W7為413奈米。

當對本配置與參考配置2及參考配置3進行比較時，本配置能夠縮小配置柱狀部CL之Y方向之距離。由於能夠以使電極層WL之每單位面積之柱狀部CL之數量變多之方式配置柱狀部CL，因此能夠抑制半導體記憶裝置1中之形成記憶胞MC之密度之降低。

此外，當如參考配置1般配置柱狀部CL時，於柱狀部CL之行增加(記憶孔洞之數量增加)之情形時，或者於柱狀部CL之尺寸變小之情形時，有位元線BL間之間隔變窄而於記憶體動作中產生不良情況之顧慮。另一方面，當如本配置般配置柱狀部CL時，即便於柱狀部CL之 行增加之情形時，或者於柱狀部CL之尺寸變小之情形時，亦可保持位元線BL之間隔。由此，能夠抑制於記憶體動作中產生不良情況。

圖21A~圖21D係表示半導體記憶裝置之特性之圖。

圖21A~圖21D係於柱狀部CL之行為3行、4行、5行、9行之情形時，相對於柱狀部CL之縮小率而分別表示配置柱狀部CL之Y方向之距離之縮小率之曲線圖。

圖21A~圖21D之橫軸表示配置柱狀部CL之縮小率CR(%)。隨著縮小率變高，意味著柱狀部CL之尺寸變小。

圖21A~圖21D之縱軸表示配置柱狀部CL之Y方向之距離之縮小率DR(%)。配置柱狀部CL之Y方向之距離係指例如相當於圖17之寬度W7、圖19之寬度W9、及圖20之寬度W10。Y方向之距離之縮小率係將自最密地配置柱狀部CL之狀態延長各柱狀部CL間之X方向之距離之情形時(例如，圖19之參考配置2)之配置柱狀部CL之Y方向之距離設為100%之相對值。隨著縮小率變低，意味著Y方向之距離變小。

直線L1a~L1d表示自圖5所示之將柱狀部CL最密地配置之狀態延長各柱狀部CL間之X方向之距離之情形時之配置柱狀部CL之Y方向之距離之縮小率。曲線C1a~C1d表示自圖5所示之將柱狀部CL最密地配置之狀態延長各柱狀部CL間之X方向之距離之後縮短Y方向之距離之情形時之配置柱狀部CL之Y方向之距離之縮小率。曲線C2a~C2d表示配置實施形態之柱狀部CL之Y方向之距離之縮小率。例如，圖21C表示柱狀部CL之行為5行之情形時之配置柱狀部CL之Y方向之距離之縮小率，直線L1c、曲線C1c及曲線C2c分別表示圖19之參考配置2、圖20之參考配置3、及圖17之本配置中之Y方向之距離之縮小率。

根據圖21A~圖21D，與曲線C2a~C2d對應之實施形態之柱狀部CL之配置，能夠縮小配置柱狀部CL之Y方向之距離。根據圖21A、圖21C及圖21D，於柱狀部之行為奇數行之情形時，實施形態之柱狀部 CL之配置能夠使配置柱狀部CL之Y方向之距離更小。因此，於實施形態中，能夠以使電極層WL之每單位面積之柱狀部CL之數量變多之方式配置柱狀部CL。由此，能夠抑制半導體記憶裝置1中之形成記憶胞MC之密度之降低。

圖22係實施形態之半導體記憶裝置之模式平面圖。

圖23A~圖23C係表示柱狀部之配置之圖。

圖24A~圖24D係表示半導體記憶裝置之特性之圖。

圖25A~圖25D係表示半導體記憶裝置之特性之圖。

圖22係表示記憶胞陣列之俯視圖，且係表示貫通於1個電極層WL之柱狀部CL1~CL5之配置之圖。圖22係表示第2實施形態之柱狀部CL1~CL5之配置之圖。圖23A~圖23C係表示柱狀部CL之配置之圖。圖24A~圖24D及圖25A~圖25D係表示形成柱狀部CL之密度之曲線圖。

如圖22所示般，於柱狀部CL之行為5行之情形時，柱狀部CL1~CL5係藉由將區域J重複排列於X方向，且將區域J於Y方向重複旋轉180度而配置。再者，區域J為被實線包圍之部分。

例如，於柱狀部CL之行為奇數行之情形時，柱狀部CL藉由將區域J重複排列於X方向，且將區域J於Y方向重複旋轉180度而配置。即，於柱狀部CL之行為(2m1+1)行(m1為整數，且為1≦m1≦8)之情形時，柱狀部CL藉由將區域J重複排列於X方向，且將區域J於Y方向重複旋轉180度而配置。

例如，於柱狀部CL之行為偶數行之情形時，柱狀部CL係將區域J重複排列於X方向，且將區域J於Y方向重複旋轉180度，另一方面，將最後之行之柱狀部CL於X方向配置為鋸齒狀。即，於柱狀部CL之行為2m2行(m2為整數，且為2≦m2≦8)之情形時，柱狀部CL係將區域J重複排列於X方向，且將區域J於Y方向重複旋轉180度，另一方面 2m2行之柱狀部CL於X方向配置為鋸齒狀。

此外，於柱狀部CL之行為5行之情形時，實施形態之柱狀部CL藉由於X方向重複形成區域K而配置。區域K為被點線包圍之部分，其面積相當於單位面積。再者，如圖23A所示般，於將圖5所示之柱狀部CL最密地配置之情形時，柱狀部CL藉由於X方向重複形成區域L而配置。區域L之面積相當於將柱狀部CL最密地配置之情形時之單位面積。如圖23B所示般，於自將柱狀部CL最密地配置之狀態延長各柱狀部CL間之X方向之距離之情形時，柱狀部CL藉由於X方向重複形成區域M而配置。區域M之面積相當於自將柱狀部CL最密地配置之狀態延長各柱狀部CL間之X方向之距離之情形時之單位面積。如圖23C所示般，於自將柱狀部CL最密地配置之狀態延長各柱狀部CL間之X方向之距離之後縮短Y方向之距離之情形時，柱狀部CL藉由於X方向重複形成區域N而配置。區域N之面積相當於自將柱狀部CL最密地配置之狀態延長各柱狀部間之X方向之距離之後縮短Y方向之距離之情形時之單位面積。

於圖24A~圖24D中，於柱狀部CL之行為3行、4行、5行、9行之情形時，相對在於X方向重複形成之區域之X方向之長度而分別表示形成柱狀部CL之密度。

圖24A~圖24D之橫軸表示於X方向重複形成之區域之X方向之長度LE(微米)。於X方向重複形成之區域之X方向之長度，相當於例如區域K、區域L、區域M及區域N等之X方向之長度。

圖24A~圖24D之縱軸表示形成柱狀部CL之密度DE(%)。形成柱狀部CL之密度以每單位面積之柱狀部CL之個數表示。

曲線C3a~C3d表示自將柱狀部最密地配置之狀態延長各柱狀部間之X方向之距離之情形時之形成柱狀部CL之密度之值。曲線C4a~C4d表示自將柱狀部最密地配置之狀態延長各柱狀部間之X方向之距 離之後縮短Y方向之距離之情形時之形成柱狀部CL之密度之值。曲線C5a~C5d表示形成實施形態之柱狀部CL之密度之值。例如，圖24C表示柱狀部CL之行為5行之情形時之形成柱狀部CL之密度之值，曲線C3c、曲線C4c及曲線C5c分別表示形成圖19之參考配置2、圖20之參考配置3、及圖17之本配置中之柱狀部CL之密度之值。

例如，於曲線C3a~C3d中，形成柱狀部CL之密度係自將於X方向重複之區域內之柱狀部CL之個數除以於X方向重複之區域之面積所得之值算出。例如，於曲線C3c中，形成柱狀部CL之密度係自將圖23B之區域M內之柱狀部CL之個數(10個)除以區域M之面積所得之值算出。

例如，於曲線C4a~C4d中，形成柱狀部CL之密度係自將於X方向重複之區域內之柱狀部CL之個數除以於X方向重複之區域之面積所得之值而算出。例如，於曲線C4c中，形成柱狀部CL之密度係自將圖23C之區域N內之柱狀部CL之個數(10個)除以區域N之面積所得之值而算出。

例如，於曲線C5a~C5d中，形成柱狀部CL之密度係自將於X方向重複之區域內之柱狀部CL之個數除以於X方向重複之區域之面積所得之值而算出。例如，於曲線C5c中，形成柱狀部CL之密度係自將圖22之區域K內之柱狀部CL之個數(10個)除以區域K之面積所得之值而算出。

隨著密度變低，意味著每單位面積之柱狀部CL之數量變少。再者，於將柱狀部CL最密地配置之情形時，形成柱狀部CL之密度係將圖23A之區域L內之柱狀部CL之個數(10個)除以區域L之面積而算出，其值為28.87%。再者，與形成柱狀部CL之行之數量無關，將柱狀部CL最密地配置之情形時之形成柱狀部CL之密度均為固定之值(28.87%)。

於圖25A~圖25D中，於柱狀部之行為3行、4行、5行、9行之情形時，相對在於X方向重複形成之區域之X方向之長度而分別表示形成柱狀部CL之密度。圖25A~圖25D相當在於圖24A~圖24D中改變橫軸之值所得之曲線圖。圖25A~圖25D之橫軸以圖24A~圖24D之橫軸之值即4.0為基準值(1.0)而相對性地表示圖24A~圖24D之橫軸之值。

曲線C6a~C6d對應於圖24A~圖24D之曲線C3a~C3d。曲線C7a~C7d對應於圖24A~圖24D之曲線C4a~C4d。曲線C8a~C8d對應於圖24A~圖24D之曲線C5a~C5d。

根據圖24A~圖24D及圖25A~圖25D，藉由與曲線C5a~C5d(曲線C8a~C8d)對應之實施形態之柱狀部CL之配置而能夠提高形成柱狀部CL之密度。根據圖24A、圖24C、圖24D、圖25A、圖25C及圖25D，於柱狀部CL之行為奇數行之情形時，藉由實施形態之柱狀部CL之配置而能夠使形成柱狀部CL之密度更高。因此，於實施形態中，能夠以使電極層WL之每單位面積之柱狀部CL之數量變多之方式配置柱狀部CL。由此，能夠抑制半導體記憶裝置1之形成記憶胞MC之密度之降低。

圖26A~圖26D係表示半導體記憶裝置之特性之圖。

圖26A~圖26D係表示形成柱狀部CL之密度之曲線圖，且係於柱狀部CL之行為3行、4行、5行、9行之情形時，相對於格子間之角度而分別表示形成柱狀部CL之密度。

圖26A~圖26D之橫軸表示格子間之角度θ(度)。格子間之角度θ相當於例如圖22之區域K內之等腰三角形T3之角度θ1、及圖23C之區域N內之等腰三角形T5之角度θ2。

圖26A~圖26D之縱軸表示形成柱狀部CL之密度DE(任意單位)。形成柱狀部CL之密度以每單位面積之柱狀部CL之面積表示。隨著密度變低，意味著每單位面積之柱狀部CL之數量變少。再者，將柱狀 部CL之半徑設為1而算出。

曲線C9a~C9d表示於自將柱狀部CL最密地配置之狀態延長各柱狀部CL間之X方向之距離之後縮短Y方向之距離之情形時之形成柱狀部CL之密度之值。曲線C10a~C10d表示形成實施形態之柱狀部CL之密度之值。例如，圖26C表示於柱狀部CL之行為5行之情形時之形成柱狀部CL之密度之值，因此曲線C9c及曲線C10c分別表示圖20之參考配置3及圖17之本配置之形成柱狀部CL之密度之值。

例如，於曲線C9a~C9d中，形成柱狀部CL之密度為將於X方向重複之區域內之柱狀部CL之面積除以於X方向重複之區域之面積而得之值。例如，於曲線C9c中，形成柱狀部CL之密度為將自圖23C之區域N內之柱狀部CL之個數(10個)算出之面積除以區域N之面積而得之值。

例如，於曲線C10a~C10d中，形成柱狀部CL之密度為將於X方向重複之區域內之柱狀部CL之面積除以於X方向重複之區域之面積而得之值。例如，於曲線C10c中，形成柱狀部CL之密度為將自圖22之區域K內之柱狀部CL之個數(10個)算出之面積除以區域K之面積而得之值。

再者，區域N之X方向之長度、及區域K之X方向之長度根據格子間之角度θ而變化。當格子間之角度變大時，各區域之X方向之長度變小。

當比較曲線C9a~C9d及曲線C10a~C10d時，於格子間之角度θ為自30度至60度之範圍，藉由實施形態之柱狀部CL之配置而能夠提高形成柱狀部CL之密度。因此，於實施形態中，能夠以使電極層WL之每單位面積之柱狀部CL之數量變多之方式配置柱狀部CL。由此，能夠抑制半導體記憶裝置1之形成記憶胞MC之密度之降低。

以下，對半導體記憶裝置1之變化例進行說明。

(第6實施形態)

圖27係第6實施形態之半導體記憶裝置之模式立體圖。

圖27係相當於圖1之立體視，且係表示變化例之半導體記憶裝置100。

如圖27所示般，半導體記憶裝置100當與半導體記憶裝置1比較時，還具有導電層60及絕緣層34。絕緣層34設置於基板10之上。於絕緣層34內設置有未圖示之配線層及晶體管等電路元件。導電層60設置於絕緣層34之上。絕緣層30設置於導電層60之上。關於較絕緣層30更靠上側之構成，例如與半導體記憶裝置1相同。再者，配線部LI經由導電層60而與柱狀部CL電性連接。

以下，對實施形態之半導體記憶裝置之製造方法進行說明。

首先，於基板10上形成將絕緣層30及犧牲層交替積層而成之積層體之後，形成貫通積層體並到達基板10之複數個記憶孔洞。複數個記憶孔洞例如以RIE(Reactive Ion Etching，反應性粒子蝕刻)法形成。 例如，使用特定掩膜形成複數個記憶孔洞。複數個記憶孔洞之至少一部分配置為使複數個正三角形於X方向交錯組合而成之形狀。複數個記憶孔洞之一部分未沿X方向配置。

其次，於記憶孔洞內依序形成記憶體膜21A、通道體20A、及核心絕緣部22A。由此，形成柱狀部CL。

繼而，於積層體形成狹縫，經由狹縫而將犧牲層除去之後，於已除去犧牲層之空洞內形成導電層。由此，形成具有複數個電極層WL、複數個絕緣層30、源極側選擇閘極SGS、及汲極側選擇閘極SGD之積層體15。

其次，在於狹縫內形成絕緣膜40之後，形成導電膜。由此，形成配線部LI。例如，於配線部LI間配置複數個柱狀部CL。複數個柱狀部CL之至少一部分配置為使複數個正三角形於X方向交錯組合而成 之形狀。複數個柱狀部CL之一部分未沿X方向配置。

繼而，在於柱狀部CL之上形成接點部Cb及V1之後，形成位元線BL。

如此般製造實施形態之半導體記憶裝置1。

根據以上說明之實施形態，能夠實現抑制形成記憶胞之密度之降低且抑制於記憶體動作中產生不良情況之半導體記憶裝置。

對本發明之若干實施形態進行了說明，但該等實施形態係作為例而提出者，並未意圖限定發明之範圍。該等新穎之實施形態能夠以其他各種方式實施，且可於不脫離發明之要旨之範圍進行各種省略、替換、變更。該等實施形態及其變化包含於發明之範圍及要旨中，並且包含於技術方案之範圍中所記載之發明及其均等之範圍。

Claims (20)

1. 一種半導體記憶裝置，其具備：基板；積層體，其設置於上述基板上，且具有分別隔開而積層之複數個電極層；複數個柱狀部，其等設置於上述積層體內，沿上述積層體之積層方向延伸，且分別具有：半導體部；及記憶體膜，其設置於上述半導體部與上述電極層之間；配線部，其設置於上述積層體內，且於第1方向延伸；及第1配線，其設置於上述複數個柱狀部上，且於相對於上述第1方向交叉之第2方向延伸；且上述複數個柱狀部於設定沿相對於上述第1方向及上述第2方向交叉之第3方向延伸之假想性之第1直線時被分為：第1組，其包含中心軸沿上述第3方向而交替配置於上述第1直線之兩側之n個(n為3以上32以下之整數)柱狀部；及第2組，其包含形成使上述第1組相對於上述第1直線反轉之位置關係之n個柱狀部；且上述第1組及上述第2組交替排列。
2. 如請求項1之半導體記憶裝置，其中上述複數個柱狀部具有配置為三角形狀之第1柱狀部、第2柱狀部及第3柱狀部、及配置為三角形狀之第4柱狀部、第5柱狀部及第6柱狀部，藉由連結上述第1柱狀部之中心、上述第2柱狀部之中心、及上述第3柱狀部之中心之直線而形成之第1三角形，相對於藉由連結上述第4柱狀部之中心、上述第5柱狀部之中心、及上述第6柱狀部之中心之直線而形成之第2三角形反轉，上述第1柱狀部及上述第4柱狀部未沿上述第1方向配置， 於設定沿上述第1方向延伸之假想性之第2直線時，上述第2柱狀部及上述第3柱狀部配置於上述第2直線上，於設定沿上述第1方向延伸之假想性之第3直線時，上述第5柱狀部及上述第6柱狀部配置於上述第3直線上。
3. 如請求項2之半導體記憶裝置，其中上述第1柱狀部與上述第4柱狀部之間之距離，較上述第1柱狀部與上述第5柱狀部之間之距離、及上述第2柱狀部與上述第4柱狀部之間之距離長，上述第1柱狀部與上述第4柱狀部之間之距離，比上述第3柱狀部與上述第6柱狀部之間之距離短。
4. 如請求項3之半導體記憶裝置，其中上述第1柱狀部及上述第5柱狀部、上述第2柱狀部及上述第4柱狀部、上述第3柱狀部及上述第6柱狀部分別沿第4方向配置。
5. 如請求項4之半導體記憶裝置，其中由上述第1方向及上述第4方向形成之第1角度為30度以上60度以下。
6. 如請求項1之半導體記憶裝置，其中上述複數個柱狀部配置於第1區域、及以於上述第1方向與上述第1區域相鄰之方式設置之第2區域，上述第1配線分別於上述第1區域及上述第2區域內以相同數延伸，上述第1區域內之柱狀部以與上述第2區域內之柱狀部之配置不同之方式配置。
7. 如請求項6之半導體記憶裝置，其中上述第1區域內之柱狀部以將上述第2區域內之柱狀部之配置反轉之方式配置。
8. 如請求項6之半導體記憶裝置，其中上述複數個柱狀部以將上述第1區域內之柱狀部之配置與上述第2區域內之柱狀部之配置交替重複之方式配置。
9. 一種半導體記憶裝置，其具備：基板；積層體，其設置於上述基板上，且具有分別隔開而積層之複數個電極層；複數個柱狀部，其等設置於上述積層體內，於上述積層體之積層方向延伸，且分別具有：半導體部；及記憶體膜，其設置於上述半導體部與上述電極層之間；及配線部，其設置於上述積層體內，且於第1方向延伸；且上述複數個柱狀部之至少一部分配置為使複數個正三角形於上述第1方向交錯組合而成之第1形狀，配置為上述第1形狀之柱狀部之一部分未沿上述第1方向配置，配置為上述第1形狀之柱狀部之另一部分沿上述第1方向配置。
10. 如請求項9之半導體記憶裝置，其中上述複數個柱狀部具有配置為上述第1形狀之第1柱狀部、第2柱狀部、第3柱狀部、第4柱狀部、第5柱狀部及第6柱狀部，藉由連結第1柱狀部之中心、第2柱狀部之中心、及第3柱狀部之中心之直線而形成之第1三角形，相對於藉由連結第4柱狀部之中心、第5柱狀部之中心、及第6柱狀部之中心之直線而形成之第2三角形反轉，上述第1柱狀部、上述第2柱狀部及上述第3柱狀部中之一者、與上述第4柱狀部、上述第5柱狀部及上述第6柱狀部中之一者未沿上述第1方向配置。
11. 如請求項10之半導體記憶裝置，其中上述第1柱狀部與上述第4柱狀部之間之距離，較上述第1柱狀部與上述第5柱狀部之間之 距離、及上述第2柱狀部與上述第4柱狀部之間之距離長，上述第1柱狀部與上述第4柱狀部之間之距離，比上述第3柱狀部與上述第6柱狀部之間之距離短。
12. 如請求項11之半導體記憶裝置，其中上述第1柱狀部及上述第5柱狀部、上述第2柱狀部及上述第4柱狀部、及上述第3柱狀部及上述第6柱狀部分別沿第2方向配置。
13. 如請求項12之半導體記憶裝置，其中由上述第1方向及上述第2方向而形成之第1角度為30度以上60度以下。
14. 如請求項9之半導體記憶裝置，其還具備第1配線，該第1配線設置於上述複數個柱狀部上，且於相對於上述第1方向交叉之第3方向延伸。
15. 一種半導體記憶裝置，其具備：基板；積層體，其設置於上述基板上，且具有分別隔開而積層之複數個電極層；複數個柱狀部，其等設置於上述積層體內，於上述積層體之積層方向延伸，且分別具有：半導體部；及記憶體膜，其設置於上述半導體部與上述電極層之間；配線部，其設置於上述積層體內，且於第1方向延伸；及第1配線，其設置於上述複數個柱狀部上，且於相對於上述第1方向交叉之第2方向延伸；且上述複數個柱狀部沿複數個行設置，上述複數個行具有：第1行；第2行，其於上述第2方向與上述第1行相鄰；及第3行，其於上述第2方向與上述第2行相鄰；設置於上述第1行及上述第3行之柱狀部沿上述第1方向配置，設置於上述第2行之柱狀部未沿上述第1方向配置。
16. 如請求項15之半導體記憶裝置，其中上述複數個柱狀部配置為使複數個三角形於上述第1方向交錯組合而成之形狀。
17. 如請求項15之半導體記憶裝置，其中上述複數個行具有於上述第2方向與上述第3行相鄰之第4行，且設置於上述第4行之柱狀部未沿上述第1方向配置。
18. 如請求項17之半導體記憶裝置，其中上述複數個行具有於上述第2方向與上述第4行相鄰之第5行，且設置於上述第5行之柱狀部沿上述第1方向配置。
19. 如請求項18之半導體記憶裝置，其中上述複數個柱狀部配置為使複數個三角形於上述第1方向交錯組合而成之形狀。
20. 如請求項18之半導體記憶裝置，其中上述複數個行具有：第4行，其於上述第2方向與上述第3行相鄰；第5行，其於上述第2方向與上述第4行相鄰；及第6行，其於上述第2方向與上述第5行相鄰；且設置於上述第4行及上述第6行之柱狀部沿上述第1方向配置，設置於上述第5行之柱狀部未沿上述第1方向配置。