CN106531740B - 半导体存储装置 - Google Patents

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CN106531740B CN201610643505.9A CN201610643505A CN106531740B CN 106531740 B CN106531740 B CN 106531740B CN 201610643505 A CN201610643505 A CN 201610643505A CN 106531740 B CN106531740 B CN 106531740B
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Abstract

实施方式的半导体存储装置具备衬底、积层体、多个柱状部、配线部、及第一配线。所述多个柱状部在设定沿与第一方向及第二方向交叉的第三方向延伸的假想性的第一直线时被分为：第一组，包含中心轴沿所述第三方向而交替配置在所述第一直线的两侧的n个(n为3以上且32以下的整数)的柱状部；及第二组，包含形成使所述第一组相对于所述第一直线反转的位置关系的n个柱状部；且所述第一组及所述第二组交替排列。

Description

半导体存储装置
本申请案享有以美国临时专利申请案62/216,882号(申请日：2015年9月10日)及美国专利申请案15/069,432号(申请日：2016年3月14日)为基础申请案的优先权。本申请案通过参照这些基础申请案而包含基础申请案的全部内容。
技术领域
实施方式涉及一种半导体存储装置。
背景技术
提出有如下三维构造的半导体存储装置，即，该半导体存储装置在将电极层介隔绝缘层积层多个而成的积层体形成有存储孔洞，且在该存储孔洞的侧壁介隔电荷蓄积层而设置有成为通道的硅体。电极层作为存储单元的控制栅极发挥功能，通过使存储孔洞的尺寸变小，或使存储孔洞的数量增加，而使半导体存储装置的集成度增加。然而，伴随这种存储单元的微细化，有经由存储孔洞连接的配线变得过密而在存储器动作中产生不良情况的顾虑。
发明内容
本发明的实施方式提供一种抑制在存储器动作中产生不良情况的半导体存储装置。
实施方式的半导体存储装置具备衬底、积层体、多个柱状部、配线部、及第一配线。所述积层体设置在所述衬底上。所述积层体具有多个电极层。所述多个电极层分别隔开而积层。所述多个柱状部设置在所述积层体内。所述多个柱状部在所述积层体的积层方向延伸。所述多个柱状部分别具有：半导体部；及存储器膜，设置在所述半导体部与所述电极层之间。所述配线部设置在所述积层体内。所述配线部在第一方向延伸。所述第一配线设置在所述多个柱状部上。所述第一配线在与所述第一方向交叉的第二方向延伸。所述多个柱状部在设定相对于所述第一方向及所述第二方向交叉的第三方向延伸的假想性的第一直线时被分为：第一组，包含中心轴沿所述第三方向而交替配置在所述第一直线的两侧的n个(n为3以上的整数)柱状部；及第二组，包含形成使所述第一组相对于所述第一直线反转的位置关系的n个柱状部；且所述第一组及所述第二组交替排列。
附图说明
图1是第一实施方式的半导体存储装置的示意立体图。
图2是第一实施方式的半导体存储装置的示意截面图。
图3是图2的区域A的放大图。
图4A是第一实施方式的半导体存储装置的示意平面图。
图4B是表示图4A的一部分的图。
图5是表示柱状部的配置的参考图。
图6是第一实施方式的半导体存储装置的示意平面图。
图7A～图7D是图6的A1-A2线、B1-B2线、C1-C2线及D1-D2线的截面图。
图8A～图8D是图6的E1-E2线、F1-F2线、G1-G2线及H1-H2线的截面图。
图9是第二实施方式的半导体存储装置的示意平面图。
图10是第二实施方式的半导体存储装置的示意平面图。
图11A～图11E是图10的A1-A2线、B1-B2线、C1-C2线、D1-D2线及E1-E2线的截面图。
图12A～图12E是图10的F1-F2线、G1-G2线、H1-H2线、I1-I2线及J1-J2线的截面图。
图13是第三实施方式的半导体存储装置的示意平面图。
图14是第三实施方式的变化例的半导体存储装置的示意平面图。
图15是第四实施方式的半导体存储装置的示意平面图。
图16是第五实施方式的半导体存储装置的示意平面图。
图17是实施方式的半导体存储装置的示意平面图。
图18是半导体存储装置的比较图。
图19是半导体存储装置的比较图。
图20是半导体存储装置的比较图。
图21A～图21D是表示半导体存储装置的特性的图。
图22是实施方式的半导体存储装置的示意平面图。
图23A～图23C是表示柱状部的配置的图。
图24A～图24D是表示半导体存储装置的特性的图。
图25A～图25D是表示半导体存储装置的特性的图。
图26A～图26D是表示半导体存储装置的特性的图。
图27是第六实施方式的半导体存储装置的示意立体图。
具体实施方式
以下，参照图式对实施方式进行说明。另外，各图式中，对相同要素附上相同符号。
以下，以具有三维构造的半导体存储装置为例进行说明。
(第一实施方式)
图1是第一实施方式的半导体存储装置的示意立体图。
图2是第一实施方式的半导体存储装置的示意截面图。图3是图2的区域A的放大图。
图1表示半导体存储装置1的存储单元阵列。图2及图3表示存储单元阵列的截面图。另外，图1中未图示绝缘层31、绝缘层32、绝缘层33及接触部V1。
图1中，将相对于衬底10的上表面10a而平行的方向且相互正交的2个方向设为X方向及Y方向，且将相对于这些X方向及Y方向的双方而正交的方向设为Z方向。Z方向为积层方向。
如图1及图2所示般，在衬底10上介隔绝缘层30而设置有积层体15。积层体15具有多个电极层WL、多个绝缘层30、源极侧选择栅极SGS、及漏极侧选择栅极SGD。多个电极层WL分别隔开而积层，多个绝缘层30设置在多个电极层WL之间。多个电极层WL及多个绝缘层30例如是逐层交替积层。另外，图示的电极层WL的层数为一例，电极层WL的层数为任意。
在积层体15的最下层设置有源极侧选择栅极SGS。在积层体15的最上层设置有漏极侧选择栅极SGD。在积层体15上设置有绝缘层30。
多个电极层WL包含例如金属、金属硅化物或多晶硅。另外，源极侧选择栅极SGS及漏极侧选择栅极SGD可包含与上述多个电极层WL相同的材料，也可包含与上述多个电极层WL不同的材料。绝缘层30、绝缘层31、绝缘层32及绝缘层33使用包含例如硅氧化物的绝缘层。
在积层体15内设置有沿Z方向延伸的柱状部CL。柱状部CL例如设置为圆柱或椭圆柱状。柱状部CL的配置的详细情况将在下文叙述。
如图3所示般，柱状部CL具有通道体20A(半导体部)、存储器膜21A、及核心绝缘部22A。通道体20A为例如硅膜。
存储器膜21A设置在积层体15与通道体20A之间。存储器膜21A从通道体20A侧依序积层有隧道绝缘层21a、电荷蓄积层21b及区块绝缘层21c。隧道绝缘层21a为如下层，即，通常为绝缘性，但当被施加处于半导体存储装置1的驱动电压的范围内的特定电压时流动隧道电流。电荷蓄积层21b为蓄积电荷的层，例如使用包含硅氮化物的层。区块绝缘层21c为即便被在半导体存储装置1的驱动电压的范围内施加电压实质上也不会流动电流的层，且为由高介电常数材料例如硅氧化物、铝氧化物或铪氧化物形成的氧化层，或将这些氧化层积层而成的多层膜。
存储器膜21A也能以具有浮动栅极的方式构成。例如，存储器膜21A也能以如下方式形成，即，挖掘电极层WL，并将浮动栅极埋入于其内部。
核心绝缘部22A设置在通道体20A的内侧。核心绝缘部22A包含例如硅氧化膜，也可包含气隙。也可在通道体20A的内侧设置核心绝缘部22A。
在积层体15设置有在积层体15内沿X方向及Z方向延伸的配线部LI。配线部LI经由接点(未图示)而电性连接于其之上的源极线SL。配线部LI由例如钨等金属材料形成。配线部LI具有相对于XZ平面而平行的板状部分。例如，配线部LI也可将多个板状部分相互连接。例如，在图1中，将配线部LI的2个板状部分相互连接。
在配线部LI的侧壁设置有绝缘膜40。绝缘膜40是与配线部LI相同地沿X方向及Z方向延伸。作为绝缘膜40，使用包含例如硅氧化物的膜。配线部LI在其下表面与柱状部CL电性连接。
接点部Cb设置在通道体20A的上端。此外，接点部V1设置在接点部Cb上。接点部V1比接点部Cb细。接点部Cb及接点部V1例如为接触插塞，且是将钨层及钛氮化层等含金属层积层而形成。
在接点部V1上设置有多个位线BL。多个位线BL分别在X方向隔开，且沿Y方向延伸。多个位线BL例如由金属膜形成。通道体20A的上端经由接点部Cb及接点部V1而连接于位线BL。
从在Y方向隔开的各个区域分别选择1个而得的多个柱状部CL(通道体20A)连接于共通的1个位线BL。各位线BL经由1个接点部V1及1个接点部Cb而连接于1个柱状部CL，该柱状部CL设置在分割为特定区块的积层体15中。此此，“区块”是指相当于相邻的配线部LI间的部分。各位线BL遍及多个区块而在Y方向延伸，且在每一区块连接于1个柱状部CL。另外，图2表示1个位线BL经由接点部V1及接点部Cb而连接于区块内的1个柱状部CL的状态，伴随柱状部CL的配置的柱状部CL及位线BL的连接的详细情况将在下文叙述。
在柱状部CL的上端形成有漏极侧选择晶体管STD，且在下端形成有源极侧选择晶体管STS。存储单元MC、漏极侧选择晶体管STD及源极侧选择晶体管STS为在积层体15的积层方向(Z方向)流动电流的立式晶体管。
上述各选择栅极SGD、SGS作为各选择晶体管STD、STS的栅极电极(控制栅极)发挥功能。在各选择栅极SGD、SGS的各者与通道体20A之间，设置有作为各选择晶体管STD、STS的栅极绝缘膜发挥功能的存储器膜21A。
在漏极侧选择晶体管STD与源极侧选择晶体管STS之间，设置有将各层的电极层WL作为控制栅极的多个存储单元MC。
这些多个存储单元MC、漏极侧选择晶体管STD及源极侧选择晶体管STS通过通道体20A串联连接而构成1个存储器串。通过将该存储器串配置在相对于X-Y面而平行的面方向，例如配置为锯齿格子状，而将多个存储单元MC在X方向、Y方向及Z方向三维地设置。
实施方式的半导体存储装置1能够电性且自由地进行数据的删除·写入，即便切断电源也能够保持存储内容。
以下，对柱状部CL的配置进行叙述。
在以下的图式中，存在表示相邻的柱状部CL接触的部分，但能够以相对柱状部CL的外侧具有裕度的方式配置柱状部CL。
图4A是第一实施方式的半导体存储装置的示意平面图。
图4B是表示图4A的一部分的图。
图5是表示柱状部的配置的参考图。
图6是第一实施方式的半导体存储装置的示意平面图。
图7A～图7D是图6的A1-A2、B1-B2线、C1-C2线及D1-D2线的截面图。
图8A～图8D是图6的E1-E2线、F1-F2线、G1-G2线及H1-H2线的截面图。
图4A是存储单元阵列的俯视图，且是表示贯通于1个电极层WL的柱状部CL1～CL4的配置的图。图4B是表示图4A所示的柱状部CL1～CL4的一部分的图。图5是存储单元阵列的俯视图，且是表示电极层WL的柱状部CL1～CL4的配置的参考图。图6是存储单元阵列的俯视图，且是表示各柱状部CL1～CL4与位线BL的连接的图。图7A～图7D是表示柱状部CL1～CL4与位线BL1～BL4的连接的截面图。图8A～图8D是表示柱状部CL1～CL4与位线BL5～BL8的连接的截面图。
如图4A所示般，将多个柱状部CL1的列即第一列CLA1、多个柱状部CL2的列即第二列CLA2、多个柱状部CL3的列即第三列CLA3、及多个柱状部CL4的列即第四列CLA4形成在电极层WL。虽然以下叙述柱状部的列为4列的情况，但例如能够形成n(n为整数，且为3≦n≦18)列的柱状部CL的列。
于在电极层WL形成有沿X方向的直线的情况下，第一列CLA1的各柱状部CL1位于直线D1上。第二列CLA2的第奇数个的各柱状部CL2位于直线D2a上。第二列CLA2的第偶数个的各柱状部CL2位于直线D2b上。第三列CLA3的各柱状部CL3位于直线D3上。第四列CLA4的第奇数个的各柱状部CL4位于直线D4a上。第四列CLA4的第偶数个的各柱状部CL4位于直线D4b上。例如，各柱状部CL1、CL3排列在沿X方向的直线上，各柱状部CL2、CL4沿X方向排列为锯齿状。另外，第一列CLA1～CLA4的柱状部CL1～CL4从-X方向朝+X方向依序配置。
柱状部CL1～CL4在与X方向及Y方向交叉的方向配置为锯齿状。例如，在图4B中，在将与X方向及Y方向交叉的方向设为方向dr1的情况下，柱状部CL1～CL4未沿方向dr1配置。此外，柱状部CL1～CL4在形成有沿与X方向及Y方向交叉的方向dr2的直线Dr的情况下被分为：组50，包含将柱状部CL的中心交替配置在直线Dr的两侧的柱状部CL；及组51，包含形成使组50相对于直线Dr反转的位置关系的柱状部CL。即，组50包含将柱状部CL1～CL4的中心c1～c4交替配置在直线Dr的两侧的柱状部CL1～CL4，且组51包含形成使组50相对于直线Dr反转的位置关系的柱状部CL1～CL4。在组50及组51中，各柱状部CL1～CL4的中心轴交替配置在直线Dr的两侧。组50及组51在X方向交替排列。
柱状部CL1～CL3配置为将多个正三角形T1在X方向交错组合而成的形状。通过柱状部CL1～CL3以将多个正三角形T1在X方向交错组合的方式形成配置P1a。在相邻的正三角形T1中，一正三角形T1为使另一正三角形T1旋转180度而得的正三角形。在相邻的正三角形T1中，一正三角形T1为使另一正三角形T1上下反转而得的正三角形。正三角形T1例如通过连结柱状部CL1的中心c1、及柱状部CL2的中心c2的直线而形成。正三角形T1例如通过连结柱状部CL2的中心c2、及柱状部CL3的中心c3的直线而形成。
在配置P1a中，例如，柱状部CL2间的距离d1比柱状部CL1与柱状部CL2之间的距离d2、及柱状部CL2与柱状部CL3之间的距离d3长。此外，柱状部CL2间的距离d1比柱状部CL1与柱状部CL3之间的距离d4短。距离d1～距离d4相当于通过连结柱状部CL的中心间的直线而决定的距离。此外，在配置P1a中，例如，相互隔开距离d2的柱状部CL1及柱状部CL2、相互隔开距离d3的柱状部CL2及柱状部CL3、相互隔开距离d4的柱状部CL1及柱状部CL3沿相同方向(方向dr3)配置。
如图5所示般，在将柱状部CL1～CL4最密地排列的情况下，最密排列方向为Y方向、及相对Y方向倾斜为±30°的方向的3方向。柱状部CL1～CL4周期性地排列为正三角格子状。柱状部CL1～CL4沿与X方向及Y方向交叉的方向配置。例如，在将与X方向及Y方向交叉的方向设为方向dr4的情况下，柱状部CL1～CL4沿方向dr4配置。此外，通过柱状部CL1～CL3而以将多个正三角形T2在X方向交错组合的方式形成配置PR。
图4A的配置P1a是在图5的配置PR内的相邻的正三角形T2拉大X方向的距离且缩近Y方向的距离的配置。即，图4A的配置P1a是使图5的配置PR内的相邻的正三角形T2的位置在X方向及Y方向偏移而配置。图4A的柱状部CL1与柱状部CL4(在图4A的例中为第奇数个的柱状部CL4)之间的Y方向的宽度W1，小于图5的柱状部CL1与柱状部CL4之间的Y方向的宽度W2。通过配置P1a而能够缩短配置柱状部CL1～CL4的情况下的Y方向的距离。
柱状部CL1及柱状部CL2配置为将多个等腰三角形T3沿X方向排列的形状。相同地，柱状部CL2与柱状部CL3、及柱状部CL3与柱状部CL4配置为将多个等腰三角形沿X方向排列的形状。等腰三角形T3的角度θ1例如为30度以上60度以下。此外，角度θ1为通过方向dr3与X方向形成的角度。
如图6所示般，第一列CLA1～第四列CLA4的各柱状部CL1～CL4，经由接点部Cb及接点部V1而连接于位线BL。例如，通过将在区域B所示的配线图案LP1与在区域C所示的配线图案LP2交替重复，而将各柱状部CL1～CL4连接于位线BL。配线图案LP1形成位线BL1～BL4，配线图案LP2形成位线BL5～BL8。
在区域B及区域C内分别配置有相同数量的柱状部CL。例如，在区域B及区域C内配置有4个柱状部CL。在区域B及区域C内分别延伸有4个位线BL。
如图7A～图7D所示般，在配线图案LP1中，柱状部CL1、CL2、CL3、CL4经由接点部V1而分别连接于位线BL2、BL1、BL3、BL4。另外，图7A～图7D未图示接点部Cb。
如图8A～图8D所示般，在配线图案LP2中，柱状部CL1、CL2、CL3、CL4经由接点部V1而分别连接于位线BL7、BL5、BL6、BL8。另外，图8A～图8D未图示接点部Cb。
以下，叙述柱状部CL的列为5列的情况。
图9是第二实施方式的半导体存储装置的示意平面图。
图10是第二实施方式的半导体存储装置的示意平面图。
图11A～图11E是图10的A1-A2线、B1-B2线、C1-C2线、D1-D2线及E1-E2线的截面图。
图12A～图12E是图10的F1-F2线、G1-G2线、H1-H2线、I1-I2线及J1-J2线的截面图。
图9是存储单元阵列的俯视图，且为表示贯通于1个电极层WL的柱状部CL1～CL5的配置的图。图10是存储单元阵列的俯视图，且为表示各柱状部CL1～CL5与位线BL的连接的图。图11A～图11E是表示柱状部CL1～CL5与位线BL1～BL5的连接的截面图。图12A～图12D是表示柱状部CL1～CL5与位线BL6～BL10的连接的截面图。
如图9所示般，将多个柱状部CL1的列即第一列CLA1、多个柱状部CL2的列即第二列CLA2、多个柱状部CL3的列即第三列CLA3、多个柱状部CL4的列即第四列CLA4、及多个柱状部CL5的列即第五列CLA5形成在电极层WL。
于在电极层WL形成有沿X方向的直线的情况下，第一列CLA1的各柱状部CL1位于沿X方向的直线D5上。第二列CLA2的第奇数个的各柱状部CL2位于沿X方向的直线D6a上。第二列CLA2的第偶数个的各柱状部CL2位于沿X方向的直线D6b上。第三列CLA3的各柱状部CL3位于沿X方向的直线D7上。第四列CLA4的第奇数个的各柱状部CL4位于沿X方向的直线D8a上。第四列CLA4的第偶数个的各柱状部CL4位于沿X方向的直线D8b上。第五列CLA5的各柱状部CL5位于沿X方向的直线D9上。例如，各柱状部CL1、CL3、CL5排列在沿X方向的直线上，各柱状部CL2、CL4在X方向排列为锯齿状。例如，柱状部CL1～CL5位于相对直线D7而成线对称的位置。另外，第一列CLA1～第五列CLA5的柱状部CL1～CL5从-X方向朝+X方向依序配置。
柱状部CL1～CL5在与X方向及Y方向交叉的方向配置为锯齿状。此外，柱状部CL1～CL5配置为将多个正三角形T1在X方向交错组合而成的形状。通过柱状部CL1～CL3而以将多个正三角形T1在X方向交错组合的方式形成配置P1a。通过柱状部CL3～CL5而以将多个正三角形T1在X方向交错组合的方式形成配置P1b。
配置P1b如图4A的配置P1a般，为在图5的配置PR内的相邻的正三角形T2拉大X方向的距离且缩近Y方向的距离的配置。通过配置P1a、P1b而能够缩短配置柱状部CL1～CL5的情况下的Y方向的距离。
柱状部CL1及柱状部CL2配置为将多个等腰三角形T3沿X方向排列的形状。相同地，柱状部CL2与柱状部CL3、柱状部CL3与柱状部CL4、及柱状部CL4与柱状部CL5配置为将多个等腰三角形沿X方向排列的形状。等腰三角形T3的角度θ1例如为30度以上60度以下。
如图10所示般，第一列CLA1～第五列CLA5的各柱状部CL1～CL5，经由接点部Cb及接点部V1而连接于位线BL。例如，通过将在区域D所示的配线图案LP3、与在区域E所示的配线图案LP4交替重复，而将各柱状部CL1～CL5连接于位线BL。配线图案LP3形成位线BL1～BL5，配线图案LP4形成位线BL6～BL10。例如，在区域D及区域E内配置有5个柱状部CL。在区域D及区域E内分别延伸有5个位线BL。
如图11A～图11E所示般，在配线图案LP3中，柱状部CL1、CL2、CL3、CL4、CL5经由接点部V1而分别连接于位线BL2、BL1、BL4、BL5、BL3。另外，图11A～图11E未图示接点部Cb。
如图12A～图12E所示般，在配线图案LP4中，柱状部CL1、CL2、CL3、CL4、CL5经由接点部V1而分别连接于位线BL8、BL6、BL7、BL10、BL9。另外，图12A～图12E未图示接点部Cb。
以下，叙述柱状部的列为6列的情况。
图13是第三实施方式的半导体存储装置的示意平面图。
图13是存储单元阵列的俯视图，且是表示贯通于1个电极层WL的柱状部CL1～CL6的配置的图。
如图13所示般，将多个柱状部CL1的列即第一列CLA1、多个柱状部CL2的列即第二列CLA2、多个柱状部CL3的列即第三列CLA3、多个柱状部CL4的列即第四列CLA9、多个柱状部CL5的列即第五列CLA5、及多个柱状部CL6的列即第六列CLA6形成在电极层WL。
于在电极层WL形成有沿X方向的直线的情况下，第一列CLA1的各柱状部CL1位于沿X方向的直线D10上。第二列CLA2的第奇数个的各柱状部CL2位于沿X方向的直线D11a上。第二列CLA2的第偶数个的各柱状部CL2位于沿X方向的直线D11b上。第三列CLA3的各柱状部CL3位于沿X方向的直线D12上。第四列CLA4的第奇数个的各柱状部CL4位于沿X方向的直线D13a上。第四列CLA4的第偶数个的各柱状部CL4位于沿X方向的直线D13b上。第五列CLA5的各柱状部CL5位于沿X方向的直线D14上。第六列CLA6的第奇数个的各柱状部CL6位于沿X方向的直线D15a上。第六列CLA6的第偶数个的各柱状部CL6位于沿X方向的直线D15b上。例如，各柱状部CL1、CL3、CL5排列在沿X方向的直线上，各柱状部CL2、CL4、CL6在X方向排列为锯齿状。另外，第一列CLA1～第六列CLA6的柱状部CL1～CL6从-X方向朝+X方向依序配置。
柱状部CL1～CL6在与X方向及Y方向交叉的方向配置为锯齿状。
柱状部CL1～CL5配置为使多个正三角形T1在X方向交错组合而成的形状。通过柱状部CL1～CL3而以将多个正三角形T1在X方向交错组合的方式形成配置P1a。通过柱状部CL3～CL5而以将多个正三角形T1在X方向交错组合的方式形成配置P1b。通过配置P1a、P1b而能够缩短配置柱状部CL1～CL6的情况下的Y方向的距离。
柱状部CL1及柱状部CL2配置为将多个等腰三角形T3排列在X方向的形状。相同地，柱状部CL2与柱状部CL3、柱状部CL3与柱状部CL4、柱状部CL4与柱状部CL5、及柱状部CL5与柱状部CL6配置为将多个等腰三角形排列在X方向的形状。等腰三角形T3的角度θ1例如为30度以上60度以下。
以下，叙述柱状部的列为6列的情况下的变化例。
图14是第三实施方式的变化例的半导体存储装置的示意平面图。
如图14所示般，于在电极层WL形成有沿X方向的直线的情况下，第一列CLA1的各柱状部CL1位于沿X方向的直线D10上。第二列CLA2的第奇数个的各柱状部CL2位于沿X方向的直线D11a上。第二列CLA2的第偶数个的各柱状部CL2位于沿X方向的直线D11b上。第三列CLA3的各柱状部CL3位于沿X方向的直线D12上。第四列CLA4的各柱状部CL4位于沿X方向的直线D16上。第五列CLA5的第奇数个的各柱状部CL5位于沿X方向的直线D17a上。第五列CLA5的第偶数个的各柱状部CL5位于沿X方向的直线D17b上。第六列CLA6的各柱状部CL6位于沿X方向的直线D18上。例如，各柱状部CL1、CL3、CL4、CL6排列在沿X方向的直线上，各柱状部CL2、CL5在X方向排列为锯齿状。另外，第一列CLA1～第六列CLA6的柱状部CL1～CL6从-X方向朝+X方向依序配置。
柱状部CL1～CL6在与X方向及Y方向交叉的方向配置为锯齿状。此外，柱状部CL1～CL6配置为将多个正三角形T1在X方向交错组合而成的形状。通过柱状部CL1～CL3而以将多个正三角形T1在X方向交错组合的方式形成配置P1a。通过柱状部CL4～CL6而以将多个正三角形T1在X方向交错组合的方式形成配置P1c。
配置P1c如图4A的配置P1a般，为在图5的配置PR内的相邻的正三角形T2拉大X方向的距离且缩近Y方向的距离的配置。通过配置P1a、P1c而能够缩短配置柱状部CL1～CL6的情况下的Y方向的距离。
柱状部CL1及柱状部CL2配置为将多个等腰三角形T3排列在X方向的形状。相同地，柱状部CL2与柱状部CL3、柱状部CL4与柱状部CL5、及柱状部CL5与柱状部CL6配置为将多个等腰三角形排列在X方向的形状。等腰三角形T3的角度θ1例如为30度以上60度以下。
在本实施方式中，柱状部CL1～CL6位于相对直线D19而成线对称的位置。直线D19为沿X方向在柱状部CL3与柱状部CL4之间延伸的直线。即，以使柱状部CL1～CL3的配置与柱状部CL4～CL6的配置成为对称的方式形成第一列CLA1～第六列CLA6。将柱状部CL1～CL3的配置以成为对称的方式在Y方向重复而形成第一列CLA1～第六列CLA6。
叙述柱状部的列为6列的情况，柱状部的列也可为8列以上的偶数列。例如，在柱状部的列为8列的情况下，也可将第一实施方式的4列的柱状部CL1～CL4的配置以成为对称的方式在Y方向重复而形成第一列CLA1～第八列CLA8。例如，在柱状部的列为10列的情况下，也可将第二实施方式的5列的柱状部CL1～CL5的配置以成为对称的方式在Y方向重复而形成第一列CLA1～第十列CLA10。
以下，叙述柱状部的列为9列的情况。
图15是第四实施方式的半导体存储装置的示意平面图。
图15是存储单元阵列的俯视图，且是表示贯通于1个电极层WL的柱状部CL1～CL9的配置的图。
如图15所示般，将多个柱状部CL1的列即第一列CLA1、多个柱状部CL2的列即第二列CLA2、多个柱状部CL3的列即第三列CLA3、多个柱状部CL4的列即第四列CLA4、多个柱状部CL5的列即第五列CLA5、多个柱状部CL6的列即第六列CLA6、多个柱状部CL7的列即第七列CLA7、多个柱状部CL8的列即第八列CLA8、多个柱状部CL9的列即第九列CLA9形成在电极层WL。
于在电极层WL形成有沿X方向的直线的情况下，第一列CLA1的各柱状部CL1位于沿X方向的直线D20上。第二列CLA2的第奇数个的各柱状部CL2位于沿X方向的直线D21a上。第二列CLA2的第偶数个的各柱状部CL2位于沿X方向的直线D21b上。第三列CLA3的各柱状部CL3位于沿X方向的直线D22上。第四列CLA4的第奇数个的各柱状部CL4位于沿X方向的直线D23a上。第四列CLA4的第偶数个的各柱状部CL4位于沿X方向的直线D23b上。第五列CLA5的各柱状部CL5位于沿X方向的直线D24上。第六列CLA6的第奇数个的各柱状部CL6位于沿X方向的直线D25a上。第六列CLA6的第偶数个的各柱状部CL6位于沿X方向的直线D25b上。第七列CLA7的各柱状部CL7位于沿X方向的直线D26上。第八列CLA8的第奇数个的各柱状部CL8位于沿X方向的直线D27a上。第八列CLA8的第偶数个的各柱状部CL8位于沿X方向的直线D27b上。第九列CLA9的各柱状部CL9位于沿X方向的直线D28上。例如，各柱状部CL1、CL3、CL5、CL7、CL9排列在沿X方向的直线上，各柱状部CL2、CL4、CL6、CL8在X方向排列为锯齿状。另外，第一列CLA1～第九列CLA9的柱状部CL1～CL9从-X方向朝+X方向依序配置。
柱状部CL1～CL9在与X方向及Y方向交叉的方向配置为锯齿状。此外，柱状部CL1～CL9配置为使多个正三角形T1在X方向交错组合而成的形状。通过柱状部CL1～CL3而以将多个正三角形T1在X方向交错组合的方式形成配置P1a。通过柱状部CL3～CL5而以将多个正三角形T1在X方向交错组合的方式形成配置P1b。通过柱状部CL5～CL7而以将多个正三角形T1在X方向交错组合的方式形成配置P1d。通过柱状部CL7～CL9而以将多个正三角形T1在X方向交错组合的方式形成配置P1e。
配置P1d、P1e如图4A的配置P1a般，为在图5的配置PR内的相邻的正三角形T2拉大X方向的距离且缩近Y方向的距离的配置。通过配置P1a、P1b、P1d、P1e而能够缩短配置柱状部CL1～CL9的情况下的Y方向的距离。
柱状部CL1及柱状部CL2配置为将多个等腰三角形T3排列在X方向的形状。相同地，柱状部CL2与柱状部CL3、柱状部CL3与柱状部CL4、柱状部CL4与柱状部CL5、柱状部CL5与柱状部CL6、柱状部CL6与柱状部CL7、柱状部CL7与柱状部CL8、及柱状部CL8与柱状部CL9配置为将多个等腰三角形排列在X方向的形状。等腰三角形T3的角度θ1例如为30度以上60度以下。
以下，叙述柱状部的配置的变化例。
图16是第五实施方式的半导体存储装置的示意平面图。
图16是存储单元阵列的俯视图，且是表示贯通于1个电极层WL的柱状部CL1～CL3的配置的图。
如图16所示般，将多个柱状部CL1的列即第一列CLA1、多个柱状部CL2的列即第二列CLA2、及多个柱状部CL3的列即第三列CLA3形成在电极层WL。以下叙述柱状部的列为3列的情况，但例如能够形成n(n为整数，且为3≦n≦18)列的柱状部CL的列。
于在电极层WL形成有沿X方向的直线的情况下，第一列CLA1的各柱状部CL1位于沿X方向的直线D29上。第二列CLA2的第奇数个的各柱状部CL2位于沿X方向的直线D30a上。第二列CLA2的第偶数个的各柱状部CL2位于沿X方向的直线D30b上。第三列CLA3的各柱状部CL3位于沿X方向的直线D31上。例如，各柱状部CL1、CL3排列在沿X方向的直线上，各柱状部CL2在X方向排列为锯齿状。另外，第一列CLA1～CLA3的柱状部CL1～CL3从-X方向朝+X方向依序配置。
柱状部CL1～CL3在与X方向及Y方向交叉的方向配置为锯齿状。此外，柱状部CL1～CL3配置为使多个正三角形T1在X方向交错组合而成的形状。通过柱状部CL1～CL3而以将多个正三角形T1在X方向交错组合的方式形成配置P1f。在相邻的正三角形T1中，一正三角形T1为使另一正三角形T1旋转180度而得的正三角形。
配置P1f如图4A的配置P1a般，为在图5的配置PR内的相邻的正三角形T2拉大X方向的距离且缩近Y方向的距离的配置。通过配置P1f而能够缩短配置柱状部CL1～CL3的情况下的Y方向的距离。
此外，当对配置P1f与配置P1a进行比较时，配置P1f中的相邻的正三角形T1间的距离较长。例如，配置P1f的相邻的柱状部CL2的中心间的距离(例如距离d5)，长于配置P1a的相邻的柱状部CL2的中心间的距离(例如图4的d1)。在本实施方式中，柱状部CL1～CL3以使相邻的正三角形T1间的距离变长的方式定位。
柱状部CL1及柱状部CL2配置为将多个等腰三角形T4排列在X方向的形状。相同地，柱状部CL2与柱状部CL3配置为将多个等腰三角形T4排列在X方向的形状。
以下，对实施方式的效果进行说明。
图17是实施方式的半导体存储装置的示意平面图。
图18是半导体存储装置的比较图。
图19是半导体存储装置的比较图。
图20是半导体存储装置的比较图。
图17～图20是存储单元阵列的俯视图，且是表示贯通于1个电极层WL的柱状部CL1～CL5的配置的图。
图17是表示第二实施方式的柱状部CL1～CL5的配置(以下，有时称为本配置)的图。图18是表示图5所示的将柱状部CL最密地配置的情况下的柱状部CL1～CL5的配置(以下，有时称为参考配置1)的参考图。图19是表示从图5所示的将柱状部CL最密地配置的状态延长各柱状部间的X方向的距离的情况下的柱状部CL1～CL5的配置(以下，有时称为参考配置2)的参考图。图20是表示从图5所示的将柱状部CL最密地配置的状态延长各柱状部间的X方向的距离之后缩短Y方向的距离的情况下的柱状部CL1～CL5的配置(以下，有时称为参考配置3)的参考图。
图18中，在将柱状部CL1～CL5最密地排列的情况下，最密排列方向为Y方向、及相对于Y方向倾斜为±30°的方向的3方向。柱状部CL1～CL5周期性地排列为正三角格子状。图19中，基于参考配置1而延长各柱状部CL间的X方向的距离。图20中，基于参考配置2而以使柱状部CL彼此接近的方式缩短Y方向的距离。
如图18所示般，将区域G的X方向及Y方向的宽度分别设为W3、W4，将各柱状部CL1～CL5的宽度设为W5，将相邻的柱状部的中心间的距离设为d6。在这种情况下，位线BL的间距以d6/5表示。此外，位线BL的半间距以d6/10表示。
如图17所示般，在以成为与区域G的X方向的宽度W3相同的方式设定区域F的X方向的宽度的情况下，区域F的Y方向的宽度成为W7，各柱状部CL1～CL5的宽度成为W8。宽度W7为比宽度W4小的值。宽度W8为比宽度W5小的值。
如图19所示般，在以成为与区域G的X方向的宽度W3相同的方式设定区域H的X方向的宽度的情况下，区域H的Y方向的宽度成为W9，各柱状部CL1～CL5的宽度成为W8。宽度W9为比宽度W4小的值且比宽度W7大的值。
如图20所示般，在以成为与区域G的X方向的宽度W3相同的方式设定区域1的X方向的宽度的情况下，区域1的Y方向的宽度成为W10，各柱状部CL1～CL5的宽度成为W8。宽度W10为比宽度W4及宽度W9小的值且比宽度W7大的值。
在参考配置2、参考配置3及本配置的各柱状部CL1～CL5的宽度W8为参考配置1的各柱状部CL1～CL5的宽度W5的0.74倍的情况下，区域F的Y方向的宽度W7为区域G的Y方向的宽度W4的0.616倍。此外，宽度W7，区域H的Y方向的宽度W9的0.84倍，区域1的Y方向的宽度W10的0.95倍。例如，当使宽度W3为300纳米，且使宽度W4为670纳米时，宽度W7为413纳米。
当对本配置与参考配置2及参考配置3进行比较时，本配置能够缩小配置柱状部CL的Y方向的距离。由于能够以使电极层WL的每单位面积的柱状部CL的数量变多的方式配置柱状部CL，因此能够抑制半导体存储装置1中的形成存储单元MC的密度的降低。
此外，当如参考配置1般配置柱状部CL时，在柱状部CL的列增加(存储孔洞的数量增加)的情况下，或者在柱状部CL的尺寸变小的情况下，有位线BL间的间隔变窄而在存储器动作中产生不良情况的顾虑。另一方面，当如本配置般配置柱状部CL时，即便在柱状部CL的列增加的情况下，或者在柱状部CL的尺寸变小的情况下，也可保持位线BL的间隔。由此，能够抑制在存储器动作中产生不良情况。
图21A～图21D是表示半导体存储装置的特性的图。
图21A～图21D是在柱状部CL的列为3列、4列、5列、9列的情况下，相对于柱状部CL的缩小率而分别表示配置柱状部CL的Y方向的距离的缩小率的曲线图。
图21A～图21D的横轴表示配置柱状部CL的缩小率CR(％)。随着缩小率变高，意味着柱状部CL的尺寸变小。
图21A～图21D的纵轴表示配置柱状部CL的Y方向的距离的缩小率DR(％)。配置柱状部CL的Y方向的距离是指例如相当于图17的宽度W7、图19的宽度W9、及图20的宽度W10。Y方向的距离的缩小率是将从最密地配置柱状部CL的状态延长各柱状部CL间的X方向的距离的情况下(例如，图19的参考配置2)的配置柱状部CL的Y方向的距离设为100％的相对值。随着缩小率变低，意味着Y方向的距离变小。
直线L1a～L1d表示从图5所示的将柱状部CL最密地配置的状态延长各柱状部CL间的X方向的距离的情况下的配置柱状部CL的Y方向的距离的缩小率。曲线C1a～C1d表示从图5所示的将柱状部CL最密地配置的状态延长各柱状部CL间的X方向的距离之后缩短Y方向的距离的情况下的配置柱状部CL的Y方向的距离的缩小率。曲线C2a～C2d表示配置实施方式的柱状部CL的Y方向的距离的缩小率。例如，图21C表示柱状部CL的列为5列的情况下的配置柱状部CL的Y方向的距离的缩小率，直线L1c、曲线C1c及曲线C2c分别表示图19的参考配置2、图20的参考配置3、及图17的本配置中的Y方向的距离的缩小率。
根据图21A～图21D，与曲线C2a～C2d对应的实施方式的柱状部CL的配置，能够缩小配置柱状部CL的Y方向的距离。根据图21A、图21C及图21D，在柱状部的列为奇数列的情况下，实施方式的柱状部CL的配置能够使配置柱状部CL的Y方向的距离更小。因此，在实施方式中，能够以使电极层WL的每单位面积的柱状部CL的数量变多的方式配置柱状部CL。由此，能够抑制半导体存储装置1中的形成存储单元MC的密度的降低。
图22是实施方式的半导体存储装置的示意平面图。
图23A～图23C是表示柱状部的配置的图。
图24A～图24D是表示半导体存储装置的特性的图。
图25A～图25D是表示半导体存储装置的特性的图。
图22是表示存储单元阵列的俯视图，且是表示贯通于1个电极层WL的柱状部CL1～CL5的配置的图。图22是表示第二实施方式的柱状部CL1～CL5的配置的图。图23A～图23C是表示柱状部CL的配置的图。图24A～图24D及图25A～图25D是表示形成柱状部CL的密度的曲线图。
如图22所示般，在柱状部CL的列为5列的情况下，柱状部CL1～CL5是通过将区域J重复排列在X方向，且将区域J在Y方向重复旋转180度而配置。另外，区域J为被实线包围的部分。
例如，在柱状部CL的列为奇数列的情况下，柱状部CL通过将区域J重复排列在X方向，且将区域J在Y方向重复旋转180度而配置。即，在柱状部CL的列为(2m1+1)列(m1为整数，且为1≦m1≦8)的情况下，柱状部CL通过将区域J重复排列在X方向，且将区域J在Y方向重复旋转180度而配置。
例如，在柱状部CL的列为偶数列的情况下，柱状部CL是将区域J重复排列在X方向，且将区域J在Y方向重复旋转180度，另一方面，将最后的列的柱状部CL在X方向配置为锯齿状。即，在柱状部CL的列为2m2列(m2为整数，且为2≦m2≦8)的情况下，柱状部CL是将区域J重复排列在X方向，且将区域J在Y方向重复旋转180度，另一方面2m2列的柱状部CL在X方向配置为锯齿状。
此外，在柱状部CL的列为5列的情况下，实施方式的柱状部CL通过在X方向重复形成区域K而配置。区域K为被点线包围的部分，其面积相当于单位面积。另外，如图23A所示般，在将图5所示的柱状部CL最密地配置的情况下，柱状部CL通过在X方向重复形成区域L而配置。区域L的面积相当于将柱状部CL最密地配置的情况下的单位面积。如图23B所示般，在从将柱状部CL最密地配置的状态延长各柱状部CL间的X方向的距离的情况下，柱状部CL通过在X方向重复形成区域M而配置。区域M的面积相当于从将柱状部CL最密地配置的状态延长各柱状部CL间的X方向的距离的情况下的单位面积。如图23C所示般，在从将柱状部CL最密地配置的状态延长各柱状部CL间的X方向的距离之后缩短Y方向的距离的情况下，柱状部CL通过在X方向重复形成区域N而配置。区域N的面积相当于从将柱状部CL最密地配置的状态延长各柱状部间的X方向的距离之后缩短Y方向的距离的情况下的单位面积。
在图24A～图24D中，在柱状部CL的列为3列、4列、5列、9列的情况下，相对于在X方向重复形成的区域的X方向的长度而分别表示形成柱状部CL的密度。
图24A～图24D的横轴表示在X方向重复形成的区域的X方向的长度LE(微米)。在X方向重复形成的区域的X方向的长度，相当于例如区域K、区域L、区域M及区域N等的X方向的长度。
图24A～图24D的纵轴表示形成柱状部CL的密度DE(％)。形成柱状部CL的密度以每单位面积的柱状部CL的个数表示。
曲线C3a～C3d表示从将柱状部最密地配置的状态延长各柱状部间的X方向的距离的情况下的形成柱状部CL的密度的值。曲线C4a～C4d表示从将柱状部最密地配置的状态延长各柱状部间的X方向的距离之后缩短Y方向的距离的情况下的形成柱状部CL的密度的值。曲线C5a～C5d表示形成实施方式的柱状部CL的密度的值。例如，图24C表示柱状部CL的列为5列的情况下的形成柱状部CL的密度的值，曲线C3c、曲线C4c及曲线C5c分别表示形成图19的参考配置2、图20的参考配置3、及图17的本配置中的柱状部CL的密度的值。
例如，在曲线C3a～C3d中，形成柱状部CL的密度是从将在X方向重复的区域内的柱状部CL的个数除以在X方向重复的区域的面积所得的值算出。例如，在曲线C3c中，形成柱状部CL的密度是从将图23B的区域M内的柱状部CL的个数(10个)除以区域M的面积所得的值算出。
例如，在曲线C4a～C4d中，形成柱状部CL的密度是从将在X方向重复的区域内的柱状部CL的个数除以在X方向重复的区域的面积所得的值而算出。例如，在曲线C4c中，形成柱状部CL的密度是从将图23C的区域N内的柱状部CL的个数(10个)除以区域N的面积所得的值而算出。
例如，在曲线C5a～C5d中，形成柱状部CL的密度是从将在X方向重复的区域内的柱状部CL的个数除以在X方向重复的区域的面积所得的值而算出。例如，在曲线C5c中，形成柱状部CL的密度是从将图22的区域K内的柱状部CL的个数(10个)除以区域K的面积所得的值而算出。
随着密度变低，意味着每单位面积的柱状部CL的数量变少。另外，在将柱状部CL最密地配置的情况下，形成柱状部CL的密度是将图23A的区域L内的柱状部CL的个数(10个)除以区域L的面积而算出，其值为28.87％。另外，与形成柱状部CL的列的数量无关，将柱状部CL最密地配置的情况下的形成柱状部CL的密度均为固定的值(28.87％)。
在图25A～图25D中，在柱状部的列为3列、4列、5列、9列的情况下，相对于在X方向重复形成的区域的X方向的长度而分别表示形成柱状部CL的密度。图25A～图25D相当于在图24A～图24D中改变横轴的值所得的曲线图。图25A～图25D的横轴以图24A～图24D的横轴的值即4.0为基准值(1.0)而相对性地表示图24A～图24D的横轴的值。
曲线C6a～C6d对应于图24A～图24D的曲线C3a～C3d。曲线C7a～C7d对应于图24A～图24D的曲线C4a～C4d。曲线C8a～C8d对应于图24A～图24D的曲线C5a～C5d。
根据图24A～图24D及图25A～图25D，通过与曲线C5a～C5d(曲线C8a～C8d)对应的实施方式的柱状部CL的配置而能够提高形成柱状部CL的密度。根据图24A、图24C、图24D、图25A、图25C及图25D，在柱状部CL的列为奇数列的情况下，通过实施方式的柱状部CL的配置而能够使形成柱状部CL的密度更高。因此，在实施方式中，能够以使电极层WL的每单位面积的柱状部CL的数量变多的方式配置柱状部CL。由此，能够抑制半导体存储装置1的形成存储单元MC的密度的降低。
图26A～图26D是表示半导体存储装置的特性的图。
图26A～图26D是表示形成柱状部CL的密度的曲线图，且是在柱状部CL的列为3列、4列、5列、9列的情况下，相对于格子间的角度而分别表示形成柱状部CL的密度。
图26A～图26D的横轴表示格子间的角度θ(度)。格子间的角度θ相当于例如图22的区域K内的等腰三角形T3的角度θ1、及图23C的区域N内的等腰三角形T5的角度θ2。
图26A～图26D的纵轴表示形成柱状部CL的密度DE(任意单位)。形成柱状部CL的密度以每单位面积的柱状部CL的面积表示。随着密度变低，意味着每单位面积的柱状部CL的数量变少。另外，将柱状部CL的半径设为1而算出。
曲线C9a～C9d表示在从将柱状部CL最密地配置的状态延长各柱状部CL间的X方向的距离之后缩短Y方向的距离的情况下的形成柱状部CL的密度的值。曲线C10a～C10d表示形成实施方式的柱状部CL的密度的值。例如，图26C表示在柱状部CL的列为5列的情况下的形成柱状部CL的密度的值，因此曲线C9c及曲线C10c分别表示图20的参考配置3及图17的本配置的形成柱状部CL的密度的值。
例如，在曲线C9a～C9d中，形成柱状部CL的密度为将在X方向重复的区域内的柱状部CL的面积除以在X方向重复的区域的面积而得的值。例如，在曲线C9c中，形成柱状部CL的密度为将从图23C的区域N内的柱状部CL的个数(10个)算出的面积除以区域N的面积而得的值。
例如，在曲线C10a～C10d中，形成柱状部CL的密度为将在X方向重复的区域内的柱状部CL的面积除以在X方向重复的区域的面积而得的值。例如，在曲线C10c中，形成柱状部CL的密度为将从图22的区域K内的柱状部CL的个数(10个)算出的面积除以区域K的面积而得的值。
另外，区域N的X方向的长度、及区域K的X方向的长度根据格子间的角度θ而变化。当格子间的角度变大时，各区域的X方向的长度变小。
当比较曲线C9a～C9d及曲线C10a～C10d时，在格子间的角度θ为从30度至60度的范围，通过实施方式的柱状部CL的配置而能够提高形成柱状部CL的密度。因此，在实施方式中，能够以使电极层WL的每单位面积的柱状部CL的数量变多的方式配置柱状部CL。由此，能够抑制半导体存储装置1的形成存储单元MC的密度的降低。
以下，对半导体存储装置1的变化例进行说明。
(第六实施方式)
图27是第六实施方式的半导体存储装置的示意立体图。
图27是相当于图1的立体视，且是表示变化例的半导体存储装置100。
如图27所示般，半导体存储装置100当与半导体存储装置1比较时，还具有导电层60及绝缘层34。绝缘层34设置在衬底10之上。在绝缘层34内设置有未图示的配线层及晶体管等电路元件。导电层60设置在绝缘层34之上。绝缘层30设置在导电层60之上。关于比绝缘层30更靠上侧的构成，例如与半导体存储装置1相同。另外，配线部LI经由导电层60而与柱状部CL电性连接。
以下，对实施方式的半导体存储装置的制造方法进行说明。
首先，在衬底10上形成将绝缘层30及牺牲层交替积层而成的积层体之后，形成贯通积层体并到达衬底10的多个存储孔洞。多个存储孔洞例如以RIE(Reactive IonEtching，反应性粒子蚀刻)法形成。例如，使用特定掩膜形成多个存储孔洞。多个存储孔洞的至少一部分配置为使多个正三角形在X方向交错组合而成的形状。多个存储孔洞的一部分未沿X方向配置。
其次，在存储孔洞内依序形成存储器膜21A、通道体20A、及核心绝缘部22A。由此，形成柱状部CL。
继而，在积层体形成狭缝，经由狭缝而将牺牲层除去之后，在已除去牺牲层的空洞内形成导电层。由此，形成具有多个电极层WL、多个绝缘层30、源极侧选择栅极SGS、及漏极侧选择栅极SGD的积层体15。
其次，于在狭缝内形成绝缘膜40之后，形成导电膜。由此，形成配线部LI。例如，在配线部LI间配置多个柱状部CL。多个柱状部CL的至少一部分配置为使多个正三角形在X方向交错组合而成的形状。多个柱状部CL的一部分未沿X方向配置。
继而，于在柱状部CL之上形成接点部Cb及V1之后，形成位线BL。
如此般制造实施方式的半导体存储装置1。
根据以上说明的实施方式，能够实现抑制形成存储单元的密度的降低且抑制在存储器动作中产生不良情况的半导体存储装置。
对本发明的若干实施方式进行了说明，但这些实施方式是作为例而提出的，并未意图限定发明的范围。这些新颖的实施方式能够以其他各种方式实施，且可在不脱离发明的要旨的范围进行各种省略、替换、变更。这些实施方式及其变化包含在发明的范围及要旨中，并且包含在技术方案的范围中所记载的发明及其均等的范围。

Claims (20)

1.一种半导体存储装置，其特征在于具备：
衬底；
积层体，设置在所述衬底上，且具有分别隔开而积层的多个电极层；
多个柱状部，设置在所述积层体内，沿所述积层体的积层方向延伸，且分别具有：半导体部；及存储器膜，设置在所述半导体部与所述电极层之间；
配线部，设置在所述积层体内，且在第一方向延伸；及
第一配线，设置在所述多个柱状部上，且在相对于所述第一方向交叉的第二方向延伸；且
所述多个柱状部在设定沿相对于所述第一方向及所述第二方向交叉的第三方向延伸的假想性的第一直线时被分为：第一组，包含中心轴沿所述第三方向而交替配置在所述第一直线的两侧的n个柱状部；及第二组，包含形成使所述第一组相对于所述第一直线反转的位置关系的n个柱状部；且所述第一组及所述第二组交替排列，其中，n为3以上32以下的整数。
2.根据权利要求1所述的半导体存储装置，其特征在于：
所述多个柱状部具有第一柱状部、第二柱状部及第三柱状部、及第四柱状部、第五柱状部及第六柱状部，
通过连结所述第一柱状部的中心、所述第二柱状部的中心、及所述第三柱状部的中心的直线而形成的第一三角形，相对于通过连结所述第四柱状部的中心、所述第五柱状部的中心、及所述第六柱状部的中心的直线而形成的第二三角形反转，
所述第一柱状部及所述第四柱状部未沿所述第一方向配置，
在设定沿所述第一方向延伸的假想性的第二直线时，所述第二柱状部及所述第三柱状部配置在所述第二直线上，
在设定沿所述第一方向延伸的假想性的第三直线时，所述第五柱状部及所述第六柱状部配置在所述第三直线上。
3.根据权利要求2所述的半导体存储装置，其特征在于：
所述第一柱状部与所述第四柱状部之间的距离，比所述第一柱状部与所述第五柱状部之间的距离、及所述第二柱状部与所述第四柱状部之间的距离长，
所述第一柱状部与所述第四柱状部之间的距离，比所述第三柱状部与所述第六柱状部之间的距离短。
4.根据权利要求3所述的半导体存储装置，其特征在于：
所述第一柱状部及所述第五柱状部、所述第二柱状部及所述第四柱状部、所述第三柱状部及所述第六柱状部分别沿第四方向配置。
5.根据权利要求4所述的半导体存储装置，其特征在于：
通过所述第一方向及所述第四方向形成的第一角度为30度以上60度以下。
6.根据权利要求1所述的半导体存储装置，其特征在于：
所述多个柱状部配置在第一区域、及以在所述第一方向与所述第一区域相邻的方式设置的第二区域，
所述第一配线分别在所述第一区域及所述第二区域内以相同数延伸，
所述第一区域内的柱状部以与所述第二区域内的柱状部的配置不同的方式配置。
7.根据权利要求6所述的半导体存储装置，其特征在于：
所述第一区域内的柱状部以将所述第二区域内的柱状部的配置反转的方式配置。
8.根据权利要求6所述的半导体存储装置，其特征在于：
所述多个柱状部以将所述第一区域内的柱状部的配置与所述第二区域内的柱状部的配置交替重复的方式配置。
9.一种半导体存储装置，其特征在于具备：
衬底；
积层体，设置在所述衬底上，且具有分别隔开而积层的多个电极层；
多个柱状部，设置在所述积层体内，在所述积层体的积层方向延伸，且分别具有：半导体部；及存储器膜，设置在所述半导体部与所述电极层之间；及
配线部，设置在所述积层体内，且在第一方向延伸；且
通过连结所述多个柱状部的至少一部分的中心的直线而形成的多个正三角形配置为在所述第一方向交错组合而成的第一形状，
配置为所述第一形状的柱状部的一部分未沿所述第一方向配置，
配置为所述第一形状的柱状部的另一部分沿所述第一方向配置。
10.根据权利要求9所述的半导体存储装置，其特征在于：
所述多个柱状部具有配置为所述第一形状的第一柱状部、第二柱状部、第三柱状部、第四柱状部、第五柱状部及第六柱状部，
通过连结第一柱状部的中心、第二柱状部的中心、及第三柱状部的中心的直线而形成的第一三角形，相对于通过连结第四柱状部的中心、第五柱状部的中心、及第六柱状部的中心的直线而形成的第二三角形反转，
所述第一柱状部、所述第二柱状部及所述第三柱状部中的一者、与所述第四柱状部、所述第五柱状部及所述第六柱状部中的一者未沿所述第一方向配置。
11.根据权利要求10所述的半导体存储装置，其特征在于：
所述第一柱状部与所述第四柱状部之间的距离，比所述第一柱状部与所述第五柱状部之间的距离、及所述第二柱状部与所述第四柱状部之间的距离长，
所述第一柱状部与所述第四柱状部之间的距离，比所述第三柱状部与所述第六柱状部之间的距离短。
12.根据权利要求11所述的半导体存储装置，其特征在于：
所述第一柱状部及所述第五柱状部、所述第二柱状部及所述第四柱状部、及所述第三柱状部及所述第六柱状部分别沿第二方向配置。
13.根据权利要求12所述的半导体存储装置，其特征在于：
通过所述第一方向及所述第二方向而形成的第一角度为30度以上60度以下。
14.根据权利要求9所述的半导体存储装置，其特征在于还具备第一配线，
该第一配线设置在所述多个柱状部上，且在相对于所述第一方向交叉的第三方向延伸。
15.一种半导体存储装置，其特征在于具备：
衬底；
积层体，设置在所述衬底上，且具有分别隔开而积层的多个电极层；
多个柱状部，设置在所述积层体内，在所述积层体的积层方向延伸，且分别具有：半导体部；及存储器膜，设置在所述半导体部与所述电极层之间；
配线部，设置在所述积层体内，且在第一方向延伸；及
第一配线，设置在所述多个柱状部上，且在相对于所述第一方向交叉的第二方向延伸；且
所述多个柱状部沿多个列设置，
所述多个列具有：第一列；第二列，在所述第二方向与所述第一列相邻；及第三列，在所述第二方向与所述第二列相邻；
设置在所述第一列的柱状部的中心全部被沿所述第一方向延伸的假想性的第一直线连接，
设置在所述第二列的柱状部包含：中心被沿所述第一方向延伸的假想性的第二直线连接的柱状部，以及与所述假想性的第二直线重叠、且中心没有被所述假想性的第二直线连接的柱状部；
设置在所述第三列的柱状部的中心全部被沿所述第一方向延伸的假想性的第三直线连接。
16.根据权利要求15所述的半导体存储装置，其特征在于：
通过连结所述多个柱状部的中心的直线而形成的多个三角形配置为在所述第一方向交错组合而成的形状。
17.根据权利要求15所述的半导体存储装置，其特征在于：
所述多个列具有在所述第二方向与所述第三列相邻的第四列，且
设置在所述第四列的柱状部包含：中心被沿所述第一方向延伸的假想性的第四直线连接的柱状部，以及与所述假想性的第四直线重叠、且中心没有被所述假想性的第四直线连接的柱状部。
18.根据权利要求17所述的半导体存储装置，其特征在于：
所述多个列具有在所述第二方向与所述第四列相邻的第五列，且
设置在所述第五列的柱状部的中心全部被沿所述第一方向延伸的假想性的第五直线连接。
19.根据权利要求18所述的半导体存储装置，其特征在于：
通过连结所述多个柱状部的中心的直线而形成的多个三角形配置为在所述第一方向交错组合而成的形状。
20.根据权利要求18所述的半导体存储装置，其特征在于：
所述多个列具有：第六列，在所述第二方向与所述第五列相邻；且
设置在所述第六列的柱状部包含：中心被沿所述第一方向延伸的假想性的第六直线连接的柱状部，以及与所述假想性的第六直线重叠、且中心没有被所述假想性的第六直线连接的柱状部。
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Families Citing this family (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2019161010A (ja) * 2018-03-13 2019-09-19 東芝メモリ株式会社 半導体装置
JP2021089905A (ja) * 2018-03-20 2021-06-10 キオクシア株式会社 半導体記憶装置
JP2019169503A (ja) * 2018-03-22 2019-10-03 東芝メモリ株式会社 半導体記憶装置
JP2019220534A (ja) * 2018-06-18 2019-12-26 キオクシア株式会社 半導体記憶装置およびその製造方法
JP2020043211A (ja) * 2018-09-10 2020-03-19 キオクシア株式会社 半導体装置およびその製造方法
EP3891809A4 (en) * 2019-03-01 2022-07-27 Yangtze Memory Technologies Co., Ltd. THREE-DIMENSIONAL MEMORY DEVICES WITH INCREASED BIT LANE NUMBER ARCHITECTURE
CN113544850A (zh) * 2019-03-19 2021-10-22 铠侠股份有限公司 半导体存储装置
JP2023044424A (ja) * 2021-09-17 2023-03-30 キオクシア株式会社 半導体記憶装置

Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN103441127A (zh) * 2007-04-06 2013-12-11 株式会社东芝 半导体存储装置及其制造方法
CN104347638A (zh) * 2013-07-30 2015-02-11 株式会社东芝 非易失性存储装置

Family Cites Families (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2010080685A (ja) 2008-09-26 2010-04-08 Toshiba Corp 不揮発性記憶装置及びその製造方法
JP2011258776A (ja) * 2010-06-09 2011-12-22 Toshiba Corp 不揮発性半導体メモリ
JP2012174961A (ja) * 2011-02-23 2012-09-10 Toshiba Corp 半導体記憶装置の製造方法
KR102108879B1 (ko) * 2013-03-14 2020-05-11 삼성전자주식회사 수직형 메모리 장치 및 그 제조 방법
JP2015149413A (ja) * 2014-02-06 2015-08-20 株式会社東芝 半導体記憶装置及びその製造方法

Patent Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN103441127A (zh) * 2007-04-06 2013-12-11 株式会社东芝 半导体存储装置及其制造方法
CN104347638A (zh) * 2013-07-30 2015-02-11 株式会社东芝 非易失性存储装置

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