KR101582621B1 - 3차원 적층형 메모리 어레이 및 스트링선택트랜지스터의 문턱전압 결정방법 - Google Patents

3차원 적층형 메모리 어레이 및 스트링선택트랜지스터의 문턱전압 결정방법 Download PDF

Info

Publication number
KR101582621B1
KR101582621B1 KR1020140089558A KR20140089558A KR101582621B1 KR 101582621 B1 KR101582621 B1 KR 101582621B1 KR 1020140089558 A KR1020140089558 A KR 1020140089558A KR 20140089558 A KR20140089558 A KR 20140089558A KR 101582621 B1 KR101582621 B1 KR 101582621B1
Authority
KR
South Korea
Prior art keywords
threshold voltage
string selection
word lines
semiconductor layers
lines
Prior art date
Application number
KR1020140089558A
Other languages
English (en)
Inventor
박병국
이상호
Original Assignee
서울대학교산학협력단
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 서울대학교산학협력단 filed Critical 서울대학교산학협력단
Priority to KR1020140089558A priority Critical patent/KR101582621B1/ko
Priority to US14/798,561 priority patent/US9412462B2/en
Application granted granted Critical
Publication of KR101582621B1 publication Critical patent/KR101582621B1/ko

Links

Images

Classifications

    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C16/00—Erasable programmable read-only memories
    • G11C16/02—Erasable programmable read-only memories electrically programmable
    • G11C16/06—Auxiliary circuits, e.g. for writing into memory
    • G11C16/34—Determination of programming status, e.g. threshold voltage, overprogramming or underprogramming, retention
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/56—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using storage elements with more than two stable states represented by steps, e.g. of voltage, current, phase, frequency
    • G11C11/5621—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using storage elements with more than two stable states represented by steps, e.g. of voltage, current, phase, frequency using charge storage in a floating gate
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/56—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using storage elements with more than two stable states represented by steps, e.g. of voltage, current, phase, frequency
    • G11C11/5621—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using storage elements with more than two stable states represented by steps, e.g. of voltage, current, phase, frequency using charge storage in a floating gate
    • G11C11/5628—Programming or writing circuits; Data input circuits
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C16/00—Erasable programmable read-only memories
    • G11C16/02—Erasable programmable read-only memories electrically programmable
    • G11C16/04—Erasable programmable read-only memories electrically programmable using variable threshold transistors, e.g. FAMOS
    • G11C16/0466—Erasable programmable read-only memories electrically programmable using variable threshold transistors, e.g. FAMOS comprising cells with charge storage in an insulating layer, e.g. metal-nitride-oxide-silicon [MNOS], silicon-oxide-nitride-oxide-silicon [SONOS]
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C16/00—Erasable programmable read-only memories
    • G11C16/02—Erasable programmable read-only memories electrically programmable
    • G11C16/04—Erasable programmable read-only memories electrically programmable using variable threshold transistors, e.g. FAMOS
    • G11C16/0483—Erasable programmable read-only memories electrically programmable using variable threshold transistors, e.g. FAMOS comprising cells having several storage transistors connected in series
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C8/00—Arrangements for selecting an address in a digital store
    • G11C8/12—Group selection circuits, e.g. for memory block selection, chip selection, array selection
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C8/00—Arrangements for selecting an address in a digital store
    • G11C8/14—Word line organisation; Word line lay-out
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B43/00—EEPROM devices comprising charge-trapping gate insulators
    • H10B43/20—EEPROM devices comprising charge-trapping gate insulators characterised by three-dimensional arrangements, e.g. with cells on different height levels
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B43/00—EEPROM devices comprising charge-trapping gate insulators
    • H10B43/20—EEPROM devices comprising charge-trapping gate insulators characterised by three-dimensional arrangements, e.g. with cells on different height levels
    • H10B43/23—EEPROM devices comprising charge-trapping gate insulators characterised by three-dimensional arrangements, e.g. with cells on different height levels with source and drain on different levels, e.g. with sloping channels
    • H10B43/27—EEPROM devices comprising charge-trapping gate insulators characterised by three-dimensional arrangements, e.g. with cells on different height levels with source and drain on different levels, e.g. with sloping channels the channels comprising vertical portions, e.g. U-shaped channels
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B43/00—EEPROM devices comprising charge-trapping gate insulators
    • H10B43/30—EEPROM devices comprising charge-trapping gate insulators characterised by the memory core region
    • H10B43/35—EEPROM devices comprising charge-trapping gate insulators characterised by the memory core region with cell select transistors, e.g. NAND
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C2213/00—Indexing scheme relating to G11C13/00 for features not covered by this group
    • G11C2213/70—Resistive array aspects
    • G11C2213/71—Three dimensional array

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Computer Hardware Design (AREA)
  • Semiconductor Memories (AREA)
  • Non-Volatile Memory (AREA)

Abstract

본 발명은 제한된 문턱전압 상태 수와 SSL 수로도 층수에 제한 없이 층 선택이 가능하거나 최대한 많은 층을 선택할 수 있는 3차원 적층형 메모리 어레이 및 LSMP 방식에 의한 스트링선택트랜지스터의 문턱전압 결정방법을 제공함으로써, SSL 수를 최소화하여 메모리의 집적도를 극대화할 수 있음은 물론 현재 반도체 식각공정의 aspect ratio를 고려했을 때 층 선택에 제한이 없게 된 효과가 있다.

Description

3차원 적층형 메모리 어레이 및 스트링선택트랜지스터의 문턱전압 결정방법{3D STACKED MEMORY ARRAY AND METHOD FOR DETERMINING THRESHOLD VOLTAGES OF STRING SELECTION TRANSISTORS}
본 발명은 3차원 적층형 메모리 어레이에 관한 것으로, 더욱 상세하게는 제한된 스트링선택트랜지스터들의 문턱전압 상태(state) 수와 스트링선택라인(SSL) 수의 조건에서 층 선택을 하기 위한 일반적인 방법 또는 최대한 많은 층을 선택하여 메모리의 집적도를 높이기 위한 3차원 적층형 메모리 어레이 및 스트링선택트랜지스터의 문턱전압 결정방법에 관한 것이다.
최근, 20nm 이하로는 포토 리쏘그래피(photo-lithography) 기술의 한계로 집적도 향상이 어려워짐에 따라 3차원의 적층 가능한 메모리 어레이에 대한 연구가 다양하게 이루어지고 있다.
3차원 적층 형태의 메모리 구조에 있어서 동작상 종래 2차원(2D) 평면 구조와 가장 큰 차이점은 층 선택이 필요하다는 것이다.
쓰기(프로그램) 및 읽기(리드) 과정에 있어서 층 선택을 할 수 있는 다양한 3차원 구조들이 현재 연구되고 있으며, 그 중 하나가 한국 특허 제10-1147526호에 개시된 전기적 초기화로 층을 선택하는 3차원 낸드 플래시 어레이 구조이다.
상기 선행기술은 일명, "Layer selection by erase operation (LASER)" 구조라고 알려져 있는데, 이 구조에 의하면, 각 SSL(한국 특허 제10-1147526호의 도면 1에서는 LSL로 표시되어 있으나, SSL과 동일한 것임)과 각 층으로 분리되어 형성된 액티브 라인의 바디(body)를 이용하여, 각 층마다 SSL과 액티브 라인의 바디(body) 사이에 있는 특정 전하저장층에서 전자를 빼내어 이레이즈(erase) 상태 조합, 즉 초기화 상태 조합을 전기적으로 형성시킴으로써, 종래 한국 등록특허 제10-1036155호에서 물리적으로 형성한 불순물 도핑층 조합을 대신하고, 이로써 용이하게 층 선택을 할 수 있는 장점이 있다.
그러나, 상기 LASER 구조는 각 SSL이 액티브 라인(비트 라인의 각층)과 교차하는 위치에 형성되는 스트링선택트랜지스터들을 초기화시킨 것과 그렇지 않은 것으로 단순히 나누어 구성되도록 함으로써, 층 선택을 위한 SSL의 수를 최소화하여 집적도를 향상시키는 데는 일정한 한계가 있다.
즉, SSL의 개수를 n이라 하고, 각 액티브 라인에 형성되는 스트링선택트랜지스터들 중 초기화된 것의 개수를 r이라 하면, 이로써 수직으로 적층된 층을 선택할 수 있는 층의 수는 n개에서 r개를 선택하여 순서 없이 배열하는 조합(combination)과 같고, 이는 nCr로 표현되므로, nCr이 최대값을 갖기 위해서는 r은 n의 중간값에 가까운 자연수이어야 한다.
상기 LASER 구조가 갖는 한계점을 극복하고자, 한국 특허 제10-1370509호에 의하여 LSM(Layer Selection by Multi-level operation) 방식이 제안되었다. 상기 LSM 방식에 의하면, 이웃한 스트링선택라인을 따라 형성되는 스트링선택트랜지스터들의 문턱전압은 역순으로 배치하여, 문턱전압 상태의 수가 4개일 때 n개의 스트링선택라인으로 총 2n 개의 층 선택이 가능하게 되는 장점이 있다(n이 짝수이고, 문턱전압 상태의 수가 k인 경우에는 k(n/2) 개의 층 선택이 가능함).
그러나, 상기 LSM 방식은 스트링선택라인을 2개씩 짝을 지어 스트링선택트랜지스터들의 문턱전압을 배치하는 것이기 때문에, SSL의 수가 증가함에 따라 선택 가능한 층 수가 늘어나는데, SSL이 홀수일 때에는 둘씩 짝을 짓고 하나가 남게 되는 문제가 있다.
이에, SSL을 2개씩 짝지어서 문턱전압을 역순으로 배치하는 것보다 더 효율적으로 제한된 문턱전압 상태 수와 SSL 수의 조건에서 최대한 많은 층을 선택할 수 있는 방법을 모색하다 본 발명을 하기에 이르렀다.
본 발명은 낸드 플래시는 물론 RRAM 등 복수개의 반도체 층이 수직으로 적층되어 다중 레벨 메모리(multi-level memory)형태로 구현되는 어떠한 어레이 구조에서도 적용될 수 있는 층 선택을 위한 일반적인 문턱전압 결정방법을 제안하여, 제한된 문턱전압 상태 수와 SSL 수로 층수에 제한 없이 층 선택이 가능하거나 최대한 많은 층을 선택할 수 있는 3차원 적층형 메모리 어레이 및 LSMP(Layer Selection by Multi-level Permutation) 방식에 의한 스트링선택트랜지스터의 문턱전압 결정방법을 제공하는데 그 목적이 있다.
상기 목적을 달성하기 위하여, 본 발명에 의한 3차원 적층형 메모리 어레이는 기판 상에 절연막을 사이에 두고 수직으로 적층된 복수개의 반도체층들이 제 1 수평방향으로 일정 거리 이격되며 형성된 복수개의 액티브라인들; 상기 각 액티브라인과 수직되게 전하저장층을 포함하는 절연막층을 사이에 두고 상기 복수개의 반도체층들을 지나며 제 2 수평방향으로 일정거리 이격되어 형성된 복수개의 워드라인들; 및 상기 복수개의 워드라인들 일측에 상기 각 워드라인과 나란하게 전하저장층을 포함하는 절연막층을 사이에 두고 상기 복수개의 반도체층들을 지나며 상기 제 2 수평방향으로 일정거리 이격되어 형성된 복수개의 스트링선택라인들을 포함하여 구성되되, 상기 각 스트링선택라인은 상기 복수개의 반도체층들을 지나가며 수직 적층된 복수개의 스트링선택트랜지스터들을 형성하고, 상기 복수개의 스트링선택라인들의 개수가 n이고, 상기 복수개의 스트링선택트랜지스터들이 적층된 수직방향으로 가질 수 있는 문턱전압 상태의 수를 k라 하고, 상기 k에 해당하는 문턱전압 상태를 V0, V1, V2, V3, ...,Vk-1(단, V0< V1< V2< V3< ...< Vk-1)라 할 경우, (V0 + V1 + V2 + V3 + ... + Vk-1)n을 다항식으로 전개하여 얻은 임의 항
Figure 112015089471289-pat00020
에서, (0 x m0) + (1 x m1) + (2 x m2) + ...+ {(k-1) x mk-1} = L을 만족하는 항들로 그룹을 묶고(여기서, mx는 문턱전압 상태 Vx가 몇 번 들어간 지를 말함), 상기 L 값으로 묶인 그룹의 각 항을 구성하는 문턱전압 상태를 상기 제 2 수평방향으로 상기 각 반도체층을 따라 n개 배열하며 상기 각 스트링선택트랜지스터의 문턱전압이 되도록 한 것을 특징으로 한다.
상기 L 값은 (n/2)x(k-1)보다 크지 않은 최대 정수 또는 상기 최대 정수에 1을 더한 것이 되도록 한 것을 본 발명에 의한 3차원 적층형 메모리 어레이의 다른 특징으로 한다.
상기 각 반도체층을 따라 설정된 문턱전압은 상기 복수개의 스트링선택트랜지스터들이 가질 수 있는 문턱전압 범위 내로 일정하게 조절된 것을 본 발명에 의한 3차원 적층형 메모리 어레이의 다른 특징으로 한다.
상기 복수개의 워드라인들 타측에는 상기 각 워드라인과 나란하게 절연막층을 사이에 두고 상기 복수개의 반도체층들을 지나며 상기 제 2 수평방향으로 일정거리 이격되어 형성된 접지선택라인을 더 포함하여 구성된 것을 본 발명에 의한 3차원 적층형 메모리 어레이의 다른 특징으로 한다.
상기 각 액티브라인은 상기 복수개의 반도체층들의 일단이 상하 층간에 전기적으로 연결되며 상기 스트링선택라인들과 이웃한 일단에서 각 비트라인과 전기적으로 연결되고, 상기 복수개의 반도체층들의 타단은 동일 층간에 상기 접지선택라인에 의하여 전기적으로 연결되며 상기 각 반도체층을 컨택하기 위해 일단이 계단 형상을 갖는 공통접지라인의 담장형 컨택부가 형성되고, 상기 접지선택라인과 이웃하여 상기 복수개의 반도체층들의 상하 전 층을 연결하는 바디가 수직하게 형성된 것을 본 발명에 의한 3차원 적층형 메모리 어레이의 다른 특징으로 한다.
한편, 본 발명에 의한 3차원 적층형 메모리 어레이의 층 선택을 위한 스트링선택트랜지스터의 문턱전압 결정방법은 기판 상에 절연막을 사이에 두고 수직으로 적층된 복수개의 반도체층들이 제 1 수평방향으로 일정 거리 이격되며 형성된 복수개의 액티브라인들; 상기 각 액티브라인과 수직되게 전하저장층을 포함하는 절연막층을 사이에 두고 상기 복수개의 반도체층들을 지나며 제 2 수평방향으로 일정거리 이격되어 형성된 복수개의 워드라인들; 상기 복수개의 워드라인들 일측에 상기 각 워드라인과 나란하게 전하저장층을 포함하는 절연막층을 사이에 두고 상기 복수개의 반도체층들을 지나며 상기 제 2 수평방향으로 일정거리 이격되어 형성된 복수개의 스트링선택라인들; 및 상기 각 스트링선택라인이 상기 복수개의 반도체층들을 지나가며 형성되어 수직 적층된 복수개의 스트링선택트랜지스터들을 포함하여 구성된 3차원 적층형 메모리 어레이의 상기 각 반도체층을 선택하기 위한 상기 각 스트링선택트랜지스터의 문턱전압 결정방법에 있어서,
상기 복수개의 스트링선택라인들의 개수가 n이고, 상기 복수개의 스트링선택트랜지스터들이 적층된 수직방향으로 가질 수 있는 문턱전압 상태의 수를 k라 할 경우,
상기 문턱전압 상태를 V0, V1, V2, V3, ...,Vk -1(단, V0< V1< V2< V3< ...< Vk -1)라 설정하는 단계; (V0 + V1 + V2 + V3 + ... + Vk -1)n을 다항식으로 전개하는 단계;
Figure 112014066733385-pat00001
에서, (0 x m0) + (1 x m1) + (2 x m2) + ...+ {(k-1) x mk -1} = L을 만족하는 항들로 그룹을 묶는 단계(여기서, mx는 문턱전압 상태 Vx가 몇 번 들어간 지를 말함); 및 상기 L 값으로 묶인 그룹의 각 항을 구성하는 상기 문턱전압 상태를 상기 제 2 수평방향으로 상기 각 반도체층을 따라 n개 배열하며 상기 각 스트링선택트랜지스터의 문턱전압이 되도록 결정하는 단계를 포함하거나,
상기 문턱전압 상태를 0, 1, 2, 3, ..., k-1 라 설정하는 단계; (n/2)x(k-1)보다 크지 않은 최대 정수 또는 상기 최대 정수에 1을 더한 것을 L 값으로 하는 단계; 상기 문턱전압 상태 중에서 n개를 중복 가능하게 선택한 후 더하여 상기 L 값이 되는 경우의 수를 구하는 단계; 및 상기 경우의 수가 상기 복수개의 반도체층들을 선택할 수 있는 층수로 하고, 상기 각 반도체층을 따라 n개 배열하며 상기 각 스트링선택트랜지스터의 문턱전압이 되도록 결정하는 단계를 포함하는 것을 특징으로 한다.
상기 문턱전압 상태는 상기 복수개의 스트링선택트랜지스터들이 가질 수 있는 문턱전압 범위 내로 일정하게 조절된 것을 본 발명에 의한 3차원 적층형 메모리 어레이의 층 선택을 위한 스트링선택트랜지스터의 문턱전압 결정방법의 다른 특징으로 한다.
본 발명은 제한된 문턱전압 상태 수와 SSL 수로도 층수에 제한 없이 층 선택이 가능하거나 최대한 많은 층을 선택할 수 있는 3차원 적층형 메모리 어레이 및 LSMP 방식에 의한 스트링선택트랜지스터의 문턱전압 결정방법을 제공함으로써, SSL 수를 최소화하여 메모리의 집적도를 극대화할 수 있음은 물론 현재 반도체 식각공정의 aspect ratio를 고려했을 때 층 선택에 제한이 없게 된 효과가 있다.
도 1a 및 도 1b는 각각 본 발명의 일 실시예에 따른 3차원 적층형 메모리 어레이의 1 단위 빌딩 구조를 보여주는 사시도 및 측면도로 각 층의 스트링선택트랜지스터의 문턱전압 합이 일정함을 보여준다.
도 2a는 도 1b를 간략히 도시한 측면도이고, 도 2b는 본 발명에 의하여 결정할 도 2a의 스트링선택트랜지스터의 문턱전압 분포표이다.
도 3은 본 발명에 의하여 결정한 스트링선택트랜지스터의 문턱전압 분포표(a)로 스트링선택트랜지스터들이 가질 수 있는 문턱전압 범위 내로 일정하게 조절된 문턱전압 분포표(b)로 변환할 수 있음을 보여준다.
도 4는 본 발명에 의한 LSMP 방식과 종래 LASER 및 LSM 방식에 의하여 스트링선택라인(SSL)의 증가에 따라 선택 가능한 층수를 보여주는 대비 그래프이다.
도 5는 주어진 동일 조건에서 본 발명에 의한 LSMP 방식과 종래 LASER 및 LSM 방식에 의하여 선택할 수 있는 층의 수를 보여주는 대비표이다.
도 6은 본 발명의 일 실시예에 따라 스트링선택라인(SSL)의 개수 n=3, 스트링선택트랜지스터의 문턱전압 상태의 수 k=3 일 때, 특정 L 값을 만족하는 항들로 그룹핑하는 모습을 보여주는 다항식 전개도이다.
도 7은 특정 L 값으로 묶인 그룹의 각 항을 구성하는 문턱전압 상태로 각 반도체층을 따라 스트링선택라인 수(n)로 배열하며 도 2b의 스트링선택트랜지스터의 문턱전압 분포표를 채우는 모습을 보여주는 문턱전압 결정 예시도이다.
도 8은 본 발명의 일 실시예에 따라 스트링선택라인(SSL)의 개수 n이 홀수(예컨대, n=3), 스트링선택트랜지스터의 문턱전압 상태의 수 k가 짝수(예컨대, k=6) 일 때는, (n/2)x(k-1)보다 크지 않은 최대 정수 또는 상기 최대 정수에 1을 더한 것, 즉 7 또는 8을 L 값으로 하여도 (a), (b)와 같이 동일한 최대 27층을 선택할 수 있음을 보여주는 문턱전압 결정 예시도(각 좌측) 및 SSL bias 인가표(각 우측)이다.
도 9는 본 발명의 일 실시예에 따라 LSMP에 의한 층 선택을 위한 문턱전압 결정방법 및 SSL 바이어스 조건을 보여주는 순서도이다.
이하, 첨부된 도면을 참조하며 본 발명의 바람직한 실시예에 대하여 설명한다.
우선, 본 발명의 일 실시예에 따른 3차원 적층형 메모리 어레이는 도 1a에 도시된 바와 같이, 기판(미도시) 상에 절연막(20)을 사이에 두고 수직으로 적층된 복수개의 반도체층들(10)이 제 1 수평방향(예컨대, x축 방향)으로 일정 거리 이격되며 형성된 복수개의 액티브라인들(예컨대, 비트라인 40과 접속되는 라인들); 상기 각 액티브라인과 수직되게 전하저장층을 포함하는 절연막층(미도시)을 사이에 두고 상기 복수개의 반도체층들(10)을 지나며 제 2 수평방향(예컨대, y축 방향)으로 일정거리 이격되어 형성된 복수개의 워드라인들(60); 및 상기 복수개의 워드라인들(60) 일측에 상기 각 워드라인과 나란하게 전하저장층(52)을 포함하는 절연막층을 사이에 두고 상기 복수개의 반도체층들(10)을 지나며 상기 제 2 수평방향(y축 방향)으로 일정거리 이격되어 형성된 복수개의 스트링선택라인들(50)을 포함하여 구성되되, 도 1b 및 2a와 같이, 상기 각 스트링선택라인(50: 1st SSL, 2nd SSL, ..., nth SSL)은 상기 복수개의 반도체층들(10: 1st layer, 2nd layer, 3rd layer,...)을 지나가며 수직 적층된 복수개의 스트링선택트랜지스터들을 형성하고, 상기 수직 적층된 복수개의 스트링선택트랜지스터들은 상기 제 2 수평방향(y축 방향)으로 상기 각 반도체층(10)을 따라 설정된 문턱전압의 합이 층을 달리하여도 서로 같도록 상기 각 스트링선택트랜지스터의 상기 전하저장층(52)에 프로그램된 것을 특징으로 한다. 즉, 도 1b와 같이, 제 1 반도체층(A: 1st layer)을 따라 설정된 문턱전압은 P3, P2, P1, E(Erase 상태)이고, 제 3 반도체층(B: 3rd layer)을 따라 설정된 문턱전압은 P3, P1, P2, E로 이들의 합은 층을 달리하여도 일정하도록 한 것에 그 특징이 있다. 여기서, E, P1, P2, P3는 E < P1 < P2 < P3와 같이 일정 크기로 증가하는 관계에 있을 수 있다.
구체적인 실시예로, 상기 복수개의 스트링선택라인들(50)의 개수 n=3이고, 상기 복수개의 스트링선택트랜지스터들이 적층된 수직방향으로 가질 수 있는 문턱전압 상태의 수 k=6이라 할 경우, 다음 표 1과 같이, 문턱전압 상태표를 가정할 수 있다.
[표 1]
Figure 112014066733385-pat00002
상기 표 1에 가정된 문턱전압을 무작위로 중복하여 선택하여, 도 2b와 같이, 스트링선택라인들(50)의 개수 n=3인 스트링선택트랜지스터의 문턱전압 분포표를 채워갈 때, 일반적으로 (n/2)x(k-1)보다 크지 않은 최대 정수를 각 반도체층(10)을 따라 설정된 문턱전압의 합으로 보고 가능한 최대 순열을 얻을 수 있다.
상기 예에서, (n/2)x(k-1)보다 크지 않은 최대 정수를 가우스 기호로 표시하여 계산하면, 다음과 같다.
[(n/2)x(k-1)]=[(3/2)x(6-1)]=[7.5]=7
따라서, 표 1에 가정된 문턱전압을 중복하여 선택하며 3개의 스트링선택라인들(50)에 배치할 때, 합이 7이 되는 다중집합(mutiset)을 각각 만들고, 각 다중집합으로 만들 수 있는 순열(permutation)의 수를 구하면, 아래와 같이 총 27개를 얻을 수 있다.
Figure 112014066733385-pat00003
상기에서 얻은 27개 순열을 각 반도체층(10)을 따라 3개의 스트링선택라인들(50: 1st SSL, 2nd SSL, 3rd SSL)에 배열하면, 도 2b는 도 8a의 좌측 표와 같이 얻을 수 있다.
상기 예와 같이, 상기 복수개의 스트링선택라인들(50)의 개수 n이 홀수이고, 상기 복수개의 스트링선택트랜지스터들이 적층된 수직방향으로 가질 수 있는 문턱전압 상태의 수 k가 짝수인 경우에는, (n/2)x(k-1)보다 크지 않은 최대 정수에 1을 더한 값을 각 반도체층(10)을 따라 설정된 문턱전압의 합으로 보고 가능한 최대 순열을 얻을 수도 있다.
도 8b의 좌측 표는 n=3, k=6일 때, (n/2)x(k-1)보다 크지 않은 최대 정수에 1을 더한 값 즉, 8을 각 반도체층(10)을 따라 설정된 문턱전압의 합으로 보고 얻은 스트링선택트랜지스터의 문턱전압 분포표이다. 도 8b(좌측)의 결과도 도 8a(좌측)와 동일하게 27개 문턱전압 분포 순열을 만들 수 있어, 최대 27개 층을 독립적으로 선택할 수 있음을 알 수 있다.
도 8a 및 도 8b의 각 좌측 표와 같이, 스트링선택트랜지스터의 문턱전압 분포표를 완성한 다음에는 도 3과 같이 상기 복수개의 스트링선택트랜지스터들이 가질 수 있는 문턱전압 범위(threshold voltage window) 내로 일정하게 조절된 후, 조절된 문턱전압의 합이 층을 달리하여도 서로 같도록 상기 각 스트링선택트랜지스터의 전하저장층(52)에 프로그램되도록 하는 것이 바람직하다.
도 3에서는 n=2, k=4인 스트링선택트랜지스터의 문턱전압 분포표(a)를 완성한 다음, 각 스트링선택트랜지스터의 가능한 문턱전압 범위가 -1.5~2.5V일 경우, 도 3(a)의 모든 문턱전압 상태를 -1로 낮추어, 도 3(b)와 같이 조절할 수 있음을 보여준다.
도 4는 본 발명에 의한 LSMP 방식과 종래 LASER 및 LSM 방식에 의하여 스트링선택라인(SSL)의 증가에 따라 선택 가능한 층수를 보여주는 대비 그래프이고, 도 5는 주어진 동일 조건에서 본 발명에 의한 LSMP 방식과 종래 LASER 및 LSM 방식에 의하여 선택할 수 있는 층의 수를 보여주는 대비표이다.
도 4 및 도 5에 의하면, 종래 LASER 방식은 문턱전압 상태가 2개밖에 없으므로 충분한 수의 층을 선택하려면 SSL이 굉장히 많이 필요함을 알 수 있고, 종래 LSM 방식은 SSL을 2개씩 짝을 짓는 방법을 사용함으로써 SSL 개수 선택에 제한이 있고 문턱전압 상태가 4개 여도 비교적 많은 수의 SSL이 필요하고, 특히 주어진 SSL의 개수에서 더 많은 층을 선택하기 위해서는 문턱전압 상태의 수를 늘린다면 한정된 메모리 윈도(memory window) 즉 스트링선택트랜지스터가 가질 수 있는 문턱전압 범위(threshold voltage window)를 더 잘게 나누어야 하므로, 문턱전압의 열화에 취약해지는 문제점이 있다. 그러나, 본 발명에 의한 LSMP 방식을 사용하게 되면, 문턱전압 상태 4개와 SSL 6개만으로도 580층을 선택할 수 있으며, 이는 현재 반도체 식각공정의 aspect ratio를 고려했을 때 3차원 적층형 메모리 어레이에서 더 이상 층 선택에 제한이 없게 됨을 알 수 있다. 또한, 도 5에서 확인되듯이, 본 발명에 의한 LSMP 방식에서 문턱전압 상태 2개일 경우에는 종래 LASER 방식과 동일하고, SSL 2개일 경우에는 종래 LSM 방식과 동일하게 되어, 종래 LASER 방식과 LSM 방식은 본 발명의 특수한 경우에 해당된다고 볼 수도 있다.
다음은, 상기 3차원 적층형 메모리 어레이의 나머지 구성에 대하여 좀 더 설명한다.
상기 각 스트링선택트랜지스터의 게이트 절연막은 각 워드라인(60)으로 형성되는 메모리 셀 소자와 같이, 전하저장층(52)을 포함하는 절연막층 예컨대, ONO층(Oxide/Nitride/Oxide layer)으로 형성할 수 있다. ONO층으로 형성할 경우 상기 전하저장층(52)은 질화막층(Nitride layer)이 된다.
도 8a 및 도 8b의 각 좌측 표와 같은 상기 각 실시예에 의한 스트링선택트랜지스터의 문턱전압 분포표에 의한 문턱전압 또는 도 3과 같이 스트링선택트랜지스터의 문턱전압 범위(threshold voltage window)로 조절된 문턱전압은 상기 전하저장층(52)에 전자의 주입 등으로 프로그램시켜 구현하게 된다. 또한, 상기 각 실시예에 의한 문턱전압으로 프로그램되어 있을 때, 각 층을 선택하기 위한 스트링선택라인의 바이어스 조건(SSL bias)은, 각 스트링선택라인에 수직으로 적층된 스트링선택트랜지스터들 중 j번째 문턱전압 상태 및 이 보다 작은 문턱전압 상태로 설정된 스트링선택트랜지스터들만 켜고(turn-on), 이 보다 큰 j+1번째 문턱전압으로 설정된 스트링선택트랜지스터들은 꺼줄 수 있는(turn-off) 전압을 인가하여야 하므로, 도 8a 및 도 8b의 각 우측 표와 같이, 좌측 문턱전압 분포표에서 j번째 문턱전압 상태와 j+1번째 문턱전압 상태 사이에 있는 값으로 SSL bias 인가표를 만들 수 있다.
상기 복수개의 워드라인들(60) 타측에는, 도 1a와 같이, 상기 각 워드라인(60)과 나란하게 절연막층을 사이에 두고 상기 복수개의 반도체층들(10)을 지나며 상기 제 2 수평방향(y축 방향)으로 일정거리 이격되어 형성된 접지선택라인(GSL: 70)을 더 포함하여 구성된다.
그리고, 상기 각 액티브라인은 상기 복수개의 반도체층들(10)의 일단이, 도 1a와 같이, 도전성 물질층(12)에 의하여 상하 층간에 전기적으로 연결되며 상기 스트링선택라인들(50)과 이웃한 일단에서 소정의 컨택 플러그(30)를 통하여 각 비트라인(40)과 전기적으로 연결되고, 상기 복수개의 반도체층들(10)의 타단은 동일 층간에 상기 접지선택라인(70)에 의하여 전기적으로 연결되며 상기 각 반도체층(10)을 컨택하기 위해 일단이 계단 형상을 갖는 공통접지라인의 담장형 컨택부(90)가 형성되고, 상기 접지선택라인(70)과 이웃하여 상기 복수개의 반도체층들(10)의 상하 전 층을 연결하는 바디(90)가 수직하게 더 형성될 수 있다.
그리고, 상기 접지선택라인(70)도 상기 복수개의 스트링선택라인들(50) 및 상기 복수개의 워드라인들(60)과 동일하게 전하저장층을 포함하는 절연막층을 사이에 두고 상기 복수개의 반도체층들(10)을 지나며 복수개의 접지선택트랜지스터들을 형성하게 된다.
다음은, 상기 실시예에 따른 3차원 적층형 메모리 어레이의 층 선택을 위한 스트링선택트랜지스터의 문턱전압 결정방법에 관한 실시예에 대하여 기술한다.
우선, 일반적인 방법으로, 도 1a와 같이, 상술한 3차원 적층형 메모리 어레이에서 각 반도체층(10)을 선택하기 위한 각 스트링선택트랜지스터의 문턱전압 결정방법에 대한 실시예를 기술한다.
복수개의 스트링선택라인들(50)의 개수가 n이고, 이에 의하여 형성된 복수개의 스트링선택트랜지스터들이 적층된 수직방향으로 가질 수 있는 문턱전압 상태의 수를 k라 할 경우, 먼저, 상기 문턱전압 상태를 V0, V1, V2, V3, ...,Vk -1(단, V0< V1< V2< V3< ...< Vk -1)라 설정하여, 다음 표 2와 같이, 문턱전압 상태표를 가정할 수 있다.
[표 2]
Figure 112014066733385-pat00004
다음, (V0 + V1 + V2 + V3 + ... + Vk -1)n을 다항식으로 전개한다.
이어,
Figure 112014066733385-pat00005
에서, (0 x m0) + (1 x m1) + (2 x m2) + ...+ {(k-1) x mk -1} = L을 만족하는 항들로 그룹을 묶는다. 여기서, mx는 문턱전압 상태 Vx가 몇 번 들어가는지를 말한다. 그리고 상기 L은 0≤L≤n(k-1) 범위을 만족하는 정수가 된다.
이후, 상기 L 값으로 묶인 그룹의 각 항을 구성하는 상기 문턱전압 상태를 상기 제 2 수평방향(y축 방향)으로 상기 각 반도체층(10)을 따라 n개 배열하며, 도 2b 스트링선택트랜지스터의 문턱전압 분포표를 완성하여 상기 각 스트링선택트랜지스터의 문턱전압이 되도록 결정한다.
상기 (V0 + V1 + V2 + V3 + ... + Vk -1)n을 전개한 다항식의 각 항의 계수가 그 항의 순열로 배열할 수 있는 층이 몇 개인지의 정보를 주게 된다. 따라서, 상기 L 값으로 독립적으로 층 선택이 가능한 순열을 얻을 수 있고, 이 중에 계수의 합이 가장 큰 그룹을 선택하면, 주어진 n, k 조건에서 가장 많은 층을 선택할 수 있는 순열로, 도 2b 스트링선택트랜지스터의 문턱전압 분포표를 완성할 수 있게 된다.
도 6은 본 발명의 일 실시예에 따라 스트링선택라인(SSL)의 개수 n=3, 스트링선택트랜지스터의 문턱전압 상태의 수 k=3 일 때, 특정 L 값을 만족하는 항들로 그룹핑하는 모습을 보여주는 다항식 전개도의 일 예를 보여준다.
도 6에 의하면, L=0~6인 7개의 그룹 중 하나를 선택하여 각 반도체층(10)을 따라 각 SSL에 해당 그룹의 문턱전압 상태를 배열하며 도 2b 스트링선택트랜지스터의 문턱전압 분포표를 완성할 수 있게 된다.
도 7은 문턱전압 결정 예시도로, 도 6에서 그룹의 계수의 합이 최대인 L=3인 경우(a)와 그렇지 않은 L=2인 경우(b)로, 각 그룹의 항을 구성하는 문턱전압 상태로 각 반도체층을 따라 스트링선택라인 수(n)로 배열하며 도 2b의 스트링선택트랜지스터의 문턱전압 분포표를 채우는 모습을 보여준다.
다음은, 구체적으로 주어진 조건에서 중복을 피하여 최대로 층 선택을 할 수 있는 스트링선택트랜지스터의 문턱전압 결정방법에 대한 실시예를 기술한다.
상술한 3차원 적층형 메모리 어레이에서 복수개의 스트링선택라인들(50)의 개수가 n이고, 이에 의하여 형성된 복수개의 스트링선택트랜지스터들이 적층된 수직방향으로 가질 수 있는 문턱전압 상태의 수를 k라 할 경우, 먼저, 상기 문턱전압 상태를 0, 1, 2, 3, ..., k-1 라 설정한다. 예컨대, 표 1과 같이 설정한다.
이어, (n/2)x(k-1)보다 크지 않은 최대 정수 또는 상기 최대 정수에 1을 더한 것을 L 값으로 하고, 상기 문턱전압 상태 중에서 n개를 중복 가능하게 선택한 후 더하여 상기 L 값이 되는 경우의 수를 구한다.
예컨대, n=3, k=6일 때, (n/2)x(k-1)보다 크지 않은 최대 정수는 7이 되고, 표 1에 가정된 문턱전압 상태에서 3개 중복하여 선택한 후 합하여 7이 되는 다중집합(mutiset)을 각각 만들고, 각 다중집합으로 만들 수 있는 순열(permutation)의 수를 구하면, 상술한 바와 같이, 아래 총 27개를 얻을 수 있다.
Figure 112014066733385-pat00006
다음, 상기 순열의 수를 상기 복수개의 반도체층들을 선택할 수 있는 층수로 하고, 상기 각 반도체층을 따라 n개 배열하며 도 2b의 스트링선택트랜지스터의 문턱전압 분포표를 채워 상기 각 스트링선택트랜지스터의 문턱전압이 되도록 결정하게 된다.
예컨대, n=3, k=6일 때, 최대 층수가 나오게 하는 그룹의 L값을 (n/2)x(k-1)보다 크지 않은 최대 정수인 7로 하였을 경우는 도 8a의 좌측 표와 같은 문턱전압 결정 예시도를 얻을 수 있고, 같은 조건에서 최대 층수가 나오게 하는 그룹의 L값을 (n/2)x(k-1)보다 크지 않은 최대 정수에 1을 더한 8로 하였을 경우는 도 8b의 좌측 표와 같은 문턱전압 결정 예시도를 얻을 수 있음은 앞서 살펴본 바와 같다.
여기서도, 상기 문턱전압 상태는, 도 3과 같이, 상기 복수개의 스트링선택트랜지스터들이 가질 수 있는 문턱전압 범위 내로 일정하게 조절된 것으로 함이 바람직하다.
도 9는 본 발명의 일 실시예에 따라 LSMP에 의한 층 선택을 위한 문턱전압 결정방법 및 SSL 바이어스 조건을 보여주는 순서도이다. 이에 의하여, 3차원 적층형 메모리 어레이의 층 선택을 위한 스트링선택트랜지스터의 문턱전압을 결정할 수도 있고, 각 SSL 바이어스 조건을 찾을 수도 있다.
이상 설명한 LSMP 방식에 의한 스트링선택트랜지스터의 문턱전압 결정방법은, 낸드 플래시는 물론 RRAM 등 복수개의 반도체 층이 수직으로 적층되어 다중 레벨 메모리(multi-level memory)형태로 구현되는 어떠한 어레이 구조에서도 적용될 수 있는 층 선택을 위한 일반적인 문턱전압 결정방법이므로, 다양한 3차원 적층형 메모리 어레이에 적용될 수 있다.
10: 반도체층
12: 적층매개층
20: 절연막
30: 컨택 플러그
40: 비트라인
50: 스트링선택라인
52: 전하저장층
60: 워드라인
70: 접지선택라인
80: 공통접지라인의 담장형 컨택부
90: 바디

Claims (8)

  1. 기판 상에 절연막을 사이에 두고 수직으로 적층된 복수개의 반도체층들이 제 1 수평방향으로 일정 거리 이격되며 형성된 복수개의 액티브라인들;
    상기 각 액티브라인과 수직되게 전하저장층을 포함하는 절연막층을 사이에 두고 상기 복수개의 반도체층들을 지나며 제 2 수평방향으로 일정거리 이격되어 형성된 복수개의 워드라인들; 및
    상기 복수개의 워드라인들 일측에 상기 각 워드라인과 나란하게 전하저장층을 포함하는 절연막층을 사이에 두고 상기 복수개의 반도체층들을 지나며 상기 제 2 수평방향으로 일정거리 이격되어 형성된 복수개의 스트링선택라인들을 포함하여 구성되되,
    상기 각 스트링선택라인은 상기 복수개의 반도체층들을 지나가며 수직 적층된 복수개의 스트링선택트랜지스터들을 형성하고,
    상기 복수개의 스트링선택라인들의 개수가 n이고, 상기 복수개의 스트링선택트랜지스터들이 적층된 수직방향으로 가질 수 있는 문턱전압 상태의 수를 k라 하고, 상기 k에 해당하는 문턱전압 상태를 V0, V1, V2, V3, ...,Vk-1(단, V0< V1< V2< V3< ...< Vk-1)라 할 경우,
    (V0 + V1 + V2 + V3 + ... + Vk-1)n을 다항식으로 전개하여 얻은 임의 항
    Figure 112015089471289-pat00021
    에서, (0 x m0) + (1 x m1) + (2 x m2) + ...+ {(k-1) x mk-1} = L을 만족하는 항들로 그룹을 묶고(여기서, mx는 문턱전압 상태 Vx가 몇 번 들어간 지를 말함),
    상기 L 값으로 묶인 그룹의 각 항을 구성하는 문턱전압 상태를 상기 제 2 수평방향으로 상기 각 반도체층을 따라 n개 배열하며 상기 각 스트링선택트랜지스터의 문턱전압이 되도록 한 것을 특징으로 하는 3차원 적층형 메모리 어레이.
  2. 제 1 항에 있어서,
    상기 L 값은 (n/2)x(k-1)보다 크지 않은 최대 정수 또는 상기 최대 정수에 1을 더한 것이 되도록 한 것을 특징으로 하는 3차원 적층형 메모리 어레이.
  3. 제 2 항에 있어서,
    상기 각 반도체층을 따라 설정된 문턱전압은 상기 복수개의 스트링선택트랜지스터들이 가질 수 있는 문턱전압 범위 내로 일정하게 조절된 것을 특징으로 하는 3차원 적층형 메모리 어레이.
  4. 제 1 항 내지 제 3 항 중 어느 한 항에 있어서,
    상기 복수개의 워드라인들 타측에는 상기 각 워드라인과 나란하게 절연막층을 사이에 두고 상기 복수개의 반도체층들을 지나며 상기 제 2 수평방향으로 일정거리 이격되어 형성된 접지선택라인을 더 포함하여 구성된 것을 특징으로 하는 3차원 적층형 메모리 어레이.
  5. 제 4 항에 있어서,
    상기 각 액티브라인은 상기 복수개의 반도체층들의 일단이 상하 층간에 전기적으로 연결되며 상기 스트링선택라인들과 이웃한 일단에서 각 비트라인과 전기적으로 연결되고,
    상기 복수개의 반도체층들의 타단은 동일 층간에 상기 접지선택라인에 의하여 전기적으로 연결되며 상기 각 반도체층을 컨택하기 위해 일단이 계단 형상을 갖는 공통접지라인의 담장형 컨택부가 형성되고,
    상기 접지선택라인과 이웃하여 상기 복수개의 반도체층들의 상하 전 층을 연결하는 바디가 수직하게 형성된 것을 특징으로 하는 3차원 적층형 메모리 어레이.
  6. 기판 상에 절연막을 사이에 두고 수직으로 적층된 복수개의 반도체층들이 제 1 수평방향으로 일정 거리 이격되며 형성된 복수개의 액티브라인들;
    상기 각 액티브라인과 수직되게 전하저장층을 포함하는 절연막층을 사이에 두고 상기 복수개의 반도체층들을 지나며 제 2 수평방향으로 일정거리 이격되어 형성된 복수개의 워드라인들;
    상기 복수개의 워드라인들 일측에 상기 각 워드라인과 나란하게 전하저장층을 포함하는 절연막층을 사이에 두고 상기 복수개의 반도체층들을 지나며 상기 제 2 수평방향으로 일정거리 이격되어 형성된 복수개의 스트링선택라인들; 및
    상기 각 스트링선택라인이 상기 복수개의 반도체층들을 지나가며 형성되어 수직 적층된 복수개의 스트링선택트랜지스터들을 포함하여 구성된 3차원 적층형 메모리 어레이의 상기 각 반도체층을 선택하기 위한 상기 각 스트링선택트랜지스터의 문턱전압 결정방법에 있어서,
    상기 복수개의 스트링선택라인들의 개수가 n이고, 상기 복수개의 스트링선택트랜지스터들이 적층된 수직방향으로 가질 수 있는 문턱전압 상태의 수를 k라 할 경우,
    상기 문턱전압 상태를 V0, V1, V2, V3, ...,Vk -1(단, V0< V1< V2< V3< ...< Vk -1)라 설정하는 단계;
    (V0 + V1 + V2 + V3 + ... + Vk -1)n을 다항식으로 전개하는 단계;
    Figure 112014066733385-pat00007
    에서, (0 x m0) + (1 x m1) + (2 x m2) + ...+ {(k-1) x mk -1} = L을 만족하는 항들로 그룹을 묶는 단계(여기서, mx는 문턱전압 상태 Vx가 몇 번 들어간 지를 말함); 및
    상기 L 값으로 묶인 그룹의 각 항을 구성하는 상기 문턱전압 상태를 상기 제 2 수평방향으로 상기 각 반도체층을 따라 n개 배열하며 상기 각 스트링선택트랜지스터의 문턱전압이 되도록 결정하는 단계를 포함하는 것을 특징으로 하는 3차원 적층형 메모리 어레이의 층 선택을 위한 스트링선택트랜지스터의 문턱전압 결정방법.
  7. 기판 상에 절연막을 사이에 두고 수직으로 적층된 복수개의 반도체층들이 제 1 수평방향으로 일정 거리 이격되며 형성된 복수개의 액티브라인들;
    상기 각 액티브라인과 수직되게 전하저장층을 포함하는 절연막층을 사이에 두고 상기 복수개의 반도체층들을 지나며 제 2 수평방향으로 일정거리 이격되어 형성된 복수개의 워드라인들;
    상기 복수개의 워드라인들 일측에 상기 각 워드라인과 나란하게 전하저장층을 포함하는 절연막층을 사이에 두고 상기 복수개의 반도체층들을 지나며 상기 제 2 수평방향으로 일정거리 이격되어 형성된 복수개의 스트링선택라인들; 및
    상기 각 스트링선택라인이 상기 복수개의 반도체층들을 지나가며 형성되어 수직 적층된 복수개의 스트링선택트랜지스터들을 포함하여 구성된 3차원 적층형 메모리 어레이의 상기 각 반도체층을 선택하기 위한 상기 각 스트링선택트랜지스터의 문턱전압 결정방법에 있어서,
    상기 복수개의 스트링선택라인들의 개수가 n이고, 상기 복수개의 스트링선택트랜지스터들이 적층된 수직방향으로 가질 수 있는 문턱전압 상태의 수를 k라 할 경우,
    상기 문턱전압 상태를 0, 1, 2, 3, ..., k-1 라 설정하는 단계;
    (n/2)x(k-1)보다 크지 않은 최대 정수 또는 상기 최대 정수에 1을 더한 것을 L 값으로 하는 단계;
    상기 문턱전압 상태 중에서 n개를 중복 가능하게 선택한 후 더하여 상기 L 값이 되는 경우의 수를 구하는 단계; 및
    상기 경우의 수가 상기 복수개의 반도체층들을 선택할 수 있는 층수로 하고, 상기 각 반도체층을 따라 n개 배열하며 상기 각 스트링선택트랜지스터의 문턱전압이 되도록 결정하는 단계를 포함하는 것을 특징으로 하는 3차원 적층형 메모리 어레이의 층 선택을 위한 스트링선택트랜지스터의 문턱전압 결정방법.
  8. 제 6 항 또는 제 7 항에 있어서,
    상기 문턱전압 상태는 상기 복수개의 스트링선택트랜지스터들이 가질 수 있는 문턱전압 범위 내로 일정하게 조절된 것을 특징으로 하는 3차원 적층형 메모리 어레이의 층 선택을 위한 스트링선택트랜지스터의 문턱전압 결정방법.
KR1020140089558A 2014-07-16 2014-07-16 3차원 적층형 메모리 어레이 및 스트링선택트랜지스터의 문턱전압 결정방법 KR101582621B1 (ko)

Priority Applications (2)

Application Number Priority Date Filing Date Title
KR1020140089558A KR101582621B1 (ko) 2014-07-16 2014-07-16 3차원 적층형 메모리 어레이 및 스트링선택트랜지스터의 문턱전압 결정방법
US14/798,561 US9412462B2 (en) 2014-07-16 2015-07-14 3D stacked memory array and method for determining threshold voltages of string selection transistors

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1020140089558A KR101582621B1 (ko) 2014-07-16 2014-07-16 3차원 적층형 메모리 어레이 및 스트링선택트랜지스터의 문턱전압 결정방법

Publications (1)

Publication Number Publication Date
KR101582621B1 true KR101582621B1 (ko) 2016-01-05

Family

ID=55075115

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020140089558A KR101582621B1 (ko) 2014-07-16 2014-07-16 3차원 적층형 메모리 어레이 및 스트링선택트랜지스터의 문턱전압 결정방법

Country Status (2)

Country Link
US (1) US9412462B2 (ko)
KR (1) KR101582621B1 (ko)

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20170053087A (ko) * 2015-11-05 2017-05-15 에스케이하이닉스 주식회사 3 차원 비휘발성 메모리 소자의 초기화 방법 및 이의 프로그래밍 방법

Families Citing this family (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US9824767B1 (en) * 2016-06-29 2017-11-21 Intel Corporation Methods and apparatus to reduce threshold voltage drift

Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20130042272A (ko) * 2011-10-18 2013-04-26 삼성전자주식회사 3차원 반도체 메모리 장치
KR20130097592A (ko) * 2012-02-24 2013-09-03 서울대학교산학협력단 Ｌｓｍ이 가능한 3차원 적층형 낸드 플래시 메모리 어레이 및 그 동작방법
KR101415744B1 (ko) * 2013-02-20 2014-07-09 서울대학교산학협력단 스트링선택트랜지스터들의 문턱전압을 모니터링하는 ｓｓｌ 상태 확인 빌딩을 구비한 3차원 적층형 낸드 플래시 메모리 어레이, 그 모니터링 및 구동방법

Family Cites Families (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR101036155B1 (ko) 2009-07-09 2011-05-23 서울대학교산학협력단 스타 구조를 갖는 낸드 플래시 메모리 어레이 및 그 제조방법
KR101147526B1 (ko) 2010-04-02 2012-05-21 서울대학교산학협력단 전기적 초기화로 층간 구별되는 3차원 낸드 플래시 메모리 어레이 및 그 제조방법
US8570806B2 (en) * 2011-12-13 2013-10-29 Macronix International Co., Ltd. Z-direction decoding for three dimensional memory array

Patent Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20130042272A (ko) * 2011-10-18 2013-04-26 삼성전자주식회사 3차원 반도체 메모리 장치
KR20130097592A (ko) * 2012-02-24 2013-09-03 서울대학교산학협력단 Ｌｓｍ이 가능한 3차원 적층형 낸드 플래시 메모리 어레이 및 그 동작방법
KR101415744B1 (ko) * 2013-02-20 2014-07-09 서울대학교산학협력단 스트링선택트랜지스터들의 문턱전압을 모니터링하는 ｓｓｌ 상태 확인 빌딩을 구비한 3차원 적층형 낸드 플래시 메모리 어레이, 그 모니터링 및 구동방법

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20170053087A (ko) * 2015-11-05 2017-05-15 에스케이하이닉스 주식회사 3 차원 비휘발성 메모리 소자의 초기화 방법 및 이의 프로그래밍 방법
KR102389077B1 (ko) 2015-11-05 2022-04-22 에스케이하이닉스 주식회사 3 차원 비휘발성 메모리 소자의 초기화 방법 및 이의 프로그래밍 방법

Also Published As

Publication number Publication date
US20160019973A1 (en) 2016-01-21
US9412462B2 (en) 2016-08-09

Similar Documents

Publication Publication Date Title
US11037954B2 (en) Three dimensional flash memory element with middle source-drain line and manufacturing method thereof
EP3332424B1 (en) Methods and apparatus for three-dimensional nand non-volatile memory devices with side source line and mechanical support
KR101415744B1 (ko) 스트링선택트랜지스터들의 문턱전압을 모니터링하는 ｓｓｌ 상태 확인 빌딩을 구비한 3차원 적층형 낸드 플래시 메모리 어레이, 그 모니터링 및 구동방법
KR101370509B1 (ko) Ｌｓｍ이 가능한 3차원 적층형 낸드 플래시 메모리 어레이 및 그 동작방법
KR102022171B1 (ko) 소거 바이어스 제거를 갖고 메모리를 동작시키는 장치 및 방법들
US7977733B2 (en) Non-volatile semiconductor storage device
US11430806B2 (en) Nonvolatile memory device
US10249642B2 (en) Semiconductor memory device
CN118038922A (zh) 三维半导体存储器装置
TW201944541A (zh) 具有複數個下選擇閘極的三維記憶體元件
JP4521366B2 (ja) 不揮発性半導体記憶装置及び不揮発性半導体記憶装置の製造方法
US20160260663A1 (en) Separated lower select line in 3d nand architecture
TWI585776B (zh) 非揮發性記憶元件、及其製造方法與控制設備
US9236127B2 (en) Nonvolatile semiconductor memory device
KR101582621B1 (ko) 3차원 적층형 메모리 어레이 및 스트링선택트랜지스터의 문턱전압 결정방법
TWI536626B (zh) 三維半導體元件
TWI569405B (zh) 記憶體裝置及其應用
KR102493067B1 (ko) 프로그램 동작 시 메모리 셀들 사이의 간섭을 방지하는 3차원 플래시 메모리 및 그 동작 방법
US20220139953A1 (en) Three-dimensional flash memory having improved degree of integration, and manufacturing method therefor
CN112018118B (zh) 3d存储器件及其存储结构和存储结构的控制方法
KR102246877B1 (ko) 집적도를 향상시킨 3차원 플래시 메모리 및 그 제조 방법
KR102211752B1 (ko) 서로 다른 단면적을 갖는 복수의 수직 스트링들을 포함하는 3차원 플래시 메모리 및 그 제조 방법
KR102235608B1 (ko) 스몰 블록이 적용된 3차원 플래시 메모리
KR102099250B1 (ko) 공유 비트 라인 구조를 갖는 3차원 플래시 메모리 소자 및 그 제조 방법
US20220352204A1 (en) Nonvolatile memory device

Legal Events

Date Code Title Description
GRNT Written decision to grant
FPAY Annual fee payment

Payment date: 20181203

Year of fee payment: 4

FPAY Annual fee payment

Payment date: 20191203

Year of fee payment: 5