JP2004507088A - トレンチゲート半導体装置の製造方法 - Google Patents

トレンチゲート半導体装置の製造方法 Download PDF

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Abstract

トレンチゲート半導体装置、例えばパワートランジスタあるいはメモリ装置の製造方法は、第１の窓（５１ａ）を有する第１のマスク（５１）を半導体本体（１０）の表面（１０ａ）に形成するステップと、第２の材料からなる薄い層（５２）を第１の窓（５１ａ）に設けるステップと、湾曲側壁を有する第３の材料からなる中間マスク（５３Ａ，５３Ｂ）を形成し、かつこの中間マスク（５３Ａ，５３Ｂ）を使用し、トレンチゲートトレンチ（２０）をエッチングするために使用される第２の窓（５２ａ）を有する第２の材料からなる２つのＬ状部（５２Ａ，５２Ｄおよび５２Ｂ，５２Ｅ）を形成するステップとを含む。各Ｌ状部の矩形ベース部（５２Ｄ，５２Ｅ）は、このトレンチ（２０）がエッチング中狭く保持されることを保証する。狭いトレンチは、低電圧セルラトレンチゲートパワートランジスタの低固有オン抵抗および低ＲＣ遅延にとって有利である。狭く深いトレンチは、メモリセルがトレンチゲートによって囲まれるスイッチングトランジスタセルおよび同じトレンチのより低い部分の蓄積キャパシタを有するＤＲＡＭ装置のセル密度にとっても有利である。

Description

【０００１】
本発明は、複数のトランジスタセルを有する半導体本体を含み、各トランジスタセルが、トレンチ内にゲート材料を有する半導体本体の中に延びるトレンチを含むトレンチゲートによって囲まれ、かつ各トランジスタセルが、トレンチゲートに隣接するチャネル適合領域によって分離されるソース領域およびドレイン領域を有する型のトレンチゲート半導体装置の製造方法に関する。本発明はまた、このような方法によっても製造される型の半導体装置にも関する。
【０００２】
ＰＣＴ出願第９９／５４９１８号（我々の参照番号ＰＨＢ３４２４５号）明細書から公知である上記の型のトレンチゲート半導体装置を製造する方法においては、
（ａ）後で形成される前記トレンチの中間点パスと一致する中間点パスをそれぞれ有する複数の第１の窓を有する第１の材料からなる第１のマスクを半導体本体の表面に形成するステップと、
（ｂ）それぞれ第１の窓の第１のマスクへの２つの側壁拡張部を設けることによって第１の窓内部に形成され、かつ第１の窓よりも小さい複数の第２の窓を有する第２のマスクを前記半導体本体上に形成するステップと、
（ｃ）半導体本体の中にエッチングすることによってトレンチを第２の窓に形成するステップと
を含んでいる。
【０００３】
ＰＣＴ出願第９９／５４９１８号明細書に開示された方法においては、上記のステップ（ａ）、（ｂ）および（ｃ）は、５μｍあるいはそれよりも小さい再現できるトランジスタセルピッチを可能にするセルフアライメントプロセスによって縦型パワートランジスタとして半導体装置を製造する際に含まれる。トレンチゲートトレンチの幅は検討されていなくて、そこに開示された方法においては、各第２の窓を形成する第１のマスクへの２つの側壁拡張部は、各々湾曲側壁を有する。トレンチのエッチング中、これらの側壁拡張部の幅は、その湾曲側壁表面により減少する。そうすることによって、第２の窓つまりトレンチは、トレンチエッチング中拡大される。
【０００４】
本発明の目的は、トレンチゲート半導体装置に狭いトレンチを製造するためにより良く適合される方法を提供することにある。
【０００５】
本発明によれば、前述のステップ（ａ）、（ｂ）および（ｃ）を含む製造方法において、
（ｄ）第１のマスクの側壁上の垂直部および半導体本体の表面上のベース部を有する、第２のマスクが形成される第２の材料からなる連続層を、各第１の窓に設けるステップと、
（ｅ）第２の材料からなる層の垂直部を覆い、かつ第２の窓が形成される場所を除いて第２の材料からなる層のベース部を覆う第３の材料からなる中間マスクを各第１の窓に形成するステップと、
（ｆ）各第１の窓の中間マスクを使用し、第２の材料からなる層のベース部をエッチングし、かつ第２の窓を形成するステップと、
（ｇ）中間マスクを取り除き、第１のマスクへの２つの側壁拡張部として各第１の窓内部の第２の材料からなる一対のＬ状部を残すステップと
を含み、各Ｌ状部は、半導体本体表面に平行な上部表面および半導体本体表面に垂直な側面表面を有する矩形断面ベース部を有し、ステップ（ｇ）の後にステップ（ｃ）を実行してトレンチを形成する
ことを特徴とする請求項１に記載の製造方法が提供される。
【０００６】
本発明の方法では、各Ｌ状部の矩形断面ベース部は、トレンチエッチング中第２の窓をかなり広くすることが全然ないように保証する。このトレンチは、垂直方向に均一にエッチングされ、Ｌ状部によって画定される第２の窓によりエッチング中狭く保持される。
【０００７】
特開平９−１３４９１６号公報は、第２の窓がトレンチゲート装置のトレンチをエッチングするために使用されるのではなく、その代わりに凹まされた部分酸化分離領域を受け入れる浅い溝をエッチングするために使用されることを除いて本発明の上記に示された公知のステップ（ａ）、（ｂ）および（ｃ）と同様のステップを含む半導体装置を製造する方法を開示している。第２の窓を形成するために第１のマスクに提供される側壁拡張部は、湾曲側壁を有する一部としてこの文献の１つの実施形態に開示され、Ｌ状部として他の実施形態に開示されている。狭いトレンチゲート装置のトレンチのさらに良好な製造の目的のために本発明の方法で製造されるこれらの２つの種類の側壁拡張部間の選択は、文献特開平９−１３４９１６号公報の教示から誘導できるものではない。
【０００８】
半導体装置を縦型パワートランジスタとして製造するためのものである方法に適合される機能および半導体装置をメモリ装置として製造するための方法に適合される特徴を含む本発明による方法の好ましい特徴は、請求項２ないし１５に特定されている。本発明の方法によって製造されたトレンチゲート・パワートランジスタおよびこのようなパワートランジスタの好ましい特徴は、請求項１６ないし１９に特定されている。本発明の方法によって製造されるメモリ装置は請求項２０に特定されている。ここに述べた好ましい特徴の利点は、以下に述べる実施の形態に関して説明される。
【０００９】
次に添付図面を参照して、本発明の実施の形態が一例として説明される。
【００１０】
全図とも概略図であり、一定の比率に従って作図されている訳ではないことに注意すべきである。すなわち、図面上の各要素の相対寸法および比率は、図を明瞭にし、かつ見やすくするために、部分的に大きさを誇張したり逆に縮小したりして示されている。また、異なる製造工程および修正された実施形態および異なる実施形態の対応する特徴あるいは類似する特徴を示すために同じ参照符号が使用されている。
【００１１】
図２は、複数のトランジスタセルを有する縦型トレンチゲート・パワートランジスタの典型的な実施形態を示すものである。各トランジスタセルは、トレンチ２０内にゲート材料１１を含むトレンチゲートによって囲まれ、各トランジスタセルは、トレンチゲートに隣接する逆の第２の導電型（すなわち、本例ではｐ型）のチャネル適合領域１５によって分離される第１の導電型（この例ではｎ型）のソース領域およびドレイン領域１３，１４をそれぞれを有する。この装置のオン状態でゲート１１への電圧信号の印加は、公知の方法で領域１５に伝導チャネル１２を誘起し、ソース領域およびドレイン領域１３，１４間のこの伝導チャネル１２の電流の流れを制御するのに役立つ。
【００１２】
このソース領域１３は、装置本体の上部主表面１０ａでソース電極２３によって接触される。この領域１４は、高導電率の基板領域１４ａ上の高抵抗率（低ドーピング）のエピタキシャル層によって形成されるドレインドリフト領域であってもよい。この基板領域１４ａは、縦型ＭＯＳＦＥＴを提供するように、この領域１４と同じ導電型（この例ではｎ形）のものであってもよいし、あるいは縦型ＩＧＢＴを提供するように逆の導電型（この例ではｐ形）のものであってもよい。この基板領域１４ａは、ＭＯＳＦＥＴの場合はドレイン電極と呼ばれ、ＩＧＢＴの場合はアノード電極と呼ばれる電極２４によって装置本体の底部主表面１０ｂに接触される。
【００１３】
図２の装置は、図１Ａないし１Ｇにおいて、下記のステップを含む方法、すなわち、
半導体本体１０（一般的には単結晶シリコンからなる）の表面１０ａに、複数の第１の窓５１ａを有する第１の材料からなる第１のマスク５１を形成するステップ（図１Ａ参照）と、
次に、各第１の窓５１ａ内で、第１のマスク５１の側壁上の垂直部５２Ａ，５２Ｂおよび半導体本体の表面１０ａ上にベース部５２Ｃを有する、第２のマスクを形成する第２の材料（好ましくはシリコン窒化膜）の連続層５２を設けるステップ（図１Ｂ参照）と、
第２の材料からなる層の垂直部５２Ａ，５２Ｂを覆う各第１の窓５１ａに、第３の材料からなる中間マスク５３Ａ，５３Ｂを形成し、かつ第２の窓が形成される場所を除いて第２の材料からなる層のベース部５２Ｃを覆うステップ（図１Ｃおよび図１Ｄ参照）と、
各第１の窓５１ａの中間マスク５３Ａ，５３Ｂを使用し、第２の材料からなる層のベース部５２Ｃをエッチングし、第１の窓５１ａ内部にあり第１の窓５１ａよりも小さい第２の窓５２ａを形成するステップ（図１Ｅ参照）と、
中間マスク５３Ａ，５３Ｂを取り除き、各第１の窓５１ａの内部に、半導体本体表面１０ａに平行な上部表面を有する矩形断面ベース部５２Ｄ，５２Ｅおよび半導体本体表面１０ａに垂直な側面表面を有する第２の材料からなる一対のＬ状部５２Ａ，５２Ｄおよび５２Ｂ，５２Ｅを、各第１の窓５１ａ内の第１のマスク５１への２つの側壁拡張部によって形成される第２のマスクとして残すステップ（図１Ｆ参照）と、
各第２の窓５２ａで半導体本体１０の中へエッチングすることによってトレンチ２０を形成するステップ（図１Ｇ参照）と、
を含む方法によって製造される。
【００１４】
各Ｌ状部の矩形ベース部５２Ｄ，５２Ｅは、トレンチエッチング中第２の窓５２ａを大して広くすることがないので、トレンチ２０は第２の窓５２ａによるエッチング中狭く保持されることを保証する。狭いトレンチを製造するために十分適合されるこの方法のセルラトレンチゲート・パワートランジスタに対する長所は、図２および図３を参照して下記に詳細に説明され、下記のようにここで要約されている。各々の囲むトレンチゲート内部の与えられたトランジスタセルサイズに関して、より狭いトレンチゲートは、この装置の所与のアクティブ領域内部のより大きいトランジスタセル密度を可能にする。所与のトランジスタセルピッチに関して、トレンチゲート幅を狭くすることは、ゲート・ドレイン間のキャパシタンスを減らし、したがってＲＣ遅延時間を特により小さいセルピッチの場合に得られる値に匹敵する値に減少する。さらに、トランジスタセルが、２次元繰り返しパターンで構成される、例えば正方形のセルの幾何学的形状を有する所与のトランジスタセルピッチに関して、トレンチゲート幅を狭くすることは、チャネル適合領域の周辺長を著しく増加させる。すなわち、チャネル幅を増加させ、したがってチャネル抵抗を減らす。チャネル抵抗がこの装置の特定のオン抵抗の主な一因になっている比較的低い電圧の縦型トレンチゲートパワートランジスタに関して、所与のトランジスタセルピッチに対するトレンチゲート幅を狭くすることは、この装置のオン抵抗率を著しく減らす。
【００１５】
次に、図２のトランジスタセルの製造における連続工程を、図１Ａ〜図１Ｊを参照して詳述する。
【００１６】
図１Ａは、トランジスタセルのチャネル適合領域を形成するのに適している上部表面１０ａおよび上部ｐ形領域１５を有する単結晶シリコン半導体本体１０を示している。第１の材料、本例ではシリコン酸化膜からなる第１のマスク５１は、公知の付着技術、例えば、プラズマＣＶＤを使用して連続的に厚い層を形成し、次に公知のフォトリソグラフィ技術およびエッチング技術を使用してこの層に第１の窓５１ａを形成することによって表面１０ａに形成される。第１の窓５１ａは、後で形成されるトレンチの中間点パスと一致した中間点パスを持っている。典型的な例では、層５１は、０．５μｍの厚さを有し、各窓は０．６μｍの幅を有する。
【００１７】
トランジスタセルの環状ソース領域に適しているｎ＋導電型の領域１３ａは、次にアニーリング、そして拡散が行われる、ドナーイオン（例えば、リンあるいはヒ素）の打ち込みによって半導体本体１０の領域１５の上部に形成されるので、各領域１３ａは、窓５１ａのマスクエッジを越えて必要とされる距離まで横方向にマスク５１の下に延びる。
【００１８】
図１Ｂに示されるように、第２の材料、本例ではシリコン窒化膜からなる連続する薄い層５２が、第１のマスク５１の上部および窓５１ａの形状に適合した各第１の窓５１ａに付着することによって形成される。この層５２は、第１のマスク５１の側壁上の垂直部５２Ａ、５２Ｂおよび半導体本体１０の表面１０ａ上のベース部５２Ｃを有する。典型的な例では、この層５２は０．０５μｍの厚さを有する。
【００１９】
図１Ｃに示されるように、第３の材料からなる層５３、本例では多結晶シリコン（あるいはアモルファス、あるいは多結晶シリコン−ゲルマニウム）が、第１のマスク５１の上部および第１の窓５１ａのシリコン窒化膜の層５２に付着される。典型的な例では、この層５３は、マスク５１の上部で０．１μｍ〜０．５μｍの厚さである。この層５３は、窓５１ａの領域にくぼみを有する輪郭をもつ上部表面を有する。次に、この層５３は、異方性エッチバックされ、第１のマスク５１の上部のシリコン窒化膜の層５２を露出し、各第１の窓５１ａの第３の材料からなる中間マスクを図１Ｄに示されるような２つの湾曲側壁部５３Ａ，５３Ｂとして残す。この側壁部５３Ａ，５３Ｂは、シリコン窒化膜の層の垂直部５２Ａ，５２Ｂを覆い、第２の窓が形成される場合を除いてシリコン窒化膜の層のベース部５２Ｃを覆う。典型的な例では、側壁部５３Ａ，５３Ｂの各々は、そのベースに０．１２５μｍの幅を有し、ベース部５２Ｃの覆われていない幅は０．２５μｍである。
【００２０】
図１Ｅに示されるように、シリコン窒化膜の層のベース部５２Ｃをエッチングし、第２の窓５２ａを形成するために各第１の窓５１ａの中間マスク５３Ａ，５３Ｂが使用される。同時に、シリコン窒化膜層５２は、第１のマスク５１の上部から取り除かれる。図１Ｆに示されるように、中間マスク５３Ａ，５３Ｂは、次に各第１の窓５１ａ内部のシリコン窒化膜の一対のＬ状部を第１のマスク５１への２つの側壁拡張部として残すようにエッチングによって取り除かれ、各Ｌ状部は、垂直部５２Ａ，５２Ｂを有し、半導体本体表面１０ａに平行な上部表面および半導体本体表面に垂直な側面表面を有する矩形断面ベース部５２Ｄ，５２Ｅを有する。第１のマスク５１へのこの２つのＬ状側壁拡張部は、半導体本体１０上に第２のマスクを形成し、この第２のマスクの各第２の窓５２ａは、第１の窓５１ａ内部に形成され、第１の窓５１ａよりも小さい。
【００２１】
図１Ｇに示されるように、次に好ましくは異方性プラズマエッチングを使用して各第２の窓５２ａの半導体本体１０の中へエッチングすることによってトレンチ２０が形成される。このトレンチ２０は、ｎ＋の打ち込まれた領域１３ａの中央領域を取り除き、隣接するトランジスタセルのための環状ソース領域１３を生じる。このトレンチ２０は、ｐ形領域１５を通して延び、隣接するトランジスタセルのチャネル適合領域を形成する。さらにトレンチ２０は、トランジスタセルの高抵抗率のｎ形ドレインドリフト領域１４の下にある部分の中へ延びる。各Ｌ状のシリコン窒化膜部の矩形ベース部５２Ｄ，５２Ｅは、トレンチエッチング中第２の窓５２ａを大幅に広くすることがないので、トレンチ２０は第２の窓５２ａによるエッチング中狭く保持されることを保証する。典型的な例では、トレンチ２０の幅は０．２５μｍであり、トレンチ２０の深さは１．０μｍである。
【００２２】
図１Ｈによって示されるように、次に各トレンチ２０に薄いゲート絶縁層１７が形成される。この絶縁層１７は、付着、あるいはシリコン本体１０のドライ乾燥あるいはウェット酸化成長による酸化によって形成されてもよいシリコン酸化膜であってもよい。酸化膜層１７が低温で水蒸気の中で成長される場合、酸化膜層１７は、大いに不純物を添加されたｎ＋ソース領域１３でチャネル適合領域１５でよりも速く成長する。ソース領域１３を覆う結果として生じるより厚い酸化膜１７は、Ｌ状部のベース部５２Ｄ，５２Ｅの下の良質の酸化膜１７を保証する際に有利であり、低ゲート酸化膜１７の絶縁破壊あるいは最悪の場合にソース・ゲート間短絡を避けるのに役立つ。不純物を添加された多結晶シリコンであり得るシリコン材料１１は、次に絶縁層１７上のトレンチ２０に付着され、次に各トレンチゲートのためのゲート１１およびシリコン窒化膜のＬ状部のベース部５２Ｄ，５２Ｅ間の上部も設けるために残されるまでエッチバックされる。
【００２３】
図１Ｉに示されるように、次に各ゲートの一面にゲート絶縁オーバーレイヤ１８を設けるように付着ゲート材料１１の上部が酸化される。それとは別に、ゲート材料１１は、最初にトレンチ２０の上部および次にシリコン窒化膜のＬ状部のベース部５２Ｄ、５２Ｅ間にゲート絶縁オーバーレイヤ１８を生成するように酸化されるゲート材料の上部までエッチバックされてもよい。第４の材料５４、本例では多結晶シリコン（あるいはアモルファス、あるいは多結晶シリコンゲルマニウム）が次に付着されプレーナー化されるので、この多結晶シリコンは、ゲート絶縁オーバーレイヤ１８の一面におよび各第１の窓５１ａの上部内部および各第１の窓５１ａの上部までのシリコン窒化膜のＬ状部どうし間に設けられる。
【００２４】
図１Ｊに示されるように、第１のマスク５１は、次に各対のシリコン窒化膜のＬ状部どうし間に半導体本体表面１０ａを露出させるようにエッチングによって取り除かれる。
【００２５】
シリコン窒化膜のＬ状部を含む、図１Ｊに示されるような構造は、前述された例に示された組合せと異なる第１、第３および第４の材料５１、５３および５４の組合せを使用して製造することができる。したがって、例えば、第１の材料５１は、上記のようなシリコン酸化膜でもよく、第３の材料５３は、上記のような多結晶シリコン（あるいはアモルファス、あるいは多結晶シリコンゲルマニウム）であってもよく、第４の材料５４は、シリコン窒化膜であってもよい。さもなければ、例えば、第１の材料５１は、上記のような多結晶シリコン（あるいはアモルファス、あるいは多結晶シリコンゲルマニウム）でもよく、第３の材料５３は、上記のようなシリコン酸化膜であってもよく、第４の材料５４は、シリコン窒化膜であってもよい。
【００２６】
シリコン窒化膜は、Ｌ状部を形成するために使用される第２の材料にとって好ましい。このための１つの理由は、シリコン窒化膜層５２が第２の窓５２Ａを形成するために図１Ｅに示された工程で大いに選択エッチングすることができると同時に中間マスク５３Ａ，５３Ｂおよび無傷の第１のマスク５１の両方を残している。マスク５１がシリコン酸化膜である場合にこの工程に適しているウェットエッチングは、Ｈ３ＰＯ４およびＨ２ＳＯ４の混合物である。Ｌ状部を形成するために層５２のために使用される第２の材料はシリコン酸化膜であってもよい。この場合、例えば、第１のマスク５１のための材料は、シリコン窒化膜であってもよく、第３の材料５３および第４の材料５４の両方は多結晶シリコン（あるいはアモルファス、あるいは多結晶シリコンゲルマニウム）である。
【００２７】
次に、図２を参照すると、囲むトレンチゲート１１を有する２つのトランジスタセルが示されている。図１Ｊに示された構造を形成した後、２個と半分のこのような構造が図２に示され、電極材料（例えば、アルミニウム）が、ソース電極２３を形成するために付着される。ソース電極２３は、Ｌ状部５２Ａ，５２Ｄおよび５２Ｂ，５２Ｅの上に、およびＬ状部どうし間の第４の材料５４の上に延び、ソース電極２３は、各トランジスタセルの環状ソース領域１３および各トランジスタセルのソース領域１３内部にあり、このソース領域１３に隣接する半導体本体表面１０ａのチャネル適合領域１５に接触する。
【００２８】
次に、図３を参照すると、これは、図２の断面が図３のＡ−Ａ線上にあるような２次元繰り返しパターンで構成される正方形の幾何学的形状のトランジスタセルの概略を示す、図２に示された半導体本体の一部の平面図を示す。図３に示された正方形は、トランジスタセルのチャネル適合領域１５の周辺を示し、各トランジスタセルはトレンチゲート１１によって囲まれる。図１Ｇを参照して前述されたように、本発明による典型的な例では、トレンチゲート１１の幅を決定するトレンチ２０の幅は０．２５μｍである。図２および図３に示されたトランジスタセルは、この典型的な例では、２μｍのセルピッチを有することができる。図３に示された破線の輪郭正方形１５１は、２μｍの同じセルピッチを有するが０．５μｍのトレンチ幅を有するトランジスタセルのためのチャネル適合領域の周辺を示す。トランジスタセルはオフ状態における特定のソース・ドレイン間電圧に耐えるように構成され、この特定の電圧が約５０ボルトまでの範囲にある比較的低い電圧の縦型トレンチゲートパワートランジスタの場合、チャネル抵抗は、この装置の特定のオン抵抗の主な一因になっている。図３に示されるように、所与のトランジスタセルピッチのためのトレンチゲート幅を狭くすることは、チャネル適合領域の周辺を著しく増加させる、すなわちチャネル幅を増加させ、したがってチャネル抵抗を減らす。セルピッチが２μである上記に示される典型的な例では、０．２５μｍのトレンチ幅を有する正方形のセル装置は、０．５μｍのトレンチ幅を有する装置と比較される１０％の減少される特定のオン抵抗を有することが分かった。さらに、１μｍ〜３μｍの範囲にあるセルピッチを有する同様な装置の場合、０．１μｍ〜０．４μｍの範囲の幅を有するトレンチは、０．５μｍのトレンチ幅を有する装置と比較して２０％までの特定のオン抵抗の減少を生じることが分かった。本発明の方法は、この示された狭い幅の範囲を有するトレンチを製造することにうまく適合される。いま示されたトレンチ幅の範囲に対して０．５μｍ〜３μｍの範囲の深さを有するトレンチに対応し得る本発明により製造される縦型トレンチゲート・パワートランジスタのトレンチに対して４あるいはそれ以上のアスペクト比を期待することができる。
【００２９】
与えられたトランジスタセルピッチに関して、トレンチゲート幅を狭くすることは、ゲート・ドレイン間キャパシタンスを減らし、したがってＲＣ遅延時間を減少させるものであることが分かった。したがって、上記に示される０．１μｍ〜０．４μｍの範囲のトレンチ幅は、例えば上記に示された１μｍ〜３μｍの範囲のセルピッチと、約０．５μｍへのセルピッチの減少によって特に得られるだけと約同じであるＲＣ遅延時間とを有するトランジスタセルのために生じるものである。
【００３０】
図２は、トランジスタセルの断面図である。各セルは、環状ソース領域を有し、また各セルは、トランジスタセルが公知のセルの幾何学的形状および図３に示されたセルレイアウトとは異なるセルレイアウトを有する場合、トレンチゲートによって囲まれる。一例では、トランジスタセルは、六角形の形状を有し、密に詰め込まれた２次元繰り返しパターンで構成されてもよい。本例では、トレンチ幅およびセルピッチに関する正方形のセルおよび特定のオン抵抗およびＲＣ遅延時間に関する影響の上記の検討を同様に用いる。他の例では、トランジスタセルは、細長いストライプ状を有してもよく、各ストライプセルは、この装置の全アクティブ領域を横切って延び、１次元繰り返しパターンで構成される。本例では、各セルの長さが各セルの幅よりも非常に大きい場合、所与のトランジスタセルピッチに対するトレンチゲート幅を狭くすることは、セルのチャネル適合領域の周辺を著しく増加させることはないので、この装置の特定のオン抵抗を減らさない。しかしながら、この細長いストライプ状セルの例では、トレンチゲート幅を狭くすることは、ゲート・ドレインキャパシタンスをさらに減らし、有利なことにはこの装置のＲＣ遅延時間を減らす。
【００３１】
前述されるような正方形、六角形あるいは細長いストライプ状の幾何学的形状であり得るトランジスタセルを有する縦型トレンチゲート・パワートランジスタは、一般的にはソース電極２３とドレイン電極２４との間に数百の並置トランジスタセルを含む。この装置のアクティブセル領域は、いろいろな公知の周辺終端方式によって半導体本体１０の周辺に制限される。総ての前述されたセルの幾何学的形状に関して、各々の囲むトレンチゲート内部の所与のトランジスタセルサイズの場合、より狭いトレンチゲートによって、より多数のトランジスタセルは、この装置の結果として生じる特定のオン抵抗の減少によってこの装置の所与のアクティブ領域内部に受け入れることができる。
【００３２】
次に、図４を参照する。これは、トランジスタセル環状ソース領域１３を設ける方法に関して図１Ａ〜図１Ｊを参照して説明される方法から逸脱する方法によって製造された図１Ｊの構造の修正を示している。図１Ａに示されるような第１のマスク５１を使用してｎ＋領域１３ａを設ける代わりに、半導体本体には、第１のマスク５１を形成する前に環状ソース領域に適しているｎ＋形導電率の上部層１３ｂが設けられている。この層１３ｂは、ｐ形導電率領域１５の上部のエピタキシャル成長あるいは領域１５への打ち込みによって設けられてもよい。図１Ｊを参照して前述された方法で第１のマスク５１を取り除いた後、上部層１３ｂは、Ｌ状部５２Ａ，５２Ｄおよび５２Ｂ，５２Ｅおよびエッチング液マスクのような第４の材料５４を使用してエッチングされ、Ｌ状部によって画定される横方向範囲を有する環状ソース領域１３を設ける。次に、ソース電極が設けられ、このソース電極は、Ｌ状部およびＬ状部どうし間の第４の材料の上に延び、このソース電極は、図２を参照して説明されたのと同じ方法で、環状ソース領域および隣接するソース領域内の図４の１０ｃのように示される半導体本体表面に接触する。
【００３３】
次に、図５Ａ、図５Ｂおよび図５Ｃを参照すると、トランジスタセル環状ソース領域を設ける方法に関して本発明による方法の他の修正が示されている。上部ｐ形領域１５への打ち込みのために図１Ａに示されるような第１のマスク５１を使用してｎ＋領域１３ａを設ける代わりに、図１Ａ〜図ＩＪの工程は、上部表面１０ａに延びるドレインドリフトｎ領域１４を有する半導体本体１０で実行される。
【００３４】
図５Ａに示されるように、半導体本体１０をアニーリングし、半導体本体１０へ拡散することが続く２つのドーパントイオン打ち込みの工程が次に実行される。第１の工程では、ｐ形領域１５が、トランジスタセルのチャネル適合本体領域に適しているトレンチゲート２０，１７，１１に隣接する適当な深さまで形成される。適当なアクセプタドーパントはホウ素である。第２の工程では、トランジスタセルの環状ソース領域に適しているｎ＋導電型の領域１３ｃは、半導体本体１０の上部に形成され、適当なドナードーパントはリンあるいはヒ素である。領域１３ｃは、各対のシリコン窒化膜のＬ状部５２Ａ，５２Ｄおよび５２Ｂ，５２Ｅ間で露出される。シリコン酸化膜の薄い層（図示せず）は、打ち込み工程前に半導体本体表面上１０ａに成長され、次に後の工程で取り除かれてもよい。
【００３５】
次にシリコン酸化膜の層が付着され、多結晶シリコン充填剤５４の上の輪郭をもつ上部表面（図示せず）と、シリコン窒化膜垂直部５２Ａ，５２Ｂと、半導体本体上部表面１０ａとを有する。輪郭をもつシリコン酸化膜層は、次に図５Ｂに示されるようなスペーサ６４を形成するように異方性エッチングされる。各シリコン酸化膜スペーサ６４は、シリコン窒化膜の垂直部５２Ａ，５２Ｂの外部表面と整列された垂直表面６４Ａと、水平ベース表面６４Ｂと、垂直表面および水平表面６４Ａおよび６４Ｂ間の湾曲側壁とを有する。
【００３６】
図５Ｂにさらに示されているように、環状ソース領域１３は、次にスペーサ６４をマスクとして使用してｎ＋領域１３ｃをエッチングすることによって形成され、トレンチゲート２０，１７，１１からのソース領域１３の横方向の長さは、スペーサ６４のベース表面６４Ｂの横方向の長さによって決定される。ソース領域１３を形成するエッチングは、これらのソース領域１３の垂直側面表面１３Ａおよび本体領域１５の隣接上部表面を露出する。このエッチング工程も多結晶充填材５４を部分的にエッチングし、各対のＬ状部５２Ａ，５２Ｄおよび５２Ｂ，５２Ｅ内部の減少された高さの充填材５４Ａを形成する。
【００３７】
図５Ｃに示されるように、シリコン酸化膜スペーサ６４は、次にエッチバックされ、減少されたスペーサ６４’を形成し、したがってソース領域１３の上部表面１３Ｂを露出し、次にシリコン窒化膜垂直部５２Ａ，５２Ｂは、エッチバックされ、減少された高さの充填材５４Ａでプレーナー化表面を形成する。次にソース電極が設けられ、このソース電極は、減少された充填材５４Ａ、減少された垂直部５２Ａ，５２Ｂおよび減少されたスペーサ６４’の上に延び、このソース電極は、各トランジスタセルの環状ソース領域１３および各トランジスタセルのソース領域１３内部にあり、ソース領域１３に隣接するチャネル適合本体領域１５の露出された側面表面１３Ａおよび露出された上部表面１３Ｂに接触する。
【００３８】
次に、図６Ａ、図６Ｂおよび図６Ｃを参照する。ここには、トランジスタセル環状ソース領域を設けることに関して本発明による方法の他の変更が示されている。さらに、上部ｐ形領域１５への打ち込みに関して図１Ａに示されるような第１のマスク５１を使用してｎ＋領域１３ａを設ける代わりに、図１Ａ〜図１Ｊの工程は、上部表面１０ａに延びるドレインドリフトｎ領域１４を有する半導体本体１０に関して実行される。図６Ａは、図５Ａを参照して前述されたのと同じ方法でｐ形領域１５およびｎ＋導電型領域１３ｃを形成するためのドーパント打ち込みと拡散の２つの工程を示している。しかしながら、図６Ａの工程の場合の開始構造は、図１Ｈおよび１Ｉを参照して前述される工程に対応する工程の変更によって図５Ａに示された工程に関して変更される。図１Ｈに対応する工程では、ゲート材料１１は、半導体本体１０の表面１０ａのレベルまで下方へプレーナー化され、図１Ｉに対応する工程では、第４の材料５４は、Ｌ状部のベース部５２Ｄ，５２Ｅ間で表面１０ａのレベルまで付着される。したがって、図６Ａの工程の場合の開始構造では、（図５Ａの層１８のように示されている）ゲート絶縁層はない。
【００３９】
次に図６Ｂを参照すると、図６Ａに示された充填材５４は、シリコン窒化膜のＬ状部５２Ａ，５２Ｄおよび５２Ｂ，５２Ｅ間に空間を残すようにエッチングによって取り除かれる。したがって、付着シリコン酸化膜の層は、ゲート材料１１の上の輪郭をもつ上部表面（図示せず）、Ｌ状部５２Ａ，５２Ｄおよび５２Ｂ，５２Ｅおよび半導体本体上部表面１０ａを有する。この輪郭をもつシリコン酸化膜層の異方性エッチングは、スペーサ６４を形成し、同時に図６Ｂに示されるような垂直部５２Ａ，５２Ｂの内部表面に対して他のスペーサ６５を形成し、シリコン酸化膜絶縁材料からなるこれらの他のスペーサ６５は、シリコン窒化膜ベース部５２Ｄ，５２Ｅおよびゲート材料１１を併合し、かつ覆う。スペーサ６４が、図６Ｃに示されるようにソース領域１３を形成後に減少される場合、他のスペーサ６５も、ゲート１１の上部にゲート絶縁オーバーレイヤ６５’を残すように減少される。
【００４０】
図５Ａ〜図５Ｃおよび図６Ａ〜図６Ｃを参照して前述された例では、Ｌ状部の垂直部５２Ａ，５２Ｂは、ソース領域１３を形成するために使用されるスペーサ６４に対する明確な工程を設ける。さらに、Ｌ状部５２Ａ，５２Ｄおよび５２Ｂ，５２Ｅは、単一マスク５１から始まる２つの工程のセルフアライメント処理の各工程で重要な部分を演じ、第１の工程は、ベース部５２Ｄ，５２Ｅを使用して狭いトレンチ２０を形成するためのものであり、第２の工程は、垂直部５２Ａ，５２Ｂを使用してソース領域を形成するためのものである。
【００４１】
図５Ａ〜図５Ｃおよび図６Ａ〜図６Ｃを参照して前述された例の可能な変更および修正は下記のとおりである。スペーサ６４は、ソース領域１３を形成する上部ｎ＋領域１３ｃをエッチングするためのマスクとして使用された。スペーサ６４は、ソース領域を形成するために異なって使用されてもよい。したがって、スペーサ６４は、不純物を添加された材料、例えば、ｎ形リンあるいはヒ素ドーパントを有する多結晶シリコンであってもよく、ソース領域１３は、このドーパントをスペーサ６４から上部ｐ形本体領域１５へ拡散することによって形成することができる。他の可能性は、スペーサ６４自体がソース領域１３を形成でき、この場合のスペーサが不純物を添加されたシリコンあるいは金属のいずれかであるということである。
【００４２】
本発明の範囲内の前述されたパワートランジスタの変更および修正ならびにその製造法は下記のことを含む。
【００４３】
ｐ形導電チャネル適合領域によって分離されたｎ形導電ソース領域およびドレイン領域の代わりに、ソース領域およびドレイン領域は、ｐ形であってもよく、チャネル適合領域はｎ形である。
【００４４】
通常の形式の装置のソース領域およびドレイン領域とは逆の導電型のものであるチャネル適合領域の代わりに、このチャネル適合領域は、オン状態のトレンチゲートによって誘起された導電チャネルが電荷キャリア蓄積によって形成される蓄積モード装置のソース領域およびドレイン領域と同じ導電型のものであってもよい。トランジスタセルの少なくともいくつかは、ソース領域およびドレイン領域とは逆の導電型の局在化領域を有してもよく、この局在化領域は、ドレイン領域まで半導体本体の中へ延び、チャネル適合領域によってトレンチゲートから分離される。通常の形式の装置では、局在化領域は、その固有の寄生バイポーラトランジスタのターンオンからセルを護る。
【００４５】
トレンチのゲート絶縁層によって各セルのチャネル適合領域に容量性結合されている導電トレンチゲートの代わりに、ゲート絶縁層がなく、トレンチゲートがショットキー障壁をチャネル適合領域で形成する金属のものであるいわゆるショットキーゲート技術が、その代わりに使用されてもよい。図１〜図６は、同じ厚さの絶縁体が、（絶縁体がゲート１１をドレインドリフト領域１４から分離する）トレンチ２０の底部および（絶縁体がゲート誘電体を形成する）トレンチ２０の側壁に示される絶縁ゲートパワートランジスタの製造を示している。しかしながら、トレンチの底部に設けられる絶縁体は、いろいろな公知の方法にしたがって、ゲート誘電体よりも厚くしてもよい。トレンチゲートパワートランジスタの場合、より厚い底部絶縁体を使用する際の長所は、（例えばゲートドレインキャパシタンスを減らす際に）公知であるが、特に絶縁ゲートトレンチ２０が大いに不純物を添加されたドレイン領域１４ａの中へ延びるパワートランジスタ構造では排他的でない。このような修正は本発明による製造方法および装置で行うことができる。
【００４６】
次に、図７を参照する。図７には、本発明の異なる使用法が示されている。図７は、ダイナミックランダムアクセスメモリ装置の複数のこのようなメモリセルの中の１つであるメモリセルを組み込む半導体本体の断面図である。このメモリセルは、スイッチングトランジスタとしてトレンチゲートによって囲まれたトランジスタセルと、トレンチ記憶キャパシタとを含む。このトレンチゲートは、トレンチ２０のゲート材料１１を有する半導体本体の中へ延びるトレンチ２０を含む。このスイッチングトランジスタセルは、トレンチゲート１１に隣接するｐ形チャネル適合領域４５によって分離されるｎ形ドレイン領域４４およびｎ形ソース領域４３を有する。このトレンチゲート１１は、メモリワード線を形成し、半導体本体の上部表面でトランジスタドレイン４４に接触する電極４２はメモリビット線を形成する。
【００４７】
このメモリセルのトレンチ２０は、図１Ａ〜図１Ｇを参照して前述されたのと同じ方法によって到達される２つのＬ状部５２Ａ，５２Ｄおよび５２Ｂ，５２Ｅによって形成されるマスクの窓を通してエッチングすることによって設けられる。このトレンチ２０は、一般的には約３μｍの深さを有するものとすることができる。トレンチ２０の絶縁層は、トレンチゲート・スイッチングトランジスタのためのゲート絶縁層１７およびトレンチ記憶キャパシタのためのキャパシタ誘電体１７１を備えている。
【００４８】
トレンチ２０の下部の記憶キャパシタのために、不純物を添加された多結晶シリコンであり得るキャパシタ電極１１１が設けられる。次に、キャパシタ電極１１１の上部でトレンチ２０内に、縦型ＬＯＣＯＳ処理法によって形成され得るキャパシタ絶縁層１９が設けられる。次に、キャパシタ絶縁層１９の上でトレンチ２０の上部内にスイッチングトランジスタ・トレンチゲートのためのゲート材料１１が設けられる。
【００４９】
次に、ゲート絶縁オーバーレイヤ１８およびＬ状部間材料５４が設けられ、ドレイン領域４４の上部表面が、図１Ｈ〜図１Ｋを参照して前述されたのと同じ方法によって露出され、次にトランジスタドレイン領域４４に接触するようにビット線電極４２が付着される。本発明の方法は、記憶キャパシタを収容するために深いトレンチおよび十分なセル密度のために狭いトレンチを設ける際に有利である。
【図面の簡単な説明】
【図１】図１Ａないし図１Ｊは本発明による方法の一例として縦型トレンチゲート・パワートランジスタの製造方法の連続工程における半導体本体の一部の断面図であって、トレンチゲートの一方の側のトランジスタセルの一部を示すものである。
【図２】トレンチゲートを有する２つのトランジスタセルを示す、図１Ｊの半導体本体の断面図であって、ソース電極およびトレイン電極を示す、図３のＡ−Ａ線から見た断面図である。
【図３】２次元繰り返しパターンで構成される正方形の幾何学的形状のトランジスタセルの概略を示す、図２に示されたトランジスタセル領域の一部の平面図である。
【図４】本発明による方法の他の例における図１Ｊの修正を示す半導体本体の要部の断面図である。
【図５】図５Ａないし図５Ｃは、図１Ｊの他の修正と本発明による方法の他の例の続く工程を示す半導体本体の要部の断面図である。
【図６】図６Ａないし図６Ｃは、図１Ｊの他の修正と本発明による方法の他の例の続く工程を示す半導体本体の要部の断面図である。
【図７】本発明による方法の他の例によって製造されたトレンチゲート半導体メモリ装置のメモリセルを示す半導体本体の断面図である。

Claims (20)

  1. 複数のトランジスタセルを有する半導体本体を含み、各トランジスタセルが、トレンチ内にゲート材料を有する前記半導体本体の中に延びるトレンチを含むトレンチゲートによって囲まれ、かつ各トランジスタセルが、前記トレンチゲートに隣接するチャネル適合領域によって分離されるソース領域およびドレイン領域を有する、トレンチゲート半導体装置の製造方法であって、
    （ａ）後で形成される前記トレンチの中間点パスと一致する中間点パスをそれぞれ有する複数の第１の窓を有する第１の材料からなる第１のマスクを半導体本体の表面に形成するステップと、
    （ｂ）それぞれ前記第１の窓の前記第１のマスクへの２つの側壁拡張部を設けることによって前記第１の窓内部に形成され、かつ前記第１の窓よりも小さい複数の第２の窓を有する第２のマスクを前記半導体本体上に形成するステップと、
    （ｃ）前記半導体本体の中にエッチングすることによって前記トレンチを前記第２の窓に形成するステップと
    を含む、トレンチゲート半導体装置の製造方法において、
    （ｄ）前記第１のマスクの側壁上の垂直部および前記半導体本体の表面上のベース部を有する、前記第２のマスクが形成される第２の材料からなる連続層を、各第１の窓に設けるステップと、
    （ｅ）前記第２の材料からなる層の前記垂直部を覆い、かつ前記第２の窓が形成される場所を除いて前記第２の材料からなる層の前記ベース部を覆う第３の材料からなる中間マスクを各第１の窓に形成するステップと、
    （ｆ）各第１の窓の前記中間マスクを使用し、前記第２の材料からなる層の前記ベース部をエッチングし、かつ前記第２の窓を形成するステップと、
    （ｇ）前記中間マスクを取り除き、前記第１のマスクへの前記２つの側壁拡張部として各第１の窓内部の前記第２の材料からなる一対のＬ状部を残すステップと
    を含み、前記各Ｌ状部は、前記半導体本体表面に平行な上部表面および前記半導体本体表面に垂直な側面表面を有する矩形断面ベース部を有し、前記ステップ（ｇ）の後にステップ（ｃ）を実行して前記トレンチを形成することを特徴とするトレンチゲート半導体装置の製造方法。
  2. ステップ（ｄ）において前記第２の材料からなる連続層が前記第１のマスクの上部にも設けられ、ステップ（ｅ）において前記第３の材料が前記第１のマスク上および前記第１の窓の中の前記第２の材料からなる層上に最初に付着され、次いで、付着された第３の材料が、エッチバックされ、前記第１のマスクの上部の前記第２の材料からなる層を露出し、前記中間マスクを各第１の窓の２つの湾曲側壁部として残し、さらにステップ（ｆ）において前記第２の材料からなる層が前記第１のマスクの上部からも取り除かれる、請求項１に記載の方法。
  3. 各トレンチに絶縁層を設けるステップと、各トレンチのゲート材料を前記絶縁層上に付着して各トレンチゲートのためのゲートを形成するステップと、各前記ゲートに覆いかぶさるゲート絶縁オーバーレイヤを設けるステップとをさらに含む請求項１または請求項２に記載の方法。
  4. 前記半導体本体は単結晶シリコンであり、前記第１の材料はシリコン酸化膜であり、かつ前記第２の材料はシリコン窒化膜である請求項１ないし３のいずれか１項に記載の方法。
  5. （ｈ）前記第１の窓の上部であって各前記第１の窓内部の前記Ｌ状部どうし間に第４の材料を提供するステップと、
    （ｉ）前記第１のマスクを取り除き、各対のＬ状部どうし間に前記半導体本体表面を露出するステップと
    をさらに含む請求項１ないし４のいずれか１項に記載の方法。
  6. 前記半導体装置は縦型パワートランジスタであって、各トランジスタセルが、前記トレンチゲートの上部に隣接する環状ソース領域を有する請求項１ないし５のいずれか１項に記載の方法。
  7. 前記半導体装置は縦型パワートランジスタであって、各トランジスタセルが、前記トレンチゲートの上部に隣接する環状ソース領域を有し、前記環状ソース領域に適している導電形の領域は、ステップ（ｄ）の前に前記第１の窓を通してのドーパント打ち込みによって前記半導体本体の上部に形成され、ステップ（ｃ）でトレンチを形成することが、前記打ち込まれた領域の中央部を取り除き、前記環状ソース領域を設け、かつソース電極がステップ（ｉ）後に設けられ、前記ソース電極は、前記Ｌ状部の上に、かつ前記Ｌ状部どうし間の前記第４の材料の上に延び、かつ前記ソース電極は、前記環状ソース領域、および前記ソース領域内部にあり、かつ前記ソース領域に隣接する前記半導体本体表面に接触する、請求項５に従属する請求項５に記載の方法。
  8. 前記半導体装置は縦型パワートランジスタであって、各トランジスタセルが、前記トレンチゲートの上部に隣接する環状ソース領域を有し、前記半導体本体には、ステップ（ａ）で前記第１のマスクを形成する前に前記環状ソース領域に適している導電型の上部層が設けられ、前記半導体本体の前記上部層は、前記Ｌ状部によって画定された横方向長さを有する前記環状ソース領域を設けるために前記Ｌ状部および前記第４の材料をエッチング液マスクとして使用してステップ（ｉ）後にエッチングされ、かつ前記環状ソース領域を設けた後、ソース電極が設けられ、前記ソース電極は、前記Ｌ状部の上に、かつ前記Ｌ状部どうし間の前記第４の材料の上に延び、前記ソース電極は、前記環状ソース領域、および前記ソース領域内部にあり、かつ前記ソース領域に隣接する前記半導体本体表面に接触する、請求項５に記載の方法。
  9. 前記半導体装置は縦型パワートランジスタであって、各トランジスタセルが、前記トレンチゲートの上部に隣接する環状ソース領域を有し、ステップ（ｉ）後にスペーサが形成され、各スペーサは、第２の材料からなる前記垂直部の外部表面と整列された垂直表面および前記半導体本体表面上の水平ベース表面を有し、前記スペーサは、前記ソース領域の前記横方向の長さを有する前記環状ソース領域を前記スペーサの前記ベース表面の前記横方向長さによって決定される前記トレンチゲートから形成するために使用され、かつソース電極は、前記環状ソース領域、および前記ソース領域内部にあり、かつ前記ソース領域に隣接する前記半導体本体表面に接触するように設けられる、請求項５に記載の方法。
  10. 前記環状ソース領域に適する一方の導電型の領域は、前記半導体本体の上部にあり、かつステップ（ｉ）後であって前記スペーサを形成する前に、各対のＬ状部どうし間で露出され、かつ前記環状ソース領域は、前記スペーサをマスクとして使用して一方の導電型領域をエッチングすることによって形成される、請求項９に記載の方法。
  11. 前記ソース領域を形成する前記エッチングは前記ソース領域の側面表面を露出し、次に前記スペーサが、前記ソース領域の上部表面を露出するようにエッチングされ、それによって前記ソース電極は、前記ソース領域側面表面、および上部表面が露出されたソース領域に接触する、請求項１０に記載の方法。
  12. 一方の導電型の前記領域がドーパント打ち込みおよび前記第１のマスクを取り除いた後の拡散によって形成される、請求項１０または請求項１１に記載の方法。
  13. ステップ（ｈ）で前記Ｌ状部どうし間に前記第４の材料を供給する前に各トレンチゲートの前記ゲート材料の上にゲート絶縁オーバーレイヤが設けられ、さらに、前記スペーサが形成される時および前記環状ソース領域がエッチングによって形成される時に、前記第４の材料が存在している、請求項１０ないし１２のいずれか１項に記載の方法。
  14. 前記Ｌ状部どうし間の前記第４の材料は、ステップ（ｉ）後であって前記スペーサを形成する前に取り除かれ、前記スペーサは絶縁材料からなり、さらに第２の材料からなる前記垂直部の外部表面と整列された各前記スペーサ垂直表面で前記スペーサが形成されると同時に、前記上部の内部表面にさらなる他のスペーサが形成され、これらの他のスペーサはゲート絶縁オーバーレイヤを提供するように合体する、請求項１０ないし１２のいずれか１項に記載の方法。
  15. 前記半導体装置は、複数のメモリセルを有するメモリ装置であり、各メモリセルは、スイッチングトランジスタとしてトランジスタセルを含み、かつトレンチ記憶キャパシタを含み、
    各トレンチの下部の前記記憶キャパシタのためのキャパシタ電極を設けるステップと、前記キャパシタ電極の上に各トレンチの前記キャパシタ絶縁層を設けるステップと、各トレンチの上部の前記スイッチングトランジスタのトレンチゲートのための前記ゲート材料を前記キャパシタ絶縁層の上に設けるステップとを含む、請求項１ないし５のいずれか１項に記載の方法。
  16. 請求項６ないし１４のいずれか１項に記載の方法によって製造されるトレンチゲートパワートランジスタ。
  17. 前記トランジスタセルは１μｍ〜３μｍの範囲のピッチを有し、前記トレンチは０．１μｍ〜０．４μｍの範囲の幅を有し、かつ前記トレンチは０．５μｍ〜３μｍの範囲の深さを有する、請求項１６記載のパワートランジスタ。
  18. 前記トランジスタセルは、オフ状態で特定のソース・ドレイン電圧に耐え得るように構成され、前記特定の電圧は最高約５０ボルトまでの範囲にある、請求項１６または請求項１７に記載のパワートランジスタ。
  19. 前記トランジスタセルは２次元繰り返しパターンで構成されている、請求項１８に記載のパワートランジスタ。
  20. 請求項１５に記載の方法によって製造されるメモリ装置。
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