JPH0560669B2 - - Google Patents
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- JPH0560669B2 JPH0560669B2 JP13146487A JP13146487A JPH0560669B2 JP H0560669 B2 JPH0560669 B2 JP H0560669B2 JP 13146487 A JP13146487 A JP 13146487A JP 13146487 A JP13146487 A JP 13146487A JP H0560669 B2 JPH0560669 B2 JP H0560669B2
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- semiconductor film
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Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/76—Unipolar devices, e.g. field effect transistors
- H01L29/772—Field effect transistors
- H01L29/78—Field effect transistors with field effect produced by an insulated gate
- H01L29/786—Thin film transistors, i.e. transistors with a channel being at least partly a thin film
Landscapes
- Engineering & Computer Science (AREA)
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- Recrystallisation Techniques (AREA)
Description
【発明の詳細な説明】
〔発明の目的〕
（産業上の利用分野）
本発明は、半導体装置に係わり、特にパンチス
ルーを防ぎ、素子特性を向上させるようにした薄
膜半導体装置の製造方法に関する。
ルーを防ぎ、素子特性を向上させるようにした薄
膜半導体装置の製造方法に関する。
（従来の技術）
従来より絶縁膜基板上に半導体装置を形成する
ことによつてはラツチアツプフリーで、耐放
射線性に優れ、寄生容量が少なく高速動作が可
能な半導体装置を形成することができる。又、薄
膜トランジスタを容易に作成することができる。
また素子を微細化することは回路の動作速度、消
費電力、集積度の点で非常に有利であることも知
られている。
ことによつてはラツチアツプフリーで、耐放
射線性に優れ、寄生容量が少なく高速動作が可
能な半導体装置を形成することができる。又、薄
膜トランジスタを容易に作成することができる。
また素子を微細化することは回路の動作速度、消
費電力、集積度の点で非常に有利であることも知
られている。
しかしながら、素子の微細化は、シヨートチヤ
ネル効果によるパンチスルーが現象の発生という
問題を生じ、これにより素子の特性の低下を招
く。又、薄膜トランジスタにおいてはソース・ド
レインと接続する電極等のコンタクトの突き抜け
等の問題も生ずる。
ネル効果によるパンチスルーが現象の発生という
問題を生じ、これにより素子の特性の低下を招
く。又、薄膜トランジスタにおいてはソース・ド
レインと接続する電極等のコンタクトの突き抜け
等の問題も生ずる。
（発明が解決しようとする問題点）
本発明は絶縁基板上に形成した薄膜トランジス
タにおいてチヤネル部をソース、ドレイン部に比
べて相対的に薄膜化してパンチスルーを迎え、か
つ薄膜トランジスタで顕在化する問題であるソー
ス、ドレインの突き抜け現象を無くし得るトラン
ジスタの製造方法を提供するものである。
タにおいてチヤネル部をソース、ドレイン部に比
べて相対的に薄膜化してパンチスルーを迎え、か
つ薄膜トランジスタで顕在化する問題であるソー
ス、ドレインの突き抜け現象を無くし得るトラン
ジスタの製造方法を提供するものである。
（問題点を解決するための手段）
絶縁膜上の素子形成予定領域に少なくとも２つ
以上の溝を形成し、前記絶縁膜全面に多結晶ある
いは非晶質の半導体膜を形成し、この半導体膜に
エネルギービームを照射して、溶融することによ
り、トランジスタのソース、ドレインを前記溝部
に埋め込むように形成して、溝の間の絶縁膜上に
形成されるチヤネル部分のみ薄膜化する事を特徴
とするものである。
以上の溝を形成し、前記絶縁膜全面に多結晶ある
いは非晶質の半導体膜を形成し、この半導体膜に
エネルギービームを照射して、溶融することによ
り、トランジスタのソース、ドレインを前記溝部
に埋め込むように形成して、溝の間の絶縁膜上に
形成されるチヤネル部分のみ薄膜化する事を特徴
とするものである。
（作用）
絶縁膜上の多結晶半導体膜または非晶質半導体
膜をビームアニールによつて再結晶化させる場合
に半導体膜は液状に溶融しているために、絶縁膜
上に形成された溝部に半導体融液が流れ込み、溝
部の半導体膜厚は他の部分に比べて半導体の膜厚
が増加する。絶縁膜上の前記溝部をソース、ドレ
イン領域とし、このソース、ドレイン間の前前記
絶縁膜上の半導体膜をチヤネル部とすると、前記
チヤネル部の半導体膜は、エネルギービームによ
る溶融により、薄膜化することができる。チヤネ
ル部分のみを薄膜化した電界効果形半導体素子形
成が可能である。
膜をビームアニールによつて再結晶化させる場合
に半導体膜は液状に溶融しているために、絶縁膜
上に形成された溝部に半導体融液が流れ込み、溝
部の半導体膜厚は他の部分に比べて半導体の膜厚
が増加する。絶縁膜上の前記溝部をソース、ドレ
イン領域とし、このソース、ドレイン間の前前記
絶縁膜上の半導体膜をチヤネル部とすると、前記
チヤネル部の半導体膜は、エネルギービームによ
る溶融により、薄膜化することができる。チヤネ
ル部分のみを薄膜化した電界効果形半導体素子形
成が可能である。
（実施例）
以下、本発明の詳細についてＮチヤネル
MOSFETを例にとり、図面を用いて説明する。
第１図は、本発明による一実施例を示す製造工程
断面図である。
MOSFETを例にとり、図面を用いて説明する。
第１図は、本発明による一実施例を示す製造工程
断面図である。
まず、第１図ａのように半導体基板１上にスパ
ツタ法またはCVD法によりシリコン酸化膜２を
全面に例えば1μｍの厚さに堆積した。次に第１
図ｂの様に通常のパターンニング工程を用いて後
述するMOSFETのソース、ドレイン領域となる
前記酸化膜２部分を溝３を例えば5000Åの深さに
形成する。しかる後、前記酸化膜２全面に多結晶
シリコン膜４を3000Åの厚さに堆積した。次いで
第１図ｃのようにエネルギービームとして加速電
圧12KeV、ビーム電流２ｍＡの電子ビーム５を
図の左から右の方向に走査し、多結晶シリコン膜
４を単結晶化シリコン膜４ａとした。この時、電
子ビーム５により溶融した多結晶シリコン４はシ
リコン酸化膜２上に形成された溝３に流れ込み、
シリコン酸化膜２′上の多結晶シリコン膜４の膜
厚は薄くなる。溶融化した多結晶シリコンは、固
化すると単結晶シリコンとなるが、MOSFETの
ソース、ドレイン部４ｂは7000Åの厚さに、チヤ
ネル部４ｃは2000Åの厚さに形成される。
ツタ法またはCVD法によりシリコン酸化膜２を
全面に例えば1μｍの厚さに堆積した。次に第１
図ｂの様に通常のパターンニング工程を用いて後
述するMOSFETのソース、ドレイン領域となる
前記酸化膜２部分を溝３を例えば5000Åの深さに
形成する。しかる後、前記酸化膜２全面に多結晶
シリコン膜４を3000Åの厚さに堆積した。次いで
第１図ｃのようにエネルギービームとして加速電
圧12KeV、ビーム電流２ｍＡの電子ビーム５を
図の左から右の方向に走査し、多結晶シリコン膜
４を単結晶化シリコン膜４ａとした。この時、電
子ビーム５により溶融した多結晶シリコン４はシ
リコン酸化膜２上に形成された溝３に流れ込み、
シリコン酸化膜２′上の多結晶シリコン膜４の膜
厚は薄くなる。溶融化した多結晶シリコンは、固
化すると単結晶シリコンとなるが、MOSFETの
ソース、ドレイン部４ｂは7000Åの厚さに、チヤ
ネル部４ｃは2000Åの厚さに形成される。
しかる後第１図ｄの様にシリコン窒化膜６を
MOSFET形成予定領域にパターンニングする。
その後、水素燃焼酸化法等によりシリコン窒化膜
をマスクとしてMOSFET形成予定領域以外を酸
化してフイールド酸化膜７を形成した。
MOSFET形成予定領域にパターンニングする。
その後、水素燃焼酸化法等によりシリコン窒化膜
をマスクとしてMOSFET形成予定領域以外を酸
化してフイールド酸化膜７を形成した。
次に第１図ｅのように前記シリコン窒化膜６を
剥離して酸素雰囲気中での熱酸化法によりゲート
酸化膜８を400Å形成して、通常のＮチヤネル
MOSFETの形成方法に従い第１図ｆの様にゲー
ト電極９、シリコン酸化膜１０、AI配線１１を
形成した。
剥離して酸素雰囲気中での熱酸化法によりゲート
酸化膜８を400Å形成して、通常のＮチヤネル
MOSFETの形成方法に従い第１図ｆの様にゲー
ト電極９、シリコン酸化膜１０、AI配線１１を
形成した。
この実施例によればMOSFETのチヤネル部分
の膜厚を、例えば2000Åの薄くでき、又、同時に
ソース、ドレイン領域を例えば7000Åの厚さに形
成することができるのでソース、ドレインコンタ
クトの突き抜け等もなく容易に薄膜トランジスタ
を形成できる。
の膜厚を、例えば2000Åの薄くでき、又、同時に
ソース、ドレイン領域を例えば7000Åの厚さに形
成することができるのでソース、ドレインコンタ
クトの突き抜け等もなく容易に薄膜トランジスタ
を形成できる。
本発明によれば、MOSトランジスタのチヤネ
ルとなる部分の膜厚は薄くでき、ソース、ドレイ
ンの膜厚は厚くできるので、ソース、ドレインコ
ンタクトの突き抜けを防止することができる。
ルとなる部分の膜厚は薄くでき、ソース、ドレイ
ンの膜厚は厚くできるので、ソース、ドレインコ
ンタクトの突き抜けを防止することができる。
第１図は、本発明の一実施例を示す製造工程断
面図である。 １……半導体基板、２……シリコン酸化膜、３
……MOSFETのソース、ドレイン形成領域の
溝、４，４ｂ，４ｃ……多結晶シリコン酸、５…
…電子ビーム、６……シリコン窒化膜、７……フ
イールド酸化膜、８……ゲート酸化膜、９……ゲ
ート電極、１０……シリコン酸化膜、１１……
AI配線。
面図である。 １……半導体基板、２……シリコン酸化膜、３
……MOSFETのソース、ドレイン形成領域の
溝、４，４ｂ，４ｃ……多結晶シリコン酸、５…
…電子ビーム、６……シリコン窒化膜、７……フ
イールド酸化膜、８……ゲート酸化膜、９……ゲ
ート電極、１０……シリコン酸化膜、１１……
AI配線。
Claims (1)
- １ 半導体基板上に形成した絶縁膜の表面に少な
くとも２つ以上の凹型の溝を形成し、その後、前
記絶縁膜全面に多結晶半導体膜または非晶質半導
体膜を堆積しする工程と、次いでビームアニール
法を用いて前記多結晶半導体膜または非晶質半導
体膜を溶融し、前記溝部に電界効果型半導体素子
のソース・ドレイン領域となる前記溶解化された
半導体膜を埋め込み、かつ、前記凹型の溝の間の
絶縁膜上の溶融化された前記半導体膜をチヤンネ
ル部として、前記チヤンネル部を薄膜化するよう
にしたことを特徴とする薄膜半導体装置の製造方
法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP13146487A JPS63299278A (ja) | 1987-05-29 | 1987-05-29 | 薄膜半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP13146487A JPS63299278A (ja) | 1987-05-29 | 1987-05-29 | 薄膜半導体装置の製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS63299278A JPS63299278A (ja) | 1988-12-06 |
| JPH0560669B2 true JPH0560669B2 (ja) | 1993-09-02 |
Family
ID=15058573
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP13146487A Granted JPS63299278A (ja) | 1987-05-29 | 1987-05-29 | 薄膜半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS63299278A (ja) |
Families Citing this family (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2008252068A (ja) * | 2007-03-08 | 2008-10-16 | Semiconductor Energy Lab Co Ltd | 半導体装置及びその作製方法 |
| JP5371144B2 (ja) * | 2007-06-29 | 2013-12-18 | 株式会社半導体エネルギー研究所 | 半導体装置及び半導体装置の作製方法、並びに電子機器 |
| US8048749B2 (en) * | 2007-07-26 | 2011-11-01 | Semiconductor Energy Laboratory Co., Ltd. | Method for manufacturing semiconductor device |
-
1987
- 1987-05-29 JP JP13146487A patent/JPS63299278A/ja active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| JPS63299278A (ja) | 1988-12-06 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| EXPY | Cancellation because of completion of term |