JPH0740550B2 - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
- Publication number
- JPH0740550B2 JPH0740550B2 JP507287A JP507287A JPH0740550B2 JP H0740550 B2 JPH0740550 B2 JP H0740550B2 JP 507287 A JP507287 A JP 507287A JP 507287 A JP507287 A JP 507287A JP H0740550 B2 JPH0740550 B2 JP H0740550B2
- Authority
- JP
- Japan
- Prior art keywords
- film
- semiconductor
- insulating film
- single crystal
- semiconductor film
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Lifetime
Links
Landscapes
- Recrystallisation Techniques (AREA)
Description
【発明の詳細な説明】 ［発明の目的］ （産業上の利用分野） 本発明は、半導体装置の製造方法に係わり、特に絶縁膜
上に単結晶半導体膜を形成して素子を３次元的に積層す
る半導体装置の製造方法に関する。
上に単結晶半導体膜を形成して素子を３次元的に積層す
る半導体装置の製造方法に関する。
（従来の技術） 近年、半導体装置の高集積化・高密度化のために素子は
益々微細化されているが、素子の微細化には限度があ
り、素子を２次元的に配置するのではその集積度の向上
を限界近くになっている。そこで最近、基板のみならず
絶縁膜上にも素子を形成することにより、素子を３次元
的に積層する、所謂３次元ICが提案されている。
益々微細化されているが、素子の微細化には限度があ
り、素子を２次元的に配置するのではその集積度の向上
を限界近くになっている。そこで最近、基板のみならず
絶縁膜上にも素子を形成することにより、素子を３次元
的に積層する、所謂３次元ICが提案されている。
３次元ICを製造するには、シリコン基板上に堆積した絶
縁膜上に単結晶半導体膜を形成する必要がある。このた
め、シリコン基板上に堆積した絶縁膜上に多結晶若しく
は非晶質の半導体膜を堆積し、レーザビームや電子ビー
ムの照射（ビームアニール）により半導体膜を単結晶化
している。そして、この単結晶膜に素子を形成すること
により、基板に形成した下層素子と単結晶膜に形成した
上層素子とを絶縁膜を介して積層した２層構造が実現さ
れることになる。また、上層素子上に、更に絶縁膜を介
して単結晶膜を形成し、この単結晶膜に素子を形成する
ことにより、３層構造が実現されることになる。
縁膜上に単結晶半導体膜を形成する必要がある。このた
め、シリコン基板上に堆積した絶縁膜上に多結晶若しく
は非晶質の半導体膜を堆積し、レーザビームや電子ビー
ムの照射（ビームアニール）により半導体膜を単結晶化
している。そして、この単結晶膜に素子を形成すること
により、基板に形成した下層素子と単結晶膜に形成した
上層素子とを絶縁膜を介して積層した２層構造が実現さ
れることになる。また、上層素子上に、更に絶縁膜を介
して単結晶膜を形成し、この単結晶膜に素子を形成する
ことにより、３層構造が実現されることになる。
しかしながら、この種の方法にあっては次のような問題
があった。即ち、単結晶膜に素子を形成する場合には素
子分離を行う必要があるが、単結晶膜の膜厚が厚くなる
に従い素子分離が困難になってくる。特に、熱酸化によ
り素子分離を行う場合、単結晶膜厚の増大に伴い熱酸化
時間を増加しなければならず、バーズビークと呼ばれる
素子領域内への酸化侵入により、短チャネル素子形成が
困難であった。また、素子分離を容易にする目的で単結
晶半導体膜を薄くすると、半導体膜の薄膜化に伴い半導
体素子の電気的耐圧が減少することになり、良好な素子
特性を得ることが困難となる。
があった。即ち、単結晶膜に素子を形成する場合には素
子分離を行う必要があるが、単結晶膜の膜厚が厚くなる
に従い素子分離が困難になってくる。特に、熱酸化によ
り素子分離を行う場合、単結晶膜厚の増大に伴い熱酸化
時間を増加しなければならず、バーズビークと呼ばれる
素子領域内への酸化侵入により、短チャネル素子形成が
困難であった。また、素子分離を容易にする目的で単結
晶半導体膜を薄くすると、半導体膜の薄膜化に伴い半導
体素子の電気的耐圧が減少することになり、良好な素子
特性を得ることが困難となる。
なお、上記バーズビークの発生を第２図を参照して説明
しておく。シリコン基板31上の絶縁膜32上に単結晶シリ
コン膜厚34を形成したのち、素子形成領域上のみにシリ
コン窒化膜37を形成し、この状態で素子分離のための熱
処理を施す。このとき、シリコン窒化膜37のない部分で
はシリコン膜が窒化されシリコン酸化膜38となる。さら
に、シリコン窒化膜37の端部から該窒化膜37の下部に酸
化剤が侵入し、シリコン窒化膜37の下部においても酸化
が進み、ここにバーズビーク39が生じるのである。
しておく。シリコン基板31上の絶縁膜32上に単結晶シリ
コン膜厚34を形成したのち、素子形成領域上のみにシリ
コン窒化膜37を形成し、この状態で素子分離のための熱
処理を施す。このとき、シリコン窒化膜37のない部分で
はシリコン膜が窒化されシリコン酸化膜38となる。さら
に、シリコン窒化膜37の端部から該窒化膜37の下部に酸
化剤が侵入し、シリコン窒化膜37の下部においても酸化
が進み、ここにバーズビーク39が生じるのである。
（発明が解決しようとする問題点） このように従来方法では、絶縁膜上の単結晶半導体膜に
半導体素子を形成する際、半導体膜が厚くなるに従い素
子分離の熱酸化時間を増加しなければならず、結果とし
てバーズビークが増加し、短チャネル素子を形成するこ
とが困難になると云う問題点があった。また、バーズビ
ークを低減させるために単結晶膜を薄くした場合、電界
効果型半導体素子においては、ソース・ドレイン間の耐
圧が減少し、素子特性が劣化すると云う問題がある。
半導体素子を形成する際、半導体膜が厚くなるに従い素
子分離の熱酸化時間を増加しなければならず、結果とし
てバーズビークが増加し、短チャネル素子を形成するこ
とが困難になると云う問題点があった。また、バーズビ
ークを低減させるために単結晶膜を薄くした場合、電界
効果型半導体素子においては、ソース・ドレイン間の耐
圧が減少し、素子特性が劣化すると云う問題がある。
本発明は上記事情を考慮してなされたもので、その目的
とするところは、素子領域の単結晶膜厚を厚くしてソー
ス・ドレイン間の耐圧を十分大きくすることができ、且
つ素子分離工程に起因するバーズビークを小さくするこ
とができ、３次元ICの製造に好適する半導体装置の製造
方法を提供することにある。
とするところは、素子領域の単結晶膜厚を厚くしてソー
ス・ドレイン間の耐圧を十分大きくすることができ、且
つ素子分離工程に起因するバーズビークを小さくするこ
とができ、３次元ICの製造に好適する半導体装置の製造
方法を提供することにある。
［発明の構成］ （問題点を解決するための手段） 本発明の骨子は、素子形成領域では単結晶半導体膜の膜
厚を厚く形成し、素子分離領域では単結晶半導体膜の膜
厚を薄く形成することにある。
厚を厚く形成し、素子分離領域では単結晶半導体膜の膜
厚を薄く形成することにある。
即ち本発明は、半導体基板上に堆積した絶縁膜上に半導
体素子を形成する半導体装置の製造方法において、前記
絶縁膜の表面に該絶縁膜上の素子領域となるべき領域に
対応して凹型の溝を形成し、前記絶縁膜上に多結晶若し
くは非晶質の半導体膜を形成し、ビームアニール法によ
り上記半導体膜を溶融・単結晶化して、上記凹型溝内部
では膜厚が厚く、凹型溝の外部の絶縁膜上では膜厚が薄
い単結晶化半導体膜を形成し、上記素子形成領域上にマ
スクしたのち、凹型溝外部の絶縁膜上の単結晶化半導体
膜を熱酸化し、更に上記マスクを除去したのち、素子形
成領域となる単結晶化半導体膜に所望の素子を形成する
ようにした方法である。
体素子を形成する半導体装置の製造方法において、前記
絶縁膜の表面に該絶縁膜上の素子領域となるべき領域に
対応して凹型の溝を形成し、前記絶縁膜上に多結晶若し
くは非晶質の半導体膜を形成し、ビームアニール法によ
り上記半導体膜を溶融・単結晶化して、上記凹型溝内部
では膜厚が厚く、凹型溝の外部の絶縁膜上では膜厚が薄
い単結晶化半導体膜を形成し、上記素子形成領域上にマ
スクしたのち、凹型溝外部の絶縁膜上の単結晶化半導体
膜を熱酸化し、更に上記マスクを除去したのち、素子形
成領域となる単結晶化半導体膜に所望の素子を形成する
ようにした方法である。
（作用） ビームアニール時の半導体膜は液状に溶融しているた
め、凹型溝の外部の半導体膜は溝の内部に流れ込み、溝
外部よりも溝内部の方が半導体膜の膜厚が増加する。従
って、ビームアニール前に絶縁膜全面に堆積した半導体
膜は、ビームアニール後では素子領域となるべき領域の
み厚くなる。このことから、電界効果型半導体素子を形
成する溝部の半導体膜厚をソース・ドレイン間の耐圧低
下を防止するに十分な厚さにすることが可能となる。一
方、素子分離工程で酸化すべき溝外領域の半導体膜厚は
薄くなるので、熱酸化時間の短縮に伴いバーズビーク増
加が防止され、短チャネルの電界効果型半導体素子の形
成が可能となる。
め、凹型溝の外部の半導体膜は溝の内部に流れ込み、溝
外部よりも溝内部の方が半導体膜の膜厚が増加する。従
って、ビームアニール前に絶縁膜全面に堆積した半導体
膜は、ビームアニール後では素子領域となるべき領域の
み厚くなる。このことから、電界効果型半導体素子を形
成する溝部の半導体膜厚をソース・ドレイン間の耐圧低
下を防止するに十分な厚さにすることが可能となる。一
方、素子分離工程で酸化すべき溝外領域の半導体膜厚は
薄くなるので、熱酸化時間の短縮に伴いバーズビーク増
加が防止され、短チャネルの電界効果型半導体素子の形
成が可能となる。
（実施例） 以下、本発明の詳細を図示の実施例によって説明する。
第１図は本発明の一実施例に係わる半導体装置の製造工
程を示す断面図である。まず、第１図（ａ）に示す如
く、所望の素子が形成された単結晶Si基板11上にスパッ
タ法或いはCVD法によりSiO2膜（絶縁膜）12を１［μ
ｍ］の厚さに堆積する。続いて、のちに形成する素子の
素子分離領域となるべき部分に図示しないレジストパタ
ーンを形成し、このレジストパターンをマスクにSiO2膜
12をRIE等によりエッチングして、SiO2膜12の表面に500
0［Å］の深さの溝13を形成する。次いで、第１図
（ｂ）に示す如く、全面に厚さ3000［Å］の多結晶Si膜
（半導体膜）14を堆積する。
程を示す断面図である。まず、第１図（ａ）に示す如
く、所望の素子が形成された単結晶Si基板11上にスパッ
タ法或いはCVD法によりSiO2膜（絶縁膜）12を１［μ
ｍ］の厚さに堆積する。続いて、のちに形成する素子の
素子分離領域となるべき部分に図示しないレジストパタ
ーンを形成し、このレジストパターンをマスクにSiO2膜
12をRIE等によりエッチングして、SiO2膜12の表面に500
0［Å］の深さの溝13を形成する。次いで、第１図
（ｂ）に示す如く、全面に厚さ3000［Å］の多結晶Si膜
（半導体膜）14を堆積する。
次いで、第１図（ｃ）に示す如く、電子ビーム15を照射
して一方向に走査することにより、多結晶Si膜14を溶融
再結晶化して単結晶Si膜14′を形成する。このとき、素
子形成領域近傍のSi膜は、溝部13上に流れ込み、素子形
成領域の単結晶Si膜14′の膜厚が5000［Å］となった。
また、素子形成領域近傍の単結晶Si膜14′の膜厚は1500
［Å］と薄膜化した。なお、電子ビーム15の加速電圧は
12［keV］，ビーム電流は２［mA］とした。
して一方向に走査することにより、多結晶Si膜14を溶融
再結晶化して単結晶Si膜14′を形成する。このとき、素
子形成領域近傍のSi膜は、溝部13上に流れ込み、素子形
成領域の単結晶Si膜14′の膜厚が5000［Å］となった。
また、素子形成領域近傍の単結晶Si膜14′の膜厚は1500
［Å］と薄膜化した。なお、電子ビーム15の加速電圧は
12［keV］，ビーム電流は２［mA］とした。
次いで、第１図（ｄ）に示す如く、単結晶Si膜14′上に
Si3N4膜17を2000［Å］の厚さに堆積し、図示しないレ
ジストパターンをマスクに素子形成領域のみにSi3N4膜1
7を残存せしめた。その後、水素燃焼酸化法によりSi3N4
膜17をマスクとして単結晶Si膜14′を酸化し、第１図
（ｅ）に示す如くフィールド酸化膜18を形成する。この
とき、フィールド酸化膜18を形成すべき素子形成領域以
外の単結晶Si膜の膜厚が十分薄いので、素子形成領域に
バーズビークが伸びることは殆どなかった。
Si3N4膜17を2000［Å］の厚さに堆積し、図示しないレ
ジストパターンをマスクに素子形成領域のみにSi3N4膜1
7を残存せしめた。その後、水素燃焼酸化法によりSi3N4
膜17をマスクとして単結晶Si膜14′を酸化し、第１図
（ｅ）に示す如くフィールド酸化膜18を形成する。この
とき、フィールド酸化膜18を形成すべき素子形成領域以
外の単結晶Si膜の膜厚が十分薄いので、素子形成領域に
バーズビークが伸びることは殆どなかった。
次いで、第１図（ｆ）に示す如く、Si3N4膜17を180
［℃］の燐酸液により除去した後、酸素雰囲気による熱
酸化法によりゲート酸化膜19を400［Å］の厚さに形成
する。その後、通常のＮチャネルMOSトランジスタ製造
工程と同様に、第１図（ｇ）に示す如くゲート電極20,
ソース・ドレイン領域21,22を形成し、さらにSiO2膜23
及びAl配線24を形成する。これにより、素子を３次元的
に積層した３次元ICが実現されることになる。
［℃］の燐酸液により除去した後、酸素雰囲気による熱
酸化法によりゲート酸化膜19を400［Å］の厚さに形成
する。その後、通常のＮチャネルMOSトランジスタ製造
工程と同様に、第１図（ｇ）に示す如くゲート電極20,
ソース・ドレイン領域21,22を形成し、さらにSiO2膜23
及びAl配線24を形成する。これにより、素子を３次元的
に積層した３次元ICが実現されることになる。
かくして本実施例方法によれば、ビームアニール前の多
結晶Si膜14が3000［Å］と薄いにも拘らず、ビームアニ
ール後の単結晶Si膜14′のMOSトランジスタ形成領域が5
000［Å］と厚くなっている。このため、ソース・ドレ
イン間耐圧不良が発生することはなく、良好な素子特性
を得ることができる。また、ビームアニール後のMOSト
ランジスタ形成領域外の単結晶Si膜14′の膜厚は3000
［Å］未満と薄いため、フィールド酸化時間を短くする
ことができ、バーズビークを著しく低減することが可能
となる。従って、良好な素子特性を有する短チャネル素
子を形成することができ、３次元IC等の製造に極めて有
効である。
結晶Si膜14が3000［Å］と薄いにも拘らず、ビームアニ
ール後の単結晶Si膜14′のMOSトランジスタ形成領域が5
000［Å］と厚くなっている。このため、ソース・ドレ
イン間耐圧不良が発生することはなく、良好な素子特性
を得ることができる。また、ビームアニール後のMOSト
ランジスタ形成領域外の単結晶Si膜14′の膜厚は3000
［Å］未満と薄いため、フィールド酸化時間を短くする
ことができ、バーズビークを著しく低減することが可能
となる。従って、良好な素子特性を有する短チャネル素
子を形成することができ、３次元IC等の製造に極めて有
効である。
なお、本発明は上述した実施例方法に限定されるもので
はない。例えば、前記絶縁膜上の半導体膜をアニールす
る手段として、電子ビームの代りにレーザビームを用い
たレーザアニールを行うようにしてもよい。また、半導
体膜は多結晶Siに限るものではなく、非晶質Siであって
もよく、さらに他の半導体材料を用いることも可能であ
る。また、単結晶半導体膜に形成する半導体素子はMOS
トランジスタに限るものではなく、各種の半導体素子に
適用可能である。さらに、絶縁膜の膜厚，エッチング方
法及び単結晶半導体膜の酸化方法等は、仕様に応じて適
宜変更可能である。その他、本発明の要旨を逸脱しない
範囲で、種々変形して実施することができる。
はない。例えば、前記絶縁膜上の半導体膜をアニールす
る手段として、電子ビームの代りにレーザビームを用い
たレーザアニールを行うようにしてもよい。また、半導
体膜は多結晶Siに限るものではなく、非晶質Siであって
もよく、さらに他の半導体材料を用いることも可能であ
る。また、単結晶半導体膜に形成する半導体素子はMOS
トランジスタに限るものではなく、各種の半導体素子に
適用可能である。さらに、絶縁膜の膜厚，エッチング方
法及び単結晶半導体膜の酸化方法等は、仕様に応じて適
宜変更可能である。その他、本発明の要旨を逸脱しない
範囲で、種々変形して実施することができる。
［発明の効果］ 以上詳述したように本発明によれば、素子領域の単結晶
膜厚を厚くし、ソース・ドレイン間の耐圧を十分大きく
することができ、且つ素子分離工程に起因するバーズビ
ークを小さくすることができる。従って、素子の微細化
が可能になると共に、素子特性の向上をはかることがで
き、３次元ICの製造に極めて有効となる。
膜厚を厚くし、ソース・ドレイン間の耐圧を十分大きく
することができ、且つ素子分離工程に起因するバーズビ
ークを小さくすることができる。従って、素子の微細化
が可能になると共に、素子特性の向上をはかることがで
き、３次元ICの製造に極めて有効となる。
第１図は本発明の一実施例方法に係わる半導体装置の製
造工程を示す断面図、第２図は従来の問題点を説明する
ための断面図である。 11…Si基板、12…SiO2膜（絶縁膜）、13…凹型溝、14…
多結晶Si膜（半導体膜）、14′…単結晶Si膜、15…電子
ビーム、17…Si3N4膜、18…フィールド酸化膜、19…ゲ
ート酸化膜、20…ゲート電極、21,22…ソース・ドレイ
ン領域。
造工程を示す断面図、第２図は従来の問題点を説明する
ための断面図である。 11…Si基板、12…SiO2膜（絶縁膜）、13…凹型溝、14…
多結晶Si膜（半導体膜）、14′…単結晶Si膜、15…電子
ビーム、17…Si3N4膜、18…フィールド酸化膜、19…ゲ
ート酸化膜、20…ゲート電極、21,22…ソース・ドレイ
ン領域。
Claims (3)
- 【請求項１】半導体基板上に堆積した絶縁膜上に半導体
素子を形成する半導体装置の製造方法において、前記絶
縁膜の表面に該絶縁膜上の素子領域となるべき領域に対
応して凹型の溝を形成する工程と、前記絶縁膜上に多結
晶若しくは非晶質の半導体膜を形成する工程と、ビーム
アニール法により上記半導体膜を溶融・単結晶化して、
上記凹型溝内部では膜厚が厚く、凹型溝の外部の絶縁膜
上では膜厚が薄い単結晶化半導体膜を形成する工程と、
上記素子形成領域上のマスクしたのち、凹型溝外部の絶
縁膜上の単結晶化半導体膜を熱酸化する工程と、上記マ
スクを除去したのち、素子形成領域となる単結晶化半導
体膜に所望の素子を形成する工程を含むことを特徴とす
る半導体装置の製造方法。 - 【請求項２】前記単結晶化した半導体膜は、単結晶化以
前に比し凹型溝内部の膜厚が溝外部の膜厚より厚くなる
ことを特徴とする特許請求の範囲第１項記載の半導体装
置の製造方法。 - 【請求項３】前記ビームアニール法として、電子ビーム
或はレーザビームを用い、このビームを前記半導体膜上
で走査することと特徴とする特許請求の範囲第１項記載
の半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP507287A JPH0740550B2 (ja) | 1987-01-14 | 1987-01-14 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP507287A JPH0740550B2 (ja) | 1987-01-14 | 1987-01-14 | 半導体装置の製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS63174309A JPS63174309A (ja) | 1988-07-18 |
| JPH0740550B2 true JPH0740550B2 (ja) | 1995-05-01 |
Family
ID=11601184
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP507287A Expired - Lifetime JPH0740550B2 (ja) | 1987-01-14 | 1987-01-14 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0740550B2 (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR20100130009A (ko) * | 2009-06-02 | 2010-12-10 | 삼성전자주식회사 | 실리콘 용액 프로세스를 이용한 실리콘막 제조 방법 |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP5100048B2 (ja) * | 2006-07-06 | 2012-12-19 | 住友重機械工業株式会社 | 結晶化半導体膜の製造方法 |
-
1987
- 1987-01-14 JP JP507287A patent/JPH0740550B2/ja not_active Expired - Lifetime
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR20100130009A (ko) * | 2009-06-02 | 2010-12-10 | 삼성전자주식회사 | 실리콘 용액 프로세스를 이용한 실리콘막 제조 방법 |
Also Published As
| Publication number | Publication date |
|---|---|
| JPS63174309A (ja) | 1988-07-18 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JP4202563B2 (ja) | 半導体装置 | |
| JP3665426B2 (ja) | 半導体装置の製造方法 | |
| US4560421A (en) | Semiconductor device and method of manufacturing the same | |
| JPH06163532A (ja) | 半導体素子分離方法 | |
| US5116768A (en) | Fabrication method of a semiconductor integrated circuit having an SOI device and a bulk semiconductor device on a common semiconductor substrate | |
| JPH0740550B2 (ja) | 半導体装置の製造方法 | |
| US5012311A (en) | Semiconductor thin film device with thick insulator at gate edge | |
| JP3436315B2 (ja) | Ｍｏｎｏｓ型半導体不揮発性記憶装置の製造方法及び、半導体装置の製造方法 | |
| JP2718074B2 (ja) | 薄膜半導体層の形成方法 | |
| JPH06196689A (ja) | 絶縁ゲート電界効果半導体装置およびその製造方法 | |
| JPH0560669B2 (ja) | ||
| JPH023257A (ja) | フィールドシールド構造を有する半導体装置およびその製造方法 | |
| JPH06163681A (ja) | 半導体装置及びその製造方法 | |
| JP3445929B2 (ja) | 半導体装置の製造方法 | |
| JPS6360534B2 (ja) | ||
| JPS6152980B2 (ja) | ||
| JP2750724B2 (ja) | 半導体装置の製造方法 | |
| JP3213531B2 (ja) | 半導体装置の製造方法 | |
| JPH11289092A (ja) | 半導体装置及びその製造方法 | |
| JPH088334A (ja) | 半導体装置の製造方法 | |
| JPH05347353A (ja) | 半導体装置の製造方法 | |
| JPH0547923A (ja) | 半導体装置の製造方法 | |
| JPH0217931B2 (ja) | ||
| JPS628023B2 (ja) | ||
| JPH0595094A (ja) | 半導体装置の製造方法 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| EXPY | Cancellation because of completion of term |