JPH0775237B2 - 電界効果トランジスタの製造方法 - Google Patents
電界効果トランジスタの製造方法Info
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- JPH0775237B2 JPH0775237B2 JP31846592A JP31846592A JPH0775237B2 JP H0775237 B2 JPH0775237 B2 JP H0775237B2 JP 31846592 A JP31846592 A JP 31846592A JP 31846592 A JP31846592 A JP 31846592A JP H0775237 B2 JPH0775237 B2 JP H0775237B2
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Description
【０００１】
【産業上の利用分野】本発明は、絶縁ゲート型電界効果
トランジスタ（以下ＭＩＳ−ＦＥＴと略記する）に関す
るものであり、特にオフ状態におけるソースとドレイン
間の漏れ電流の少ないＳＯＩ構造のＭＩＳ−ＦＥＴの製
造方法に関するものである。
トランジスタ（以下ＭＩＳ−ＦＥＴと略記する）に関す
るものであり、特にオフ状態におけるソースとドレイン
間の漏れ電流の少ないＳＯＩ構造のＭＩＳ−ＦＥＴの製
造方法に関するものである。
【０００２】
【従来の技術】半導体素子として、従来から半導体の中
を移動するキヤリアをゲートと呼ばれる電極が作る電界
によつて制御する方式の電界効果トランジスタが広く用
いられている。ことに、ソースとドレイン領域間に設け
られたゲート領域（チヤネル）上にＳｉ０2 等の絶縁膜
を介してゲート電極を設けてなるＭＩＳ−ＦＥＴは、極
めて高い入力インピーダンスを有するため消費電力が少
なくかつ安定な半導体素子であり、ＩＣ，ＬＳＩ等の素
子として汎用されている。
を移動するキヤリアをゲートと呼ばれる電極が作る電界
によつて制御する方式の電界効果トランジスタが広く用
いられている。ことに、ソースとドレイン領域間に設け
られたゲート領域（チヤネル）上にＳｉ０2 等の絶縁膜
を介してゲート電極を設けてなるＭＩＳ−ＦＥＴは、極
めて高い入力インピーダンスを有するため消費電力が少
なくかつ安定な半導体素子であり、ＩＣ，ＬＳＩ等の素
子として汎用されている。
【０００３】このＭＩＳ−ＦＥＴの例として、従来のＳ
ＯＩ（Ｓｉｌｉｃｏｎ ｏｎ Ｉｎｓｕｌａｔｏｒの
略）構造の代表的なＭＩＳ−ＦＥＴについて図４を用い
て製造法と併せて説明する。
ＯＩ（Ｓｉｌｉｃｏｎ ｏｎ Ｉｎｓｕｌａｔｏｒの
略）構造の代表的なＭＩＳ−ＦＥＴについて図４を用い
て製造法と併せて説明する。
【０００４】まず石英等の絶縁基板１０上に減圧ＣＶＤ
で多結晶シリコンを約５０００Å堆積し、この多結晶シ
リコン表面に１０００〜１５００Åの絶縁膜となる熱酸
化膜１３を形成し、次にＢ+ を注入する。
で多結晶シリコンを約５０００Å堆積し、この多結晶シ
リコン表面に１０００〜１５００Åの絶縁膜となる熱酸
化膜１３を形成し、次にＢ+ を注入する。
【０００５】次にＭｏ等の金属を用いてゲート電極１４
を形成した後にＰ+ 又はＡｓ+ を注入し、７００°Ｃで
不活性ガス中でアニールすると、チヤネルが形成される
べきｐ型領域１１及びｎ+ 型ソース及びドレイン領域１
２が形成される。 最後に電極接続のため酸化膜をエツ
チングし開口部１７及び１８を設け、アルミニウム等の
金属を用いてソース・ドレイン電極接続用配線１５及び
１６を形成し、ＭＩＳ−ＦＥＴが完成する。
を形成した後にＰ+ 又はＡｓ+ を注入し、７００°Ｃで
不活性ガス中でアニールすると、チヤネルが形成される
べきｐ型領域１１及びｎ+ 型ソース及びドレイン領域１
２が形成される。 最後に電極接続のため酸化膜をエツ
チングし開口部１７及び１８を設け、アルミニウム等の
金属を用いてソース・ドレイン電極接続用配線１５及び
１６を形成し、ＭＩＳ−ＦＥＴが完成する。
【０００６】この場合、ゲート電極１４は多結晶シリコ
ンにリンをドープしたものでもよい。図４（ｂ）はこの
ＦＥＴの平面図であり、（ａ）に示す断面図はイ〜ロで
切断したものである。
ンにリンをドープしたものでもよい。図４（ｂ）はこの
ＦＥＴの平面図であり、（ａ）に示す断面図はイ〜ロで
切断したものである。
【０００７】
【発明が解決しようとする課題】しかしながら、このよ
うな従来のＦＥＴにおいては、熱処理の過程でｎ+ 領域
のＡｓが、多結晶シリコンの粒界に沿って拡散するた
め、オフ状態での漏れ電流が多くなるという欠点があっ
た。
うな従来のＦＥＴにおいては、熱処理の過程でｎ+ 領域
のＡｓが、多結晶シリコンの粒界に沿って拡散するた
め、オフ状態での漏れ電流が多くなるという欠点があっ
た。
【０００８】本発明はこのような欠点を除き、オフ状態
での漏れ電流の極めて少ないＦＥＴの製造方法を提供す
るものである。
での漏れ電流の極めて少ないＦＥＴの製造方法を提供す
るものである。
【０００９】本発明者らは、従来のＦＥＴにおいては前
述のごとくソース及びドレイン領域とゲート領域とが直
接接合しているため不純物の拡散の影響を直接に受け、
さらにこれらの電気的な接合性が不充分であるために漏
れ電流の問題が生ずるものと考え、この観点から鋭意研
究を行なった結果本発明に到達した。
述のごとくソース及びドレイン領域とゲート領域とが直
接接合しているため不純物の拡散の影響を直接に受け、
さらにこれらの電気的な接合性が不充分であるために漏
れ電流の問題が生ずるものと考え、この観点から鋭意研
究を行なった結果本発明に到達した。
【００１０】
【課題を解決するための手段】本発明は上記従来の欠点
を解決するためになされたものであり、電界効果型トラ
ンジスタの製造方法において、絶縁基板上にシリコン膜
を堆積しエッチングによりシリコン領域を形成する工程
と、上記シリコン領域表面に酸化膜を形成する工程と、
上記酸化膜上にイオン注入膜を堆積して中央部にギヤツ
プｌを形成するようにパターン化する工程と、上記パタ
ーン上方よりチヤネル領域を形成し閾値を制御するため
のイオンを注入する工程と、上記イオン注入膜を除去
し、ゲート電極となるパターンをそのパターン幅Ｌが上
記ギヤツプｌより大きくなるように形成する工程と、上
記ゲート電極上方よりｎ+又はｐ+型半導体領域形成イオ
ンを注入する工程と、上記基板を不活性ガス雰囲気中で
熱処理する工程と、上記酸化膜にソース・ドレイン電極
接続用の開口部を形成してソース・ドレイン電極を形成
する工程とを有することを特徴とする。
を解決するためになされたものであり、電界効果型トラ
ンジスタの製造方法において、絶縁基板上にシリコン膜
を堆積しエッチングによりシリコン領域を形成する工程
と、上記シリコン領域表面に酸化膜を形成する工程と、
上記酸化膜上にイオン注入膜を堆積して中央部にギヤツ
プｌを形成するようにパターン化する工程と、上記パタ
ーン上方よりチヤネル領域を形成し閾値を制御するため
のイオンを注入する工程と、上記イオン注入膜を除去
し、ゲート電極となるパターンをそのパターン幅Ｌが上
記ギヤツプｌより大きくなるように形成する工程と、上
記ゲート電極上方よりｎ+又はｐ+型半導体領域形成イオ
ンを注入する工程と、上記基板を不活性ガス雰囲気中で
熱処理する工程と、上記酸化膜にソース・ドレイン電極
接続用の開口部を形成してソース・ドレイン電極を形成
する工程とを有することを特徴とする。
【００１１】
【作用】以上のような電界効果型トランジスタの製造方
法によれば、ソース及びドレイン領域を設定する２つの
ｎまたはｐ型半導体領域の間に、それぞれ真性半導体層
を介して逆導電型の半導体領域と接合した電界効果トラ
ンジスタを提供することができるので、ソース及びドレ
イン領域とゲート領域とのｐ−ｎ接合部をそれぞれｐ−
ｉ−ｎ構造とすることができ、接合特性を向上させると
同時に、ｐ型〜ｎ型の遷移領域に対する余裕を持たせて
結晶粒界に沿ったヒ素、リン等の拡散の影響を軽減し、
それによりオフ状態における漏れ電流を減少させること
ができる。
法によれば、ソース及びドレイン領域を設定する２つの
ｎまたはｐ型半導体領域の間に、それぞれ真性半導体層
を介して逆導電型の半導体領域と接合した電界効果トラ
ンジスタを提供することができるので、ソース及びドレ
イン領域とゲート領域とのｐ−ｎ接合部をそれぞれｐ−
ｉ−ｎ構造とすることができ、接合特性を向上させると
同時に、ｐ型〜ｎ型の遷移領域に対する余裕を持たせて
結晶粒界に沿ったヒ素、リン等の拡散の影響を軽減し、
それによりオフ状態における漏れ電流を減少させること
ができる。
【００１２】
【実施例】以下本発明の実施例について図面を参照して
説明する。
説明する。
【００１３】図１は、本発明の製造方法により作製した
ＭＩＳ−ＦＥＴの一実施例を示す要部断面図である。
ＭＩＳ−ＦＥＴの一実施例を示す要部断面図である。
【００１４】本発明の製造方法により作製されたＭＩＳ
−ＦＥＴは、絶縁基板２０上に形成されたソース及びド
レイン領域を設定する２つの多結晶シリコン（ｎ+ 型）
２２の間に、チヤネル領域を設定する逆導電型の多結晶
シリコン（ｐ型）２１を介在してなり、これらの多結晶
シリコン（ｎ+ 型）と（ｐ型）とはそれぞれ多結晶シリ
コン（非ドープ）２９からなる真性半導体層を介して接
合されてなる。
−ＦＥＴは、絶縁基板２０上に形成されたソース及びド
レイン領域を設定する２つの多結晶シリコン（ｎ+ 型）
２２の間に、チヤネル領域を設定する逆導電型の多結晶
シリコン（ｐ型）２１を介在してなり、これらの多結晶
シリコン（ｎ+ 型）と（ｐ型）とはそれぞれ多結晶シリ
コン（非ドープ）２９からなる真性半導体層を介して接
合されてなる。
【００１５】そしてチヤネル領域の上には絶縁膜である
熱酸化膜２３を介してゲート電極２４が形成されてな
り、またソース及びドレイン領域には開口部２７、２８
を通じてソース・ドレイン電極接続用配線２５、２６が
接合されている。
熱酸化膜２３を介してゲート電極２４が形成されてな
り、またソース及びドレイン領域には開口部２７、２８
を通じてソース・ドレイン電極接続用配線２５、２６が
接合されている。
【００１６】尚、多結晶シリコン（非ドープ）２９のそ
れぞれの接合方向の膜厚は約数１０００Åと設定されて
いる。
れぞれの接合方向の膜厚は約数１０００Åと設定されて
いる。
【００１７】上記ソース及びドレイン領域を設定する２
つのｎ又はｐ型半導体領域としては、高濃度のV族又はI
II族元素を含むいわゆるｎ+ 又はｐ+ 型の半導体が好ま
しく、通常、ｎ+ 又はｐ+ 型のシリコンもしくはゲルマ
ニウムが使用される。
つのｎ又はｐ型半導体領域としては、高濃度のV族又はI
II族元素を含むいわゆるｎ+ 又はｐ+ 型の半導体が好ま
しく、通常、ｎ+ 又はｐ+ 型のシリコンもしくはゲルマ
ニウムが使用される。
【００１８】また、ゲート領域を設定する半導体領域と
しては、上記ソース及びドレイン領域とは逆導電型（即
ち、ソース・ドレインがｎ型のときはｐ型、ｐ型のとき
はｎ型）のシリコン又はゲルマニウム等が使用される。
しては、上記ソース及びドレイン領域とは逆導電型（即
ち、ソース・ドレインがｎ型のときはｐ型、ｐ型のとき
はｎ型）のシリコン又はゲルマニウム等が使用される。
【００１９】また、真性半導体層としては、非ドープの
半導体がそのまま使用される。具体的にはシリコン又は
ゲルマニウム等が使用される。
半導体がそのまま使用される。具体的にはシリコン又は
ゲルマニウム等が使用される。
【００２０】上記接合方向の最適な厚さは上記ｎ又はｐ
型半導体領域や逆型の半導体領域の厚み、絶縁膜の厚み
（これらは従来のＦＥＴに適用されている程度で充分で
ある）等により変動し得るが、通常約１００〜１０００
０Åが好ましい。１００Å未満では真性半導体層を介在
させた効果が不充分で好ましくなく、１００００Åを越
えると真性領域の電気抵抗が過大となり電流制限がかか
る点で好ましくない。
型半導体領域や逆型の半導体領域の厚み、絶縁膜の厚み
（これらは従来のＦＥＴに適用されている程度で充分で
ある）等により変動し得るが、通常約１００〜１０００
０Åが好ましい。１００Å未満では真性半導体層を介在
させた効果が不充分で好ましくなく、１００００Åを越
えると真性領域の電気抵抗が過大となり電流制限がかか
る点で好ましくない。
【００２１】これら各半導体領域や層は、単結晶、多結
晶及び非晶質のいずれの半導体から構成されていてもよ
く、ことに、絶縁基板上に、減圧ＣＶＤやプラズマＣＶ
Ｄで形成された多結晶又は非晶質シリコン膜や、同じく
減圧ＣＶＤやプラズマＣＶＤで堆積されさらにレーザー
ビーム、電子ビーム、ランプ等を用いたアニール法によ
り形成された多結晶又は単結晶シリコン膜を適用するの
が好ましい。
晶及び非晶質のいずれの半導体から構成されていてもよ
く、ことに、絶縁基板上に、減圧ＣＶＤやプラズマＣＶ
Ｄで形成された多結晶又は非晶質シリコン膜や、同じく
減圧ＣＶＤやプラズマＣＶＤで堆積されさらにレーザー
ビーム、電子ビーム、ランプ等を用いたアニール法によ
り形成された多結晶又は単結晶シリコン膜を適用するの
が好ましい。
【００２２】ここで、上記ＭＩＳ−ＦＥＴの具体的な製
造工程について図２を参照して説明する。
造工程について図２を参照して説明する。
【００２３】まず、石英等の絶縁基板２０上に減圧ＣＶ
Ｄで約５０００Åの多結晶シリコンを堆積し、ＣＦ4 と
Ｏ2 の混合ガスプラズマによりエツチングし、図２
（ａ）に示すように、多結晶シリコン島２１’を形成す
る。
Ｄで約５０００Åの多結晶シリコンを堆積し、ＣＦ4 と
Ｏ2 の混合ガスプラズマによりエツチングし、図２
（ａ）に示すように、多結晶シリコン島２１’を形成す
る。
【００２４】次に、図２（ｂ）に示すように、多結晶シ
リコン島表面に約１５００Åの熱酸化膜２３を形成した
後、イオン注入マスクとして例えばＭｏ膜を形成して２
３’のようにパターン化し、該パターンの多結晶シリコ
ン島２１’の中央部上方位置にギヤツプｌ を設けチヤ
ネル領域形成イオンとしてＢ+ イオンを注入する。
リコン島表面に約１５００Åの熱酸化膜２３を形成した
後、イオン注入マスクとして例えばＭｏ膜を形成して２
３’のようにパターン化し、該パターンの多結晶シリコ
ン島２１’の中央部上方位置にギヤツプｌ を設けチヤ
ネル領域形成イオンとしてＢ+ イオンを注入する。
【００２５】更に、上記Ｍｏ膜をエッチング除去した
後、図２（ｃ）に示すように、例えばＴｉ，Ｔａ，Ｍ
ｏ，Ａｌ 等の金属を用いてゲート電極２４となるパタ
ーンを形成する。この時パターン幅Ｌは、上記ギヤツプ
ｌ より３μｍ程度大きくする。
後、図２（ｃ）に示すように、例えばＴｉ，Ｔａ，Ｍ
ｏ，Ａｌ 等の金属を用いてゲート電極２４となるパタ
ーンを形成する。この時パターン幅Ｌは、上記ギヤツプ
ｌ より３μｍ程度大きくする。
【００２６】尚、ゲート電極２４は多結晶シリコンを用
いてもよい。
いてもよい。
【００２７】次に、図２（ｄ）に示すように、ｎ+ 型半
導体領域形成イオンとしてＡｓ+ イオンを注入し、７０
０°Ｃの温度で不活性ガス雰囲気中で熱処理を行う。
導体領域形成イオンとしてＡｓ+ イオンを注入し、７０
０°Ｃの温度で不活性ガス雰囲気中で熱処理を行う。
【００２８】最後に、図２（ｅ）に示すように、熱酸化
膜２３にソース・ドレイン電極接続用の開口部２７、２
８を形成し、Ａlを堆積後、エツチングすると図１に示
す構造のＦＥＴが完成する。
膜２３にソース・ドレイン電極接続用の開口部２７、２
８を形成し、Ａlを堆積後、エツチングすると図１に示
す構造のＦＥＴが完成する。
【００２９】但し、ゲートパターン２４がＡlの場合は
エツチングではなくリフトオフ法による。
エツチングではなくリフトオフ法による。
【００３０】以上のような製造方法により得られた図１
のＦＥＴと、図４に示した真性半導体層を介在させてい
ない従来のＦＥＴの特性を評価した結果を図３に示す。
図をみれば本発明により得られたＦＥＴのサブスレツシ
ヨルド電流が大幅に減少されており、スイツチング特性
が顕著に改善されていることがわかる。
のＦＥＴと、図４に示した真性半導体層を介在させてい
ない従来のＦＥＴの特性を評価した結果を図３に示す。
図をみれば本発明により得られたＦＥＴのサブスレツシ
ヨルド電流が大幅に減少されており、スイツチング特性
が顕著に改善されていることがわかる。
【００３１】以上述べた実施例における半導体として
は、上記シリコン材料に限定されるものではなく、ゲル
マニウムその他の電極材料についてもこれらと同等に適
宜使用することができるものである。
は、上記シリコン材料に限定されるものではなく、ゲル
マニウムその他の電極材料についてもこれらと同等に適
宜使用することができるものである。
【００３２】また、上記実施例におけるｎ型領域とｐ型
領域を入れ替えた構造であっても同様な効果が発揮され
る。
領域を入れ替えた構造であっても同様な効果が発揮され
る。
【００３３】
【発明の効果】本発明の電界効果型トランジスタの製造
方法によれば、ソース及びドレイン領域を設定する２つ
のｎまたはｐ型半導体領域の間に、それぞれ真性半導体
層を介して逆導電型の半導体領域と接合した電界効果ト
ランジスタを提供することができるので、ソース及びド
レイン領域とゲート領域とのｐ−ｎ接合部をそれぞれｐ
−ｉ−ｎ構造とすることができ、接合特性を向上させる
ことができる。
方法によれば、ソース及びドレイン領域を設定する２つ
のｎまたはｐ型半導体領域の間に、それぞれ真性半導体
層を介して逆導電型の半導体領域と接合した電界効果ト
ランジスタを提供することができるので、ソース及びド
レイン領域とゲート領域とのｐ−ｎ接合部をそれぞれｐ
−ｉ−ｎ構造とすることができ、接合特性を向上させる
ことができる。
【００３４】ｐ型〜ｎ型の遷移領域に対する余裕を持た
せてヒ素、リン等の拡散の影響を軽減し、それによりオ
フ状態における漏れ電流を減少させることができる。
せてヒ素、リン等の拡散の影響を軽減し、それによりオ
フ状態における漏れ電流を減少させることができる。
【００３５】従って、本発明の製造方法によれば極めて
高いオン／オフ電流比を持つＦＥＴが得られるため、種
々の半導体素子、特にアクテイブマトリツクス型液晶表
示装置のアドレス用素子として極めて有用なＦＥＴを提
供することができる。
高いオン／オフ電流比を持つＦＥＴが得られるため、種
々の半導体素子、特にアクテイブマトリツクス型液晶表
示装置のアドレス用素子として極めて有用なＦＥＴを提
供することができる。
【図１】本発明の製造方法により作製したＭＩＳ−ＦＥ
Ｔの一実施例を示す要部断面図である。
Ｔの一実施例を示す要部断面図である。
【図２】図１に示すＭＩＳ−ＦＥＴの製造工程を説明す
る断面図である。
る断面図である。
【図３】本発明の製造方法により得られたＭＩＳ−ＦＥ
ＴのＩｄ とＶｇｓ 特性を比較例とともに示すグラフで
ある。
ＴのＩｄ とＶｇｓ 特性を比較例とともに示すグラフで
ある。
【図４】（ａ）は従来のＭＩＳ−ＦＥＴを例示する断面
図、（ｂ）はその平面図である。
図、（ｂ）はその平面図である。
１０，２０ 絶縁基板 １１，２１ 多結晶シリコン（ｐ型） １２，２２ 多結晶シリコン（ｎ+ 型） １３，２３ 熱酸化膜 １４，２４ ゲート電極 １５，１６，２５，２６ ソース・ドレイン電極接続用
配線 １７，１８，２７，２８ ソース・ドレイン接続用開口
部 ２９ 多結晶シリコン（非ドープ）
配線 １７，１８，２７，２８ ソース・ドレイン接続用開口
部 ２９ 多結晶シリコン（非ドープ）
Claims (1)
- 【請求項１】 絶縁基板上にシリコン膜を堆積しエツチ
ングによりシリコン領域を形成する工程と、 上記シリコン領域表面に酸化膜を形成する工程と、 上記酸化膜上にイオン注入マスクを形成して中央部にギ
ヤツプｌを形成するようにパターン化する工程と、 上記パターン上方よりチヤネル領域を形成するためのソ
ース・ドレインと逆導電型のイオンを注入する工程と、 上記イオン注入マスクを除去し、ゲート電極となる金属
または多結晶シリコン薄膜パターンをそのパターン幅Ｌ
が上記ギヤツプｌより大きくなるように形成する工程
と、 上記ゲート電極上方よりｎ又はｐ型半導体領域形成イオ
ンを注入する工程と、 上記基板を不活性ガス雰囲気中で熱処理する工程と、 上記酸化膜にソース・ドレイン電極接続用の開口部を形
成してソース・ドレイン電極を形成する工程と、 を有することを特徴とする電界効果トランジスタの製造
方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP31846592A JPH0775237B2 (ja) | 1992-11-27 | 1992-11-27 | 電界効果トランジスタの製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP31846592A JPH0775237B2 (ja) | 1992-11-27 | 1992-11-27 | 電界効果トランジスタの製造方法 |
Related Parent Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP22715884A Division JPS61104671A (ja) | 1984-10-29 | 1984-10-29 | 電界効果トランジスタ |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH05326554A JPH05326554A (ja) | 1993-12-10 |
| JPH0775237B2 true JPH0775237B2 (ja) | 1995-08-09 |
Family
ID=18099425
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP31846592A Expired - Lifetime JPH0775237B2 (ja) | 1992-11-27 | 1992-11-27 | 電界効果トランジスタの製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0775237B2 (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP6483271B2 (ja) | 2015-09-17 | 2019-03-13 | 堺ディスプレイプロダクト株式会社 | 薄膜トランジスタ及び薄膜トランジスタの製造方法 |
-
1992
- 1992-11-27 JP JP31846592A patent/JPH0775237B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPH05326554A (ja) | 1993-12-10 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| EXPY | Cancellation because of completion of term |