JPH0319709B2 - - Google Patents
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- JPH0319709B2 JPH0319709B2 JP56115092A JP11509281A JPH0319709B2 JP H0319709 B2 JPH0319709 B2 JP H0319709B2 JP 56115092 A JP56115092 A JP 56115092A JP 11509281 A JP11509281 A JP 11509281A JP H0319709 B2 JPH0319709 B2 JP H0319709B2
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Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier
- H01L27/0203—Particular design considerations for integrated circuits
- H01L27/0248—Particular design considerations for integrated circuits for electrical or thermal protection, e.g. electrostatic discharge [ESD] protection
- H01L27/0251—Particular design considerations for integrated circuits for electrical or thermal protection, e.g. electrostatic discharge [ESD] protection for MOS devices
- H01L27/0255—Particular design considerations for integrated circuits for electrical or thermal protection, e.g. electrostatic discharge [ESD] protection for MOS devices using diodes as protective elements
Description
【発明の詳細な説明】
本発明は半導体装置、特に入力保護回路を有す
る半導体装置の製造方法に関するものである。
る半導体装置の製造方法に関するものである。
CMOS（Complementary MOS）型LSIにおい
ては、ゲート保護のために入力側に入力保護回路
を設けている。この保護回路として種々考えられ
るが、本発明者が検討したところ、いずれも満足
すべき結果が得られないことが判明した。即ち、
例えば入力用パツドとCMOS用MIS（Metal
Insulator Semiconductor）EFTのゲートとの間
に拡散抵抗及びクランプダイオードを接続した場
合には、微細パターン化に伴なつて拡散抵抗が浅
く形成されることからその接合耐圧が低くなり、
パツド側から異常電圧が加わつたときに拡散領域
−半導体基板間が破壊し易くなる。また、上記拡
散抵抗に代えて、半導体基板上に形成したポリシ
リコン膜を保護抵抗として用いた場合、このポリ
シリコン抵抗では半導体基板電流を流すことがで
きないからその分クランプダイオードの面積を大
きくして耐圧をもたせる必要が生じ、微細パター
ン（高集積化）にとつて不利となる。
ては、ゲート保護のために入力側に入力保護回路
を設けている。この保護回路として種々考えられ
るが、本発明者が検討したところ、いずれも満足
すべき結果が得られないことが判明した。即ち、
例えば入力用パツドとCMOS用MIS（Metal
Insulator Semiconductor）EFTのゲートとの間
に拡散抵抗及びクランプダイオードを接続した場
合には、微細パターン化に伴なつて拡散抵抗が浅
く形成されることからその接合耐圧が低くなり、
パツド側から異常電圧が加わつたときに拡散領域
−半導体基板間が破壊し易くなる。また、上記拡
散抵抗に代えて、半導体基板上に形成したポリシ
リコン膜を保護抵抗として用いた場合、このポリ
シリコン抵抗では半導体基板電流を流すことがで
きないからその分クランプダイオードの面積を大
きくして耐圧をもたせる必要が生じ、微細パター
ン（高集積化）にとつて不利となる。
従つて、本発明は、上記の如き認識に基いて、
占有面積が小さいにも拘らず保護機能が充分な保
護回路を組込んだCMOS型半導体装置を提供す
ることを目的とするものである。
占有面積が小さいにも拘らず保護機能が充分な保
護回路を組込んだCMOS型半導体装置を提供す
ることを目的とするものである。
この目的を達成するために、本発明によれば、
第１導電型チヤンネルMISFETおよび第２導電
型チヤンネルMISFETから成るCMOSインバー
タ部、ならびに保護抵抗を含み前記両MISFET
と半導体基板の入力パツドとの間に電気的接続さ
れた入力保護回路部とを具備する半導体装置の製
造方法において、第１導電型の半導体基板の一主
面に第２導電型のウエルを複数形成する工程と、
前記ウエルが形成されなかつた半導体基板主面に
前記第２導電型チヤンネルMISFET用の第２導
電型ソースおよびドレイン領域を形成するととも
に、前記複数のウエルの中の第１のウエル内に前
記入力パツドに電気的接続されるべき少なくとも
一端側部分が終端するように前記保護抵抗用の第
２導電型半導体領域を前記半導体基板主面に形成
するために、第２導電型不純物を前記半導体基板
主面に選択的に導入する工程と、前記複数のウエ
ルの中の第２のウエル内に前記第１導電型チヤン
ネルMISFET用の第１導電型ソースおよびドレ
イン領域を形成するために第１導電型不純物を前
記半導体基板主面に選択的に導入する工程とを具
備することを特徴とする。
第１導電型チヤンネルMISFETおよび第２導電
型チヤンネルMISFETから成るCMOSインバー
タ部、ならびに保護抵抗を含み前記両MISFET
と半導体基板の入力パツドとの間に電気的接続さ
れた入力保護回路部とを具備する半導体装置の製
造方法において、第１導電型の半導体基板の一主
面に第２導電型のウエルを複数形成する工程と、
前記ウエルが形成されなかつた半導体基板主面に
前記第２導電型チヤンネルMISFET用の第２導
電型ソースおよびドレイン領域を形成するととも
に、前記複数のウエルの中の第１のウエル内に前
記入力パツドに電気的接続されるべき少なくとも
一端側部分が終端するように前記保護抵抗用の第
２導電型半導体領域を前記半導体基板主面に形成
するために、第２導電型不純物を前記半導体基板
主面に選択的に導入する工程と、前記複数のウエ
ルの中の第２のウエル内に前記第１導電型チヤン
ネルMISFET用の第１導電型ソースおよびドレ
イン領域を形成するために第１導電型不純物を前
記半導体基板主面に選択的に導入する工程とを具
備することを特徴とする。
以下、本発明をCMOS型LSIに適用した実施例
を図面について詳細に述べる。
を図面について詳細に述べる。
本発明の製造方法に従つて得られた第１図〜第
３図は、CMOS型LSIのうち初段のCMOSインバ
ータとその入力保護回路部とを示すものである。
３図は、CMOS型LSIのうち初段のCMOSインバ
ータとその入力保護回路部とを示すものである。
即ち、共通のＮ型シリコン基板１の一主面側に
は、CMOSを構成するＰチヤネルMISFETQ1及
びＮチヤネルMISFETQ2と、これらFETのゲー
ト保護回路を構成するクランプダイオードD1及
び拡散抵抗Ｒとが夫々設けられている。拡散抵抗
Ｒは浅くて小面積のP+型領域２とこれに連設さ
れた比較的深いP-型ウエル領域３とからなつて
いる。P+型領域２の深さは0.5μｍ程度、幅は6μ
ｍ程度であり、ウエル領域３は4μｍ程度の深さ
で24μｍ×24μｍの面積を有している。従つて、
入力パツドから伸びるアルミニウム配線４が拡散
抵抗Ｒに接続される領域では、ウエル領域３の存
在によつて基板１との間の接合の面積がかなり拡
大されていることになる。つまり、その接合によ
つて形成されるPN接合ダイオードD2は接合面積
が大であり、しかも保護抵抗Ｒと一体であつて最
も高電圧の加わり易い（破壊し易い）位置に設け
られていることが極めて重要である。抵抗Ｒはア
ルミニウム配線５によつてクランプダイオード
D1のN+型拡散領域６に接続され、更にこの拡散
領域はFETQ1及びQ2の各ゲート電極７及び８に
共通に接続されている。抵抗Ｒのウエル領域３と
クランプダイオードD1のP-型ウエル領域９と
FETQ2のP-型ウエル領域１０とは同一の拡散工
程で同時に形成されたものであり、また抵抗Ｒの
P+型領域２とFETQ1のP+型拡散領域１１及び１
２、クランプダイオードD1のN+型領域６と
FETQ2のN+型拡散領域１３及び１４も夫々同一
工程で形成されたものである。なお、１５，１６
及び１７はCMOSの各アルミニウム配線又は電
極であり、１８はフイールドSiO2膜、１９はゲ
ート酸化膜、２０はポリシリコンゲート電極の表
面に成長させたSiO2膜、２１はリンシリケート
ガラス膜である。
は、CMOSを構成するＰチヤネルMISFETQ1及
びＮチヤネルMISFETQ2と、これらFETのゲー
ト保護回路を構成するクランプダイオードD1及
び拡散抵抗Ｒとが夫々設けられている。拡散抵抗
Ｒは浅くて小面積のP+型領域２とこれに連設さ
れた比較的深いP-型ウエル領域３とからなつて
いる。P+型領域２の深さは0.5μｍ程度、幅は6μ
ｍ程度であり、ウエル領域３は4μｍ程度の深さ
で24μｍ×24μｍの面積を有している。従つて、
入力パツドから伸びるアルミニウム配線４が拡散
抵抗Ｒに接続される領域では、ウエル領域３の存
在によつて基板１との間の接合の面積がかなり拡
大されていることになる。つまり、その接合によ
つて形成されるPN接合ダイオードD2は接合面積
が大であり、しかも保護抵抗Ｒと一体であつて最
も高電圧の加わり易い（破壊し易い）位置に設け
られていることが極めて重要である。抵抗Ｒはア
ルミニウム配線５によつてクランプダイオード
D1のN+型拡散領域６に接続され、更にこの拡散
領域はFETQ1及びQ2の各ゲート電極７及び８に
共通に接続されている。抵抗Ｒのウエル領域３と
クランプダイオードD1のP-型ウエル領域９と
FETQ2のP-型ウエル領域１０とは同一の拡散工
程で同時に形成されたものであり、また抵抗Ｒの
P+型領域２とFETQ1のP+型拡散領域１１及び１
２、クランプダイオードD1のN+型領域６と
FETQ2のN+型拡散領域１３及び１４も夫々同一
工程で形成されたものである。なお、１５，１６
及び１７はCMOSの各アルミニウム配線又は電
極であり、１８はフイールドSiO2膜、１９はゲ
ート酸化膜、２０はポリシリコンゲート電極の表
面に成長させたSiO2膜、２１はリンシリケート
ガラス膜である。
上記のように保護抵抗Ｒの入力側部分に比較的
深いウエル領域３を一体に形成すれば、第３図か
ら理解されるように、入力用パツドから拡散領域
２に落ちる領域での接合面積が大きくなり、耐圧
を大幅に上昇させることができる。つまり、その
領域は最も弱い部分であつて高い異常電圧が加わ
るとジユール熱で破壊し易いが、接合面積（接合
耐圧）の大きいダイオードD2の形成によつてそ
うした事態は効果的に防止され、充分なゲート保
護（静電破壊強度）を図ることが可能となる。こ
れは、上記の如くダイオードD2を抵抗Ｒの入力
側で一体化したことによつて可能となることが理
解されるであろう。具体的に言えば、、拡散抵抗
Ｒに正の異常入力が入つたときにダイオードD2
が順方向となつて基板１に電流が流れ、また負の
異常入力に対してはダイオードD2は大きな接合
面積によつて充分に耐え得ると共にクランプダイ
オードD1を介して電流を逃がすことができる。
従つていずれの異常電圧が加わつても、本例によ
る入力保護回路は充分な破壊強度を示すものとな
つている。
深いウエル領域３を一体に形成すれば、第３図か
ら理解されるように、入力用パツドから拡散領域
２に落ちる領域での接合面積が大きくなり、耐圧
を大幅に上昇させることができる。つまり、その
領域は最も弱い部分であつて高い異常電圧が加わ
るとジユール熱で破壊し易いが、接合面積（接合
耐圧）の大きいダイオードD2の形成によつてそ
うした事態は効果的に防止され、充分なゲート保
護（静電破壊強度）を図ることが可能となる。こ
れは、上記の如くダイオードD2を抵抗Ｒの入力
側で一体化したことによつて可能となることが理
解されるであろう。具体的に言えば、、拡散抵抗
Ｒに正の異常入力が入つたときにダイオードD2
が順方向となつて基板１に電流が流れ、また負の
異常入力に対してはダイオードD2は大きな接合
面積によつて充分に耐え得ると共にクランプダイ
オードD1を介して電流を逃がすことができる。
従つていずれの異常電圧が加わつても、本例によ
る入力保護回路は充分な破壊強度を示すものとな
つている。
これに反し、仮にダイオードD2を拡散領域２
から離した位置に設けた場合には、保護抵抗Ｒの
入力側の接合が浅くて面積が小さいままであるか
ら、もろに異常入力の影響を受けて破壊を免れ得
ないことになる。
から離した位置に設けた場合には、保護抵抗Ｒの
入力側の接合が浅くて面積が小さいままであるか
ら、もろに異常入力の影響を受けて破壊を免れ得
ないことになる。
次に、本発明の製造方法に従う第１図に示した
構造の作成方法を第４図で説明する。
構造の作成方法を第４図で説明する。
まず第４Ａ図のように、Ｎ型シリコン基板１の
一主面に形成したSiO2膜２２をマスクとして、
上記の各ウエル領域用の不純物（例えばボロン）
の導入を例えばイオン注入技術又は拡散技術で行
ない、引伸ばし拡散によつて比較的深いP-型ウ
エル領域３，９，１０を夫々形成する。
一主面に形成したSiO2膜２２をマスクとして、
上記の各ウエル領域用の不純物（例えばボロン）
の導入を例えばイオン注入技術又は拡散技術で行
ない、引伸ばし拡散によつて比較的深いP-型ウ
エル領域３，９，１０を夫々形成する。
次いでマスク２２を除去した後、第４Ｂ図のよ
うに、窒化シリコン膜２３をマスクする公知の選
択酸化技術によつてフイールドSiO2膜１８を所
定パターンに成長させ、各素子領域を分離する。
うに、窒化シリコン膜２３をマスクする公知の選
択酸化技術によつてフイールドSiO2膜１８を所
定パターンに成長させ、各素子領域を分離する。
次いで窒化シリコン膜２３及び下地のSiO2膜
２４を順次エツチングで除去した後、第４Ｃ図の
ように、酸化性雰囲気中での熱処理でゲート酸化
膜１９を形成し、更に化学的気相成長法（CVD）
で全面にポリシリコンを析出させる。このポリシ
リコン膜に公知のリン処理を施した後、公知のフ
オトエツチングを施してゲート電極形状のポリシ
リコン膜７，８を形成する。
２４を順次エツチングで除去した後、第４Ｃ図の
ように、酸化性雰囲気中での熱処理でゲート酸化
膜１９を形成し、更に化学的気相成長法（CVD）
で全面にポリシリコンを析出させる。このポリシ
リコン膜に公知のリン処理を施した後、公知のフ
オトエツチングを施してゲート電極形状のポリシ
リコン膜７，８を形成する。
次いでポリシリコン膜７，８の表面を熱酸化し
て薄いSiO2膜２０を形成した後、第４Ｄ図のよ
うに、ウエル領域９及び１０上のみをマスク２
４，例えばフオトレジストで被覆し、この状態で
全面にボロン等のイオンビーム２５を照射する。
これによつて、マスク２４、ポリシリコン膜７、
フイールドSiO2膜１８の存在しない領域にある
ゲート酸化膜１９を通して基板１に不純物を打込
み、アニールを経て各P+型領域２，１１，１２
を夫々形成する。このうちP+型領域２はウエル
領域３とオーバーラツプして形成され、共に上記
した保護抵抗Ｒ及びダイオードD2を構成するも
のである。
て薄いSiO2膜２０を形成した後、第４Ｄ図のよ
うに、ウエル領域９及び１０上のみをマスク２
４，例えばフオトレジストで被覆し、この状態で
全面にボロン等のイオンビーム２５を照射する。
これによつて、マスク２４、ポリシリコン膜７、
フイールドSiO2膜１８の存在しない領域にある
ゲート酸化膜１９を通して基板１に不純物を打込
み、アニールを経て各P+型領域２，１１，１２
を夫々形成する。このうちP+型領域２はウエル
領域３とオーバーラツプして形成され、共に上記
した保護抵抗Ｒ及びダイオードD2を構成するも
のである。
次いで第４Ｅ図のように、今度はP+型領域２
及びFETQ1の領域上のみをマスク２６、例えば
フオトレジストで被覆し、全面にリン又は砒素の
イオンビーム２７を照射し、マスク２６、ポリシ
リコン膜８及びフイールドSiO2膜１８の存在し
ない領域にあるゲート酸化膜１９を通してイオン
打込みを行ない、アニールを経て各ウエル領域
９，１０内にN+型領域６，１３，１４を夫々形
成する。
及びFETQ1の領域上のみをマスク２６、例えば
フオトレジストで被覆し、全面にリン又は砒素の
イオンビーム２７を照射し、マスク２６、ポリシ
リコン膜８及びフイールドSiO2膜１８の存在し
ない領域にあるゲート酸化膜１９を通してイオン
打込みを行ない、アニールを経て各ウエル領域
９，１０内にN+型領域６，１３，１４を夫々形
成する。
次いで第４Ｆ図のように、保護回路領域のゲー
ト酸化膜のみをエツチングで除去した後、CVD
で全面にリンシリケートガラス膜２１を被着し、
これにフオトエツチングを施して所定箇所に各コ
ンタクトホール２８，２９，３０，３１，３２，
３３，３４を夫々形成する。そして次に、例えば
真空蒸着技術で全面にアルミニウムを付着させ、
これをフオトエツチングでパターニングして第１
図の各アルミニウム配線又は電極４，５，１５，
１６，１７を形成する。コンタクトホール２８は
コンタクトを充分にとるために領域３上で４箇所
（第２図参照）に形成されている。なお、図示省
略したが、更に層間絶縁膜、２層目アルミニウム
配線、フアイナルパツシベーシヨン膜等を施し
て、ICを完成させる。
ト酸化膜のみをエツチングで除去した後、CVD
で全面にリンシリケートガラス膜２１を被着し、
これにフオトエツチングを施して所定箇所に各コ
ンタクトホール２８，２９，３０，３１，３２，
３３，３４を夫々形成する。そして次に、例えば
真空蒸着技術で全面にアルミニウムを付着させ、
これをフオトエツチングでパターニングして第１
図の各アルミニウム配線又は電極４，５，１５，
１６，１７を形成する。コンタクトホール２８は
コンタクトを充分にとるために領域３上で４箇所
（第２図参照）に形成されている。なお、図示省
略したが、更に層間絶縁膜、２層目アルミニウム
配線、フアイナルパツシベーシヨン膜等を施し
て、ICを完成させる。
以上、本発明を例示したが、上述の実施例は本
発明の技術的思想に基いて更に変形が可能であ
る。例えば、上述のウエル領域３の形状は種々に
変更してよい。また上述の各半導体領域の導電型
を逆導電型に変換してもよい。本発明の製造方法
によれば、保護機能が充分な保護回路を組込んだ
CMOS型半導体装置をCMOSプロセスを利用し
て容易に得ることができる。
発明の技術的思想に基いて更に変形が可能であ
る。例えば、上述のウエル領域３の形状は種々に
変更してよい。また上述の各半導体領域の導電型
を逆導電型に変換してもよい。本発明の製造方法
によれば、保護機能が充分な保護回路を組込んだ
CMOS型半導体装置をCMOSプロセスを利用し
て容易に得ることができる。
図面は本発明をCMOS型LSIに適用した実施例
を示すものであつて、第１図はそのCMOS及び
ゲート保護回路部の断面図、第２図はゲート保護
回路部の平面図（そのＸ−Ｘ線断面が第１図に相
当する）、第３図は第１図の等価回路図、第４Ａ
図〜第４Ｆ図は第１図の構造の作成方法を工程順
に示す各断面図である。 なお、図面に用いられている符号において、３
はP-型ウエル領域、４及び５はアルミニウム配
線、Ｒは入力保護抵抗、D1はクランプダイオー
ド、D2は接合ダイオード、Q1及びQ2はCMOSを
構成する各MISFETである。
を示すものであつて、第１図はそのCMOS及び
ゲート保護回路部の断面図、第２図はゲート保護
回路部の平面図（そのＸ−Ｘ線断面が第１図に相
当する）、第３図は第１図の等価回路図、第４Ａ
図〜第４Ｆ図は第１図の構造の作成方法を工程順
に示す各断面図である。 なお、図面に用いられている符号において、３
はP-型ウエル領域、４及び５はアルミニウム配
線、Ｒは入力保護抵抗、D1はクランプダイオー
ド、D2は接合ダイオード、Q1及びQ2はCMOSを
構成する各MISFETである。
Claims (1)
- 【特許請求の範囲】 １ 第１導電型チヤンネルMISFETおよび第２
導電型チヤンネルMISFETから成るCMOSイン
バータ部、ならびに保護抵抗を含み前記両
MISFETと半導体基板の入力パツドとの間に電
気的接続された入力保護回路部とを具備する半導
体装置の製造方法において、第１導電型の半導体
基板の一主面に第２導電型のウエルを複数形成す
る工程と、前記ウエルが形成されなかつた半導体
基板主面に前記第２導電型チヤンネルMISFET
用の第２導電型ソースおよびドレイン領域を形成
するとともに、前記複数のウエルの中の第１のウ
エル内に前記入力パツドに電気的接続されるべき
少なくとも一端側部分が終端するように前記保護
抵抗用の第２導電型半導体領域を前記半導体基板
主面に形成するために、第２導電型不純物を前記
半導体基板主面に選択的に導入する工程と、前記
複数のウエルの中の第２のウエル内に前記第１導
電型チヤンネルMISFET用の第１導電型ソース
およびドレイン領域を形成するために第１導電型
不純物を前記半導体基板主面に選択的に導入する
工程とを具備する半導体装置の製造方法。 ２ 前記第１導電型不純物を導入する工程におい
て、前記複数のウエルの中の第３のウエル内に入
力保護回路部を構成する保護ダイオード形成用の
第１導電型半導体領域を形成することを特徴とす
る特許請求の範囲第１項記載の半導体装置の製造
方法。 ３ 前記第２導電型半導体領域の他端側部分は前
記第１のウエル外の前記半導体基板主面に延在し
ていることを特徴とする特許請求の範囲第１項ま
たは第２項記載の半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP56115092A JPS5817658A (ja) | 1981-07-24 | 1981-07-24 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP56115092A JPS5817658A (ja) | 1981-07-24 | 1981-07-24 | 半導体装置の製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS5817658A JPS5817658A (ja) | 1983-02-01 |
| JPH0319709B2 true JPH0319709B2 (ja) | 1991-03-15 |
Family
ID=14653998
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP56115092A Granted JPS5817658A (ja) | 1981-07-24 | 1981-07-24 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS5817658A (ja) |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6077459A (ja) * | 1983-10-05 | 1985-05-02 | Fujitsu Ltd | 半導体装置 |
| JPH0630762B2 (ja) * | 1989-05-15 | 1994-04-27 | ライザー工業株式会社 | 光酸化処理方法及びその装置 |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5422277A (en) * | 1977-07-18 | 1979-02-20 | Shinya Minemura | Making of ornamental material from flowers or leaves |
-
1981
- 1981-07-24 JP JP56115092A patent/JPS5817658A/ja active Granted
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5422277A (en) * | 1977-07-18 | 1979-02-20 | Shinya Minemura | Making of ornamental material from flowers or leaves |
Also Published As
| Publication number | Publication date |
|---|---|
| JPS5817658A (ja) | 1983-02-01 |
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