JPS6050064B2 - 相補型ｍｏｓ半導体装置及びその製造方法 - Google Patents
相補型ｍｏｓ半導体装置及びその製造方法Info
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- JPS6050064B2 JPS6050064B2 JP57146410A JP14641082A JPS6050064B2 JP S6050064 B2 JPS6050064 B2 JP S6050064B2 JP 57146410 A JP57146410 A JP 57146410A JP 14641082 A JP14641082 A JP 14641082A JP S6050064 B2 JPS6050064 B2 JP S6050064B2
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- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
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Description
【発明の詳細な説明】
〔発明の技術分野〕
本発明は絶縁基板上に形成される相補型ＭＯＳ半導体装
置及びその製造方法に関する。
置及びその製造方法に関する。
従来の絶縁基板上に形成される相補型ＭＯＳ半導体装置
、例えばＳＯＳ構造のＣＭＯＳインバータはサファイア
基板上のシリコン層内にｐチャネル及びｎチャネルのト
ランジスタが隣接して設けられているものである。
、例えばＳＯＳ構造のＣＭＯＳインバータはサファイア
基板上のシリコン層内にｐチャネル及びｎチャネルのト
ランジスタが隣接して設けられているものである。
こうしたＳＯＳ構造のＣＭＯＳインバータは消費電力が
非常に少ない等のＣＭＯＳの長所を有するうえにウェル
領域が必要ないためシリコン基板上に形成されるＣＭＯ
Ｓよりも集積度を向上することができるという利点があ
る。
非常に少ない等のＣＭＯＳの長所を有するうえにウェル
領域が必要ないためシリコン基板上に形成されるＣＭＯ
Ｓよりも集積度を向上することができるという利点があ
る。
しかし、上述したような利点を有するにもかかわらず、
以下のような欠点がある。
以下のような欠点がある。
（１）各トランジスタが絶縁基板上で平面的に構成され
ているので大幅に集積度を向上させることが困難てある
。
ているので大幅に集積度を向上させることが困難てある
。
（１１）微細化しようとすると、ショートチャネル効果
のためパンチスルーが起こるという欠点がある。
のためパンチスルーが起こるという欠点がある。
（Ｉｉｉ）ゲート電極が絶縁基板上のシリコン層から突
．出して形成されているので平坦性が悪く、微細な配線
形成が困難である。
．出して形成されているので平坦性が悪く、微細な配線
形成が困難である。
（Ｉｖ）各トランジスタのチャネル長は不純物の横方向
の拡散によつて影響され、チャネル長にバラツキが生じ
易い。
の拡散によつて影響され、チャネル長にバラツキが生じ
易い。
本発明はパンチスルーがなく、飛躍的に集積度を向上し
得る相補型ＭＯＳ半導体装置及びこのような相補型ＭＯ
Ｓ半導体装置の配線形成が容易で、チャネル長を良好に
制御し得る製造方法を提供することを目的とするもので
ある。
得る相補型ＭＯＳ半導体装置及びこのような相補型ＭＯ
Ｓ半導体装置の配線形成が容易で、チャネル長を良好に
制御し得る製造方法を提供することを目的とするもので
ある。
本願第１の発明の相補型ＭＯＳ半導体装置は、−絶縁基
板（例えばサファイア基板）上に設けられた第１及び第
２導電型の第１の半導体膜（例えばｐ＋型、ｎ＋型のド
レイン領域となる）と、これら第１及び第２導電型の第
１の半導体膜上に絶縁膜を介して夫々設けられた第１及
び第２導電型の第ク２の半導体膜（ｐ＋型、ｎ＋型のソ
ース領域となる）と、これら第１及び第２導電型の第２
の半導体膜間に位置し、前記絶縁基板表面に達して穿設
された凹部と、前記第１導電型の第１及び第２の半導体
膜（ドレイン領域及びソース領域）が露出７する凹部内
の一側面並びにこの一側面に対向し、前記第２導電型の
第１及び第２の半導体膜（ドレイン領域及びソース領域
）が露出する凹部内の他側面に夫々設けられた半導体層
からなるチャネル領域と、前記凹部内に前記半導体層に
被覆したゲ１−ト絶縁膜を介して埋込まれたゲート電極
とを具備したことを特徴とするものである。
板（例えばサファイア基板）上に設けられた第１及び第
２導電型の第１の半導体膜（例えばｐ＋型、ｎ＋型のド
レイン領域となる）と、これら第１及び第２導電型の第
１の半導体膜上に絶縁膜を介して夫々設けられた第１及
び第２導電型の第ク２の半導体膜（ｐ＋型、ｎ＋型のソ
ース領域となる）と、これら第１及び第２導電型の第２
の半導体膜間に位置し、前記絶縁基板表面に達して穿設
された凹部と、前記第１導電型の第１及び第２の半導体
膜（ドレイン領域及びソース領域）が露出７する凹部内
の一側面並びにこの一側面に対向し、前記第２導電型の
第１及び第２の半導体膜（ドレイン領域及びソース領域
）が露出する凹部内の他側面に夫々設けられた半導体層
からなるチャネル領域と、前記凹部内に前記半導体層に
被覆したゲ１−ト絶縁膜を介して埋込まれたゲート電極
とを具備したことを特徴とするものである。
こうした構造によれば飛躍的に高集積化することができ
、パンチスルーを防止することができる。
、パンチスルーを防止することができる。
また、本願第２の発明の相補型ＭＯＳ半導体装置の製造
方法は、絶縁基板（例えばサファイア基板）上に島状の
第１の半導体膜を形成する工程と、この第１の半導体膜
内に選択的に第１及び第２導電型の領域（例えばｐ＋型
、ｎ＋型のドレイン領域）を形成する工程と、全面に絶
縁膜を形成する工程と、前記第１の半導体膜の第１及ひ
第２導電型の領域の少なくとも一部上に対応する絶縁膜
上に第２の半導体膜を形成する工程と、この第２の半導
体膜内に前記第１の半導体膜の第１導電型の領域に対向
して積層状に第１導電型の領域（例えばｐ＋型ソース領
域）を、第２導電型の領域に対向して積層状に第２導電
型の領域（例えば耐型ソース領域）を夫々形成する工程
と、これら第１及び第２導電型の領域間の第２の半導体
膜、前記絶縁膜及び第１及び第２導電型の領域間の第１
の半導体膜を前記絶縁基板表面に達するまでエッチング
除去して凹部を形成する工程と、前記第１導電型の第１
及び第２の半導体膜（ｐ＋型のドレイン領域及びソース
領域）が露出する凹部内の一側面並びにこの一側面に対
向し、前記第２導電型の第１及び第２の導体膜（ｎ＋型
のドレイン領域及びソース領域）が露出する凹部内の他
側面に夫々半導体層からなるチャネル領域を形成する工
程と、前記凹部内に前記半導体層に被覆したゲー５卜絶
縁膜を介してゲート電極を埋込む工程を具備したことを
特徴とするものである。
方法は、絶縁基板（例えばサファイア基板）上に島状の
第１の半導体膜を形成する工程と、この第１の半導体膜
内に選択的に第１及び第２導電型の領域（例えばｐ＋型
、ｎ＋型のドレイン領域）を形成する工程と、全面に絶
縁膜を形成する工程と、前記第１の半導体膜の第１及ひ
第２導電型の領域の少なくとも一部上に対応する絶縁膜
上に第２の半導体膜を形成する工程と、この第２の半導
体膜内に前記第１の半導体膜の第１導電型の領域に対向
して積層状に第１導電型の領域（例えばｐ＋型ソース領
域）を、第２導電型の領域に対向して積層状に第２導電
型の領域（例えば耐型ソース領域）を夫々形成する工程
と、これら第１及び第２導電型の領域間の第２の半導体
膜、前記絶縁膜及び第１及び第２導電型の領域間の第１
の半導体膜を前記絶縁基板表面に達するまでエッチング
除去して凹部を形成する工程と、前記第１導電型の第１
及び第２の半導体膜（ｐ＋型のドレイン領域及びソース
領域）が露出する凹部内の一側面並びにこの一側面に対
向し、前記第２導電型の第１及び第２の導体膜（ｎ＋型
のドレイン領域及びソース領域）が露出する凹部内の他
側面に夫々半導体層からなるチャネル領域を形成する工
程と、前記凹部内に前記半導体層に被覆したゲー５卜絶
縁膜を介してゲート電極を埋込む工程を具備したことを
特徴とするものである。
こうした方法によれば、ｐチャネル及びｎチャネルの各
トランジスタのチャネル長が絶縁膜の厚さて決定され、
チャネル長の制御がきわめて良好１Ｃに行え、また微細
な配線形成も容易となる。
トランジスタのチャネル長が絶縁膜の厚さて決定され、
チャネル長の制御がきわめて良好１Ｃに行え、また微細
な配線形成も容易となる。
〔発明の実施例〕以下、本発明の実施例を第１図〜第１
１図に示す製造方法を併記して説明する。
１図に示す製造方法を併記して説明する。
（１）まず、サファイア基板１上にエピタキシャル１！
法により単結晶シリコン膜を形成した。
法により単結晶シリコン膜を形成した。
次に、通常の選択酸化法に従い、第１の分離酸化膜２及
びこの分離酸化膜２により囲まれた島状の単結晶シリコ
ンパターン３を形成した（第１図図示）。つづいて、図
示しない別々のホトレジス２ぎトパターンを用いてイオ
ン注入により前記単結晶シリコンパターン３内にｐ＋型
ドレイン領域牡ｎ＋型ドレイン領域５及びこれらの領域
にはさまれた単結晶シリコンパターン６を残存させた（
第２図図示）。つづいて、全面に厚さ０．５２μｍの第
１のＣＶＤ−ＳｉＯ２膜７及び厚さ１μｍの多結晶シリ
コン膜８を順次堆積した後、多結晶シリコン膜８の結晶
性を改善するためにレーザーアニールを行つた（第３図
図示）。つづいて、前記ｐ＋型及びｎ＋型のドレイン領
域４，５３の少なくとも一部上に対応する多結晶シリコ
ン膜８上に図示しないシリコン窒化膜パターンを形成し
た後、選択酸化法に従い第２の分離酸化膜９及びこの分
離酸化膜９に囲まれた多結晶シリコンパターンを形成し
た。つづいて、前記シ！リコン窒化膜パターンを除去し
た後、図示しない別々のホトレジストパターンを用いて
イオン注入により前記多結晶シリコンパターンの前記ｐ
＋型ドレイン領域４上に対応する領域にｐ＋型ソース領
域１０を、前記ｎ＋型ドレイン領域５上に対応する領域
に酎型ソース領域１１を夫々形成し、これらｐ＋型及び
ｎ＋型のソース領域１０，１１にはさまれた多結晶シリ
コンパターン１２を残存させた（第４図図示）。
びこの分離酸化膜２により囲まれた島状の単結晶シリコ
ンパターン３を形成した（第１図図示）。つづいて、図
示しない別々のホトレジス２ぎトパターンを用いてイオ
ン注入により前記単結晶シリコンパターン３内にｐ＋型
ドレイン領域牡ｎ＋型ドレイン領域５及びこれらの領域
にはさまれた単結晶シリコンパターン６を残存させた（
第２図図示）。つづいて、全面に厚さ０．５２μｍの第
１のＣＶＤ−ＳｉＯ２膜７及び厚さ１μｍの多結晶シリ
コン膜８を順次堆積した後、多結晶シリコン膜８の結晶
性を改善するためにレーザーアニールを行つた（第３図
図示）。つづいて、前記ｐ＋型及びｎ＋型のドレイン領
域４，５３の少なくとも一部上に対応する多結晶シリコ
ン膜８上に図示しないシリコン窒化膜パターンを形成し
た後、選択酸化法に従い第２の分離酸化膜９及びこの分
離酸化膜９に囲まれた多結晶シリコンパターンを形成し
た。つづいて、前記シ！リコン窒化膜パターンを除去し
た後、図示しない別々のホトレジストパターンを用いて
イオン注入により前記多結晶シリコンパターンの前記ｐ
＋型ドレイン領域４上に対応する領域にｐ＋型ソース領
域１０を、前記ｎ＋型ドレイン領域５上に対応する領域
に酎型ソース領域１１を夫々形成し、これらｐ＋型及び
ｎ＋型のソース領域１０，１１にはさまれた多結晶シリ
コンパターン１２を残存させた（第４図図示）。
）次いで、ホトレジスタパターン１３を形成し、このホ
トレジスタパターン１３をマスクとして反応性イオンエ
ッチングにより前記ｐ＋型、ｎ＋型のソース領域１０，
１１の一部を含む多結晶シリコンパターン１２、第１の
ＣＶＤ−ＳｉＯ２膜７及び前記ｐ＋、ｎ＋型のドレイン
領域４，５の一部を含む単結晶シリコン膜パターン６を
順次エッチング除去して、前記サファイア基板１表面に
達する凹部１４を形成した（第５図図示）。
トレジスタパターン１３をマスクとして反応性イオンエ
ッチングにより前記ｐ＋型、ｎ＋型のソース領域１０，
１１の一部を含む多結晶シリコンパターン１２、第１の
ＣＶＤ−ＳｉＯ２膜７及び前記ｐ＋、ｎ＋型のドレイン
領域４，５の一部を含む単結晶シリコン膜パターン６を
順次エッチング除去して、前記サファイア基板１表面に
達する凹部１４を形成した（第５図図示）。
つづいて、前記ホトレジストパターン１３を除去した後
、全面に厚さ８００Ａの多結晶シリコン層１５を形成し
、更にこの多結晶シリコン層１５の結晶性を改善するた
めにレーザーアニールを行つた（第６図図示）。つづい
て、反応性イオンエッチング等の異方性エッチングによ
り前記多結晶シリコン層１５をその膜厚分だけエッチン
グ除去し、凹部１４内の側面にのみ多結晶シリコン層を
残存させた。つづいて、図示しないホトレジストパター
ンを形成し、前記ｐ＋型のドレイン領域４及びソース領
域１０と酎型のドレイン領域５及びソース領域１１が露
出していない凹部１４内の側面に残存した前記多結晶シ
リコン層のみをその深さ方向にプラズマエッチング等で
選択的にエッチング除去することにより、前記ｐ＋型の
ドレイン領域４及びソース領域１０が露出する凹部１４
内の一側面並びにこの一側面に対向し、前記ｎ＋型のド
レイン領域５及びソース領域１１が露出する凹部１４内
の他側面に夫々チャネル領域となる残存多結晶シリコン
層１６１，１６。を形成した（第７図図示）。つづいて
、熱酸化処理を施して、前記残存多結晶シリコン層１６
１，１６２表面及び露出したｐ＋型、酎型のソース領域
１０，１１の表面に厚さ６００Ａの熱酸化膜（一部がゲ
ート酸化膜となる）１７１，１７２を形成した。これと
同時に、前記ｐ＋型のドレイン領域４及びソース領域１
０からはｐ型不純物が、前記ｎ＋型のドレイン領域５及
びソース領域１１からはｎ型不純物が夫々残存多結晶シ
リコン層１６１，１６２へ拡散した（第８図図示）。（
Ｉｉｉ）次いで、全面に前記凹部１４の幅の１ｈ以上の
厚さの多結晶シリコン膜１８を堆積した後、低抵抗性を
図るためにこの多結晶シリコン膜１８に３１ｐ＋をイオ
ン注入した（第９図図示）。
、全面に厚さ８００Ａの多結晶シリコン層１５を形成し
、更にこの多結晶シリコン層１５の結晶性を改善するた
めにレーザーアニールを行つた（第６図図示）。つづい
て、反応性イオンエッチング等の異方性エッチングによ
り前記多結晶シリコン層１５をその膜厚分だけエッチン
グ除去し、凹部１４内の側面にのみ多結晶シリコン層を
残存させた。つづいて、図示しないホトレジストパター
ンを形成し、前記ｐ＋型のドレイン領域４及びソース領
域１０と酎型のドレイン領域５及びソース領域１１が露
出していない凹部１４内の側面に残存した前記多結晶シ
リコン層のみをその深さ方向にプラズマエッチング等で
選択的にエッチング除去することにより、前記ｐ＋型の
ドレイン領域４及びソース領域１０が露出する凹部１４
内の一側面並びにこの一側面に対向し、前記ｎ＋型のド
レイン領域５及びソース領域１１が露出する凹部１４内
の他側面に夫々チャネル領域となる残存多結晶シリコン
層１６１，１６。を形成した（第７図図示）。つづいて
、熱酸化処理を施して、前記残存多結晶シリコン層１６
１，１６２表面及び露出したｐ＋型、酎型のソース領域
１０，１１の表面に厚さ６００Ａの熱酸化膜（一部がゲ
ート酸化膜となる）１７１，１７２を形成した。これと
同時に、前記ｐ＋型のドレイン領域４及びソース領域１
０からはｐ型不純物が、前記ｎ＋型のドレイン領域５及
びソース領域１１からはｎ型不純物が夫々残存多結晶シ
リコン層１６１，１６２へ拡散した（第８図図示）。（
Ｉｉｉ）次いで、全面に前記凹部１４の幅の１ｈ以上の
厚さの多結晶シリコン膜１８を堆積した後、低抵抗性を
図るためにこの多結晶シリコン膜１８に３１ｐ＋をイオ
ン注入した（第９図図示）。
つづいて、エッチバック法により前記多結晶シリコン膜
１８をその膜厚分だけ除去し、前記凹部１４内にチャネ
ル領域となる残存多結晶シリコン１６１，１６２表面に
形成された熱酸化膜（ゲート酸化膜）１７１，１７２を
介して埋込まれたゲート電極１９を形成した（第１０図
図示）。つづいて、全面に第２のＣＶＤ−ＳｉＯ２膜２
０を堆積した後、コンタクトホール２１・・・・・・を
開孔した。つづいて、全面にＡ１膜を蒸着した後、パタ
ーニングしてＡ１配線２２，２３，２４，２５，２６を
形成し、ＳＯＳ構造のＣＭＯＳインバータを製造した。
なお、Ａ１配線２２は入力となり、Ａ１配線２３は電源
■。ｏに、Ａ１配線２４は基準電源■ｓに夫々接続され
、更にＡ１配線２５，２６は結線されて出力となる（第
１１図図示）。しかして、第１１図図示のＣＭＯＳイン
バータはサファイア基板１上の夫々ｐ＋型ドレイン領域
４上に第１のＣＶＤ−ＳｌＯ２膜７を介して形成された
ｐ＋型ソース領域１０、が型ドレイン領域５上に第１の
ＣＶＤ−ＳｌＯ２膜７を介して形成されたギ型ソース領
域１１と、これらｐ＋型のドレイン領域４及びソース領
域１０とｎ＋型のドレイン領域５及びソース領域１１と
の間に穿設された凹部１４内の両側面に設けられたチャ
ネル領域となる残存多結晶シリコン層１６１，１６２と
、その表面に被覆されたゲート酸化膜となる熱酸化膜１
７１，１７２と、前記凹部１４内に熱酸化膜１７１，１
７２を介して埋込まれたゲート電極１９とを主要！部と
して構成されている。
１８をその膜厚分だけ除去し、前記凹部１４内にチャネ
ル領域となる残存多結晶シリコン１６１，１６２表面に
形成された熱酸化膜（ゲート酸化膜）１７１，１７２を
介して埋込まれたゲート電極１９を形成した（第１０図
図示）。つづいて、全面に第２のＣＶＤ−ＳｉＯ２膜２
０を堆積した後、コンタクトホール２１・・・・・・を
開孔した。つづいて、全面にＡ１膜を蒸着した後、パタ
ーニングしてＡ１配線２２，２３，２４，２５，２６を
形成し、ＳＯＳ構造のＣＭＯＳインバータを製造した。
なお、Ａ１配線２２は入力となり、Ａ１配線２３は電源
■。ｏに、Ａ１配線２４は基準電源■ｓに夫々接続され
、更にＡ１配線２５，２６は結線されて出力となる（第
１１図図示）。しかして、第１１図図示のＣＭＯＳイン
バータはサファイア基板１上の夫々ｐ＋型ドレイン領域
４上に第１のＣＶＤ−ＳｌＯ２膜７を介して形成された
ｐ＋型ソース領域１０、が型ドレイン領域５上に第１の
ＣＶＤ−ＳｌＯ２膜７を介して形成されたギ型ソース領
域１１と、これらｐ＋型のドレイン領域４及びソース領
域１０とｎ＋型のドレイン領域５及びソース領域１１と
の間に穿設された凹部１４内の両側面に設けられたチャ
ネル領域となる残存多結晶シリコン層１６１，１６２と
、その表面に被覆されたゲート酸化膜となる熱酸化膜１
７１，１７２と、前記凹部１４内に熱酸化膜１７１，１
７２を介して埋込まれたゲート電極１９とを主要！部と
して構成されている。
すなわち、ｐチャネル及びｎチャネルのＭＯＳトランジ
スタがサファイア基板１上て夫々この基板１の厚さ方向
に積層状に形成されている。したがつて、素子面積が極
端に小さくてすみ、しかも一つのゲート電極１９で３各
トランジスタを動作させることができるので、飛躍的に
集積度を向上することができる。また、各トランジスタ
のドレイン領域４，５とソース領域１０，１１との間に
第１のＣＶＤ−ＳｉＯ２膜７が介在され、それらの間へ
の空乏層の拡がりは皆無４となり、パンチスルーは起こ
らない。また、上記実施例の製造方法によれば、第７図
図示の工程て凹部１４内の両側面にチャネル領域となる
残存多結晶シリコン層１６１，１６２が形成され、第８
図図示の工程でゲート酸化膜となる熱酸化膜１７１，１
７２を形成するための熱酸化処理の際に、ｐ＋型のドレ
イン領域４及びソース領域１０から残存多結晶シリコン
層１６１へｐ型−不純物が、酎型のドレイン領域５及び
ソース領域１１から残存多結晶シリコン層１６．へｎ型
不純物が夫々拡散するので、各トランジスタのチャネル
長は第１のＣＶＤ−ＳｊＯ２膜７の厚さにより決定され
る。
スタがサファイア基板１上て夫々この基板１の厚さ方向
に積層状に形成されている。したがつて、素子面積が極
端に小さくてすみ、しかも一つのゲート電極１９で３各
トランジスタを動作させることができるので、飛躍的に
集積度を向上することができる。また、各トランジスタ
のドレイン領域４，５とソース領域１０，１１との間に
第１のＣＶＤ−ＳｉＯ２膜７が介在され、それらの間へ
の空乏層の拡がりは皆無４となり、パンチスルーは起こ
らない。また、上記実施例の製造方法によれば、第７図
図示の工程て凹部１４内の両側面にチャネル領域となる
残存多結晶シリコン層１６１，１６２が形成され、第８
図図示の工程でゲート酸化膜となる熱酸化膜１７１，１
７２を形成するための熱酸化処理の際に、ｐ＋型のドレ
イン領域４及びソース領域１０から残存多結晶シリコン
層１６１へｐ型−不純物が、酎型のドレイン領域５及び
ソース領域１１から残存多結晶シリコン層１６．へｎ型
不純物が夫々拡散するので、各トランジスタのチャネル
長は第１のＣＶＤ−ＳｊＯ２膜７の厚さにより決定され
る。
したがつて、各トランジスタのチヤネクル長の制御が良
好に行える。更に、第１０図図示の工程で形成されるゲ
ート電極１９は凹部１４内に埋込まれているので平坦性
がよく、第１１図図示の工程で断切れのない、微細なＡ
１配線２２〜２６を容易に形成することができる。しか
も第４７図図示の如く、ｐ＋型及びｎ＋型のソース領域
１０，１１が形成される多結晶シリコンパターンを選択
酸化法により形成すれば、表面をほぼ平坦化でき、よソ
ー層信頼性の高いＡ１配線の形成が可能となる。ただし
、この多結晶シリコンパターン】は写真蝕刻法により形
成してもよく、このような方法でも平坦性は従来のＣＭ
ＯＳインバータより良好なので、微細な配線形成が容易
である。なお、本発明に用いられる絶縁基板は上記実施
例の如くサファイアに限らずスピネル等の単結晶または
Ｃｅもしくはその同族元素を含む等軸晶系もしくは等軸
晶系より僅かに変形した斜方晶系に属する単結晶のいず
れかでもよい。
好に行える。更に、第１０図図示の工程で形成されるゲ
ート電極１９は凹部１４内に埋込まれているので平坦性
がよく、第１１図図示の工程で断切れのない、微細なＡ
１配線２２〜２６を容易に形成することができる。しか
も第４７図図示の如く、ｐ＋型及びｎ＋型のソース領域
１０，１１が形成される多結晶シリコンパターンを選択
酸化法により形成すれば、表面をほぼ平坦化でき、よソ
ー層信頼性の高いＡ１配線の形成が可能となる。ただし
、この多結晶シリコンパターン】は写真蝕刻法により形
成してもよく、このような方法でも平坦性は従来のＣＭ
ＯＳインバータより良好なので、微細な配線形成が容易
である。なお、本発明に用いられる絶縁基板は上記実施
例の如くサファイアに限らずスピネル等の単結晶または
Ｃｅもしくはその同族元素を含む等軸晶系もしくは等軸
晶系より僅かに変形した斜方晶系に属する単結晶のいず
れかでもよい。
こうした絶縁基板を用いることにより、その上にエピタ
キシャル法等で形成される半導体膜の結晶性を向上させ
、ひいては素子特性を向上させることができる。また、
上記実施例ではＣＶＤ−ＳｌＯ２膜等の絶縁膜上に形成
される多結晶シリコン膜にレーザーアニールを施して結
晶性を向上させたが、電子ビームアニールを行つてもよ
い。更に、上記実施例は絶縁基板上に素子を形成したも
のであるが、これに限らず、素子が形成された半導体基
板上の絶縁膜上に本発明の方法により相補型ＭＯＳ半導
体装置を形成した多層構造のものにも適用できる。
キシャル法等で形成される半導体膜の結晶性を向上させ
、ひいては素子特性を向上させることができる。また、
上記実施例ではＣＶＤ−ＳｌＯ２膜等の絶縁膜上に形成
される多結晶シリコン膜にレーザーアニールを施して結
晶性を向上させたが、電子ビームアニールを行つてもよ
い。更に、上記実施例は絶縁基板上に素子を形成したも
のであるが、これに限らず、素子が形成された半導体基
板上の絶縁膜上に本発明の方法により相補型ＭＯＳ半導
体装置を形成した多層構造のものにも適用できる。
以上詳述した如く、本発明によれば、パンチスルーがな
く、飛躍的に集積度を向上上し得る相補型ＭＯＳ半導体
装置及びこのような相補型ＭＯＳ半導体装置の微細な配
線形成が容易で、チャネル長を良好に制御し得る製造方
法を提供できるものである。
く、飛躍的に集積度を向上上し得る相補型ＭＯＳ半導体
装置及びこのような相補型ＭＯＳ半導体装置の微細な配
線形成が容易で、チャネル長を良好に制御し得る製造方
法を提供できるものである。
第１図〜第１１図は本発明の実施例におけるＣＭＯＳイ
ンバータをその製造工程順に示す断面図である。 １・・・・・・サファイア基板、２・・・・・・第１の
分離酸化膜、４・・・・・・ｐ＋型ドレイン領域、５・
・・・・・ｎ＋型ドレイン領域、７・・・・・・第１の
ＣＶＤ−ＳｉＯ２膜、９・・・第２の分離酸化膜、１０
・・・・・・ｐ＋型ソース領域、１１・・・・・・ｎ＋
型ソース領域、１４・・・・・凹部、１５・・・・多結
晶シリコン層、１６１，１６２・・残存多結晶シリコン
層、１７１，１７。
ンバータをその製造工程順に示す断面図である。 １・・・・・・サファイア基板、２・・・・・・第１の
分離酸化膜、４・・・・・・ｐ＋型ドレイン領域、５・
・・・・・ｎ＋型ドレイン領域、７・・・・・・第１の
ＣＶＤ−ＳｉＯ２膜、９・・・第２の分離酸化膜、１０
・・・・・・ｐ＋型ソース領域、１１・・・・・・ｎ＋
型ソース領域、１４・・・・・凹部、１５・・・・多結
晶シリコン層、１６１，１６２・・残存多結晶シリコン
層、１７１，１７。
Claims (1)
- 【特許請求の範囲】 １ 絶縁基板上に設けられた第１及び第２導電型の第１
の半導体膜と、これら第１及び第２導電型の第１の半導
体膜上に絶縁膜を介して夫夫設けられた第１及び第２導
電型の第２の半導体膜と、これら第１及び第２導電型の
第２の半導体膜間に位置し、前記絶縁基板表面に達して
穿設された凹部と、前記第１導電型の第１及び第２の半
導体膜が露出する凹部内の一側面並びにこの一側面に対
向し、前記第２導電型の第１及び第２の半導体膜が露出
する凹部内の他側面に夫々設けられた半導体層からなる
チャネル領域と、前記凹部内に前記半導体層に被覆した
ゲート絶縁膜を介して埋込まれたゲート電極とを具備し
たことを特徴とする相補型ＭＯＳ半導体装置。 ２ 絶縁基板がサファイア、スピネルの単結晶または、
Ｃｅもしくはその同族元素を含む等軸晶系もしくは等軸
晶系より僅かに変形した斜方晶系に属する酸化物の単結
晶のいずれかであることを特徴とする特許請求の範囲第
１項記載の相補型ＭＯＳ半導体装置。 ３ 絶縁基板上に島状の第１の半導体膜を形成する工程
と、この第１の半導体膜内に選択的に第１及び第２導電
型の領域を形成する工程と、全面に絶縁膜を堆積する工
程と、前記第１の半導体膜の第１及び第２導電型の領域
の少なくとも一部上に対応する絶縁膜上に第２の半導体
膜を形成する工程と、この第２の半導体膜内に前記第１
の半導体膜の第１導電型の領域に対向して積層状に第１
導電型の領域を、第２導電型の領域に対向して積層状に
第２導電型の領域を夫々形成する工程と、これら第１及
び第２導電型の領域間の第２の半導体膜、前記絶縁膜及
び第１及び第２導電型の領域間の第１の半導体膜を前記
絶縁基板表面に達するまでエッチング除去し凹部を形成
する工程と、前記第１導電型の第１及び第２の半導体膜
が露出する凹部内の一側面並びにこの一側面に対向し、
前記第２導電型の第１及び第２の半導体膜が露出する凹
部内の他側面に夫々半導体層からなるチャネル領域を形
成する工程と、前記凹部内に前記半導体層に被覆したゲ
ート絶縁膜を介してゲート電極を埋込む工程とを具備し
たことを特徴とする相補型ＭＯＳ半導体装置の製造方法
。 ４ 絶縁基板または絶縁膜上に半導体膜または半導体層
を形成するのにＣＶＤ法またはエピタキシャル法を用い
ることを特徴とする特許請求の範囲第３項記載の相補型
ＭＯＳ半導体装置の製造方法。 ５ チャネル領域を形成するのに、全面に半導体層を形
成した後、異方性エッチングにより凹部内の側面にのみ
半導体層を残存させ、更に第１導電型の第１及び第２の
半導体膜と第２導電型の第１及び第２の半導体膜が露出
していない凹部内の側面に残存した前記半導体層のみを
その深さ方向に異方性エッチングで選択的にエッチング
除去することを特徴とする特許請求の範囲第３項記載の
相補型ＭＯＳ半導体装置の製造方法。 ６ 凹部内にゲート電極を埋込むのに全面に凹部の幅の
１／２以上の厚さのゲート電極材料を堆積した後、写真
蝕刻法あるいはエッチバック法を用いることを特徴とす
る特許請求の範囲第３項記載の相補型ＭＯＳ半導体装置
の製造方法。 ７ 絶縁基板上または絶縁膜上に形成された半導体膜ま
たは半導体層にレーザーアニールまたは電子ビームアニ
ールを施すことを特徴とする特許請求の範囲第３項記載
の相補型ＭＯＳ半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57146410A JPS6050064B2 (ja) | 1982-08-24 | 1982-08-24 | 相補型ｍｏｓ半導体装置及びその製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57146410A JPS6050064B2 (ja) | 1982-08-24 | 1982-08-24 | 相補型ｍｏｓ半導体装置及びその製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS5935464A JPS5935464A (ja) | 1984-02-27 |
| JPS6050064B2 true JPS6050064B2 (ja) | 1985-11-06 |
Family
ID=15407060
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP57146410A Expired JPS6050064B2 (ja) | 1982-08-24 | 1982-08-24 | 相補型ｍｏｓ半導体装置及びその製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6050064B2 (ja) |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6113661A (ja) * | 1984-06-29 | 1986-01-21 | Nippon Telegr & Teleph Corp <Ntt> | 半導体装置およびその製造方法 |
| JP4726440B2 (ja) * | 2004-06-25 | 2011-07-20 | 日本放送協会 | 有機又は無機トランジスタ及びその製造方法並びに画像表示装置 |
-
1982
- 1982-08-24 JP JP57146410A patent/JPS6050064B2/ja not_active Expired
Also Published As
| Publication number | Publication date |
|---|---|
| JPS5935464A (ja) | 1984-02-27 |
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