JPS61292939A - 半導体装置 - Google Patents
半導体装置Info
- Publication number
- JPS61292939A JPS61292939A JP13518785A JP13518785A JPS61292939A JP S61292939 A JPS61292939 A JP S61292939A JP 13518785 A JP13518785 A JP 13518785A JP 13518785 A JP13518785 A JP 13518785A JP S61292939 A JPS61292939 A JP S61292939A
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- wiring
- layer
- insulating film
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は、半導体装置、特にその配線抵抗を下げたい部
分における配線手段に関する。
分における配線手段に関する。
本発明は、半導体装置における配線手段に関するもので
あシ、配線層上にこの配線層上に形成された絶縁膜の開
口部を介して導電層を形成することにより、配線抵抗を
容易に下げることができるようにしたものである。
あシ、配線層上にこの配線層上に形成された絶縁膜の開
口部を介して導電層を形成することにより、配線抵抗を
容易に下げることができるようにしたものである。
例えばＤＣＦＬ （ダイレクトカプシドＦＥＴロジック
）を用い九〇ａＡｍ半導体集積回路では、電源電圧Ｖｆ
ｌＤが低く （ＶＤＤ ＝ １．２Ｖ ）、論３１ｍ幅
４小さいために、電源電圧変動に対する余裕度が小さい
。従って、比較的大電流の流れる電源ｖＤＤラインと接
地ラインの配線抵抗を可能な限シ小さくし、電圧降下、
上昇を小さく抑えることが望まれる。
）を用い九〇ａＡｍ半導体集積回路では、電源電圧Ｖｆ
ｌＤが低く （ＶＤＤ ＝ １．２Ｖ ）、論３１ｍ幅
４小さいために、電源電圧変動に対する余裕度が小さい
。従って、比較的大電流の流れる電源ｖＤＤラインと接
地ラインの配線抵抗を可能な限シ小さくし、電圧降下、
上昇を小さく抑えることが望まれる。
通常、このよりなＧａＡａ半導体集積回路においては、
例えば２層配線構造がとられ、信号ライン用の配線層は
下層に、電源ｖＤＤライン及び接地ライン用の配線層は
上層に形成される。
例えば２層配線構造がとられ、信号ライン用の配線層は
下層に、電源ｖＤＤライン及び接地ライン用の配線層は
上層に形成される。
従来、２層配線構造を有する半導体装置において、標準
的な上層配線層の形成は次のようにして行なわれる。先
ず、８１０２又はＳＩＮよシ成る層間絶縁膜上に真空蒸
着法で金属（例えばＴＩ下地膜上にＡｕ膜を形成した所
謂Ａｕ／’ｒｌ構造）を１〜２μｍの厚さに被着する。
的な上層配線層の形成は次のようにして行なわれる。先
ず、８１０２又はＳＩＮよシ成る層間絶縁膜上に真空蒸
着法で金属（例えばＴＩ下地膜上にＡｕ膜を形成した所
謂Ａｕ／’ｒｌ構造）を１〜２μｍの厚さに被着する。
次に、金属上の配線層を形成すべき部分にホトレジスト
をパターニングした後、このホトレジストをマスクとし
てイオンミリングを行い、不要部分の金属を除去するこ
とにょシ、上層配線層を形成している。
をパターニングした後、このホトレジストをマスクとし
てイオンミリングを行い、不要部分の金属を除去するこ
とにょシ、上層配線層を形成している。
第２図Ａに示すように、半導体基板上の第１の配線層（
１）上に眉間絶縁膜（２）を介して更に第２の配線層（
５）をイオンミリング法で形成する場合、イオンミリン
グ法は物質に対する選択比を持たないため、ホトレジス
ト（３）も金属（４）と同じ速度で除去される。そして
、第２の配線層（５）を形成する際、オーバーエツチン
グ気未にイオンミリングを行う必要があるので、金属（
４）の下の眉間絶縁膜（２）も同時にエツチングされる
。特に配線層（５）の縁部に対応する部分（６）のエツ
チングが速い（第２図Ｂ参照）。
１）上に眉間絶縁膜（２）を介して更に第２の配線層（
５）をイオンミリング法で形成する場合、イオンミリン
グ法は物質に対する選択比を持たないため、ホトレジス
ト（３）も金属（４）と同じ速度で除去される。そして
、第２の配線層（５）を形成する際、オーバーエツチン
グ気未にイオンミリングを行う必要があるので、金属（
４）の下の眉間絶縁膜（２）も同時にエツチングされる
。特に配線層（５）の縁部に対応する部分（６）のエツ
チングが速い（第２図Ｂ参照）。
従って、形成可能な配線層（５）の厚さは、眉間絶縁膜
（２）の厚さとホトレジスト（３）の厚さによって規制
され、現状では約２０ｍΩ／口に相当する厚さく約２μ
ｍ）が限界になっている。しかし、このような値でも、
ＩＣの集積度を更に高めようとする場合には問題となっ
てくる。特に、Ｊ−ＦＥＴによるＤＣＦＬ（ダイレクト
カプシドＦＥＴロジック）を用いて構成したＩＣの場合
、可能な限り接地レベルとｖＤＤレベルを均一に保つ必
要があるため、大きな電流が流れる配線層の抵抗を２０
ｍ０７口以下に低減することが要求されている。
（２）の厚さとホトレジスト（３）の厚さによって規制
され、現状では約２０ｍΩ／口に相当する厚さく約２μ
ｍ）が限界になっている。しかし、このような値でも、
ＩＣの集積度を更に高めようとする場合には問題となっ
てくる。特に、Ｊ−ＦＥＴによるＤＣＦＬ（ダイレクト
カプシドＦＥＴロジック）を用いて構成したＩＣの場合
、可能な限り接地レベルとｖＤＤレベルを均一に保つ必
要があるため、大きな電流が流れる配線層の抵抗を２０
ｍ０７口以下に低減することが要求されている。
本発明は、上記問題点を解決することができる配線手段
を有した半導体装置を提供するものである。
を有した半導体装置を提供するものである。
本発明においては、半導体装置における半導体基板上の
配線層四上に、この配線層（２）上に形成された絶縁膜
Ｃ１４１の開口部に）を介して導電層（ロ）を形成する
ことにより、配線層（資）の所定部分の配線抵抗を減少
させる。
配線層四上に、この配線層（２）上に形成された絶縁膜
Ｃ１４１の開口部に）を介して導電層（ロ）を形成する
ことにより、配線層（資）の所定部分の配線抵抗を減少
させる。
本発明によれば、特にイオンミリング法による形成のた
め、配線抵抗を下げたい部分の配線層の厚さは薄くても
、この配線層上に形成された絶縁膜の開口部を介して導
電層を形成することにょシ、配線層の厚さを実質上厚く
することができるため、配線抵抗を容易に下げることが
可能になる。
め、配線抵抗を下げたい部分の配線層の厚さは薄くても
、この配線層上に形成された絶縁膜の開口部を介して導
電層を形成することにょシ、配線層の厚さを実質上厚く
することができるため、配線抵抗を容易に下げることが
可能になる。
第１図Ａ−Ｈを参照して、本発明の実施例を製法例と共
に説明する。
に説明する。
先ず、第１図人に示すように半導体基板（８）上に絶縁
膜（９）を介して信号ライン等、第１の配線層ＣＬ［）
を形成して後、この第１の配線層（７）を覆うようにＳ
ＩＮ。
膜（９）を介して信号ライン等、第１の配線層ＣＬ［）
を形成して後、この第１の配線層（７）を覆うようにＳ
ＩＮ。
５Ｉ０２等の層間絶縁膜Ｃ１ηを形成する。次に第１図
Ｂに示すように、層間絶縁膜αηの上に例えば真空蒸着
法で金属（Ａｕ、々ｌ構造等）（６）を最大２μｍの厚
さに被着する。
Ｂに示すように、層間絶縁膜αηの上に例えば真空蒸着
法で金属（Ａｕ、々ｌ構造等）（６）を最大２μｍの厚
さに被着する。
次に第１図Ｃに示すように、イオンミリング法で金属斡
を所定形状にノ臂ターニングして第２の配線層（６）を
形成する。
を所定形状にノ臂ターニングして第２の配線層（６）を
形成する。
次に第１図りに示すように、絶縁膜（ＳｔＯ□又はＳＩ
Ｎ ）α◆を第２の配線層四上にＣＶＤで形成する。
Ｎ ）α◆を第２の配線層四上にＣＶＤで形成する。
次に第１図Ｅに示すように、第２の配線層（６）におい
て配線抵抗を下げたい部分、即ち、大電流が流れる幅が
広い部分例えば電源ｖＤＤライン及び接地ラインに対応
する配線部分における絶縁膜α◆に開口部（至）を形成
する。
て配線抵抗を下げたい部分、即ち、大電流が流れる幅が
広い部分例えば電源ｖＤＤライン及び接地ラインに対応
する配線部分における絶縁膜α◆に開口部（至）を形成
する。
次に第１図Ｆに示すように、導電層となる金属（例えば
Ａｕ／’Ｐｉ構造等）αＱを全面に真空蒸着する。
Ａｕ／’Ｐｉ構造等）αＱを全面に真空蒸着する。
なお、この金属αＱは、配線層（至）の金属（６）と同
−又は別の種類の金属であっても良い。
−又は別の種類の金属であっても良い。
次に第１図Ｇに示すように、イオンミリング法などによ
シ金属α・が開口部（ト）を充分覆うようにＡＩターニ
ングして導電層（ロ）を形成する。このパターニングに
は導電層αηの性格上細かなパターンが要求されないた
め、絶縁膜α◆の厚さはそれ程厚くする必要はない。
シ金属α・が開口部（ト）を充分覆うようにＡＩターニ
ングして導電層（ロ）を形成する。このパターニングに
は導電層αηの性格上細かなパターンが要求されないた
め、絶縁膜α◆の厚さはそれ程厚くする必要はない。
最後に、第１図Ｈに示すように、ＳＩＮよ構成るオーｉ
４− ノ＃ツシベーション属（ｌｌｌｔ−全面に形成す
る。
４− ノ＃ツシベーション属（ｌｌｌｔ−全面に形成す
る。
上述した通シ、本発明によれば特にイオンミリング法に
よる形成のため、配線層（至）の厚さを薄くしても、絶
縁膜α◆の開口部（６）を介してこの配線層（６）の上
に同じ厚さの導電層＠を形成することにょシ、配線層α
１即ち電源ｖＤＤライン及び接地ライン用の配線部分の
厚さを実質上２倍にすることができ、シート抵抗は従来
（約２０ｍΩ／口）の半分である１０ｍΩ／口程度にま
で低減させることが可能になる。従って、本発明により
電源ｖＤＤライン、接地ラインの幅を減らすことができ
、例えば信号ライン等の第１の配線層（ＬＯとのクロス
オーバ一部の容量を低減化することも可能となる。
よる形成のため、配線層（至）の厚さを薄くしても、絶
縁膜α◆の開口部（６）を介してこの配線層（６）の上
に同じ厚さの導電層＠を形成することにょシ、配線層α
１即ち電源ｖＤＤライン及び接地ライン用の配線部分の
厚さを実質上２倍にすることができ、シート抵抗は従来
（約２０ｍΩ／口）の半分である１０ｍΩ／口程度にま
で低減させることが可能になる。従って、本発明により
電源ｖＤＤライン、接地ラインの幅を減らすことができ
、例えば信号ライン等の第１の配線層（ＬＯとのクロス
オーバ一部の容量を低減化することも可能となる。
々お、導電層αηを設けるために絶縁膜α◆に形成する
開口部（へ）は、配線抵抗を下げたい配線部分にその長
手方向に対して２箇所以上形成しても良い。
開口部（へ）は、配線抵抗を下げたい配線部分にその長
手方向に対して２箇所以上形成しても良い。
本発明によれば、特にイオンミリング法等による配線層
の形成のため、配線層自体の厚さに制限があっても、実
質的な厚さを２倍程度に増やすことができるため、配線
抵抗を容易に半分穆度に下げることができる。また、こ
のように配線抵抗を低減できるので、配線層の幅を狭く
することが可能となｐ、クロスオーバ一部での配線間の
容量を低減することができる。
の形成のため、配線層自体の厚さに制限があっても、実
質的な厚さを２倍程度に増やすことができるため、配線
抵抗を容易に半分穆度に下げることができる。また、こ
のように配線抵抗を低減できるので、配線層の幅を狭く
することが可能となｐ、クロスオーバ一部での配線間の
容量を低減することができる。
従って、本発明は集積規模が大きい半導体集積回路、或
は特にＪ−ＦＥＴによるＤＣＦＩ、を用いて構成するＧ
ａＡｓ半導体集積回路に適用して好適ならしめるもので
ある。
は特にＪ−ＦＥＴによるＤＣＦＩ、を用いて構成するＧ
ａＡｓ半導体集積回路に適用して好適ならしめるもので
ある。
第１図Ａ、Ｈは実施例の製法例を示す工程図、第２図Ａ
及びＢはイオンミリング法 グ状態を示す断面図である。 αルは眉間絶縁膜、（６）、（１・は金属、（至）は配
線層、α４は絶縁膜、（２）は開口部、αηは導電層、
叫はオーバーＡＩツシベーション膜でアル。
及びＢはイオンミリング法 グ状態を示す断面図である。 αルは眉間絶縁膜、（６）、（１・は金属、（至）は配
線層、α４は絶縁膜、（２）は開口部、αηは導電層、
叫はオーバーＡＩツシベーション膜でアル。
Claims (1)
- 【特許請求の範囲】 半導体基板上の配線層上に、 該配線層上に形成された絶縁膜の開口部を介して導電層
を形成することにより、 配線抵抗を下げるようになされた半導体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP13518785A JPS61292939A (ja) | 1985-06-20 | 1985-06-20 | 半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP13518785A JPS61292939A (ja) | 1985-06-20 | 1985-06-20 | 半導体装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS61292939A true JPS61292939A (ja) | 1986-12-23 |
Family
ID=15145867
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP13518785A Pending JPS61292939A (ja) | 1985-06-20 | 1985-06-20 | 半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS61292939A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH01181295A (ja) * | 1988-01-13 | 1989-07-19 | Fujitsu Ltd | 暴走通知方式 |
-
1985
- 1985-06-20 JP JP13518785A patent/JPS61292939A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH01181295A (ja) * | 1988-01-13 | 1989-07-19 | Fujitsu Ltd | 暴走通知方式 |
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