JPS5928990B2 - 半導体装置 - Google Patents
半導体装置Info
- Publication number
- JPS5928990B2 JPS5928990B2 JP51139131A JP13913176A JPS5928990B2 JP S5928990 B2 JPS5928990 B2 JP S5928990B2 JP 51139131 A JP51139131 A JP 51139131A JP 13913176 A JP13913176 A JP 13913176A JP S5928990 B2 JPS5928990 B2 JP S5928990B2
- Authority
- JP
- Japan
- Prior art keywords
- wiring
- aluminum
- photoresist
- photoresist film
- semiconductor equipment
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired
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- Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
- Electrodes Of Semiconductors (AREA)
Description
【発明の詳細な説明】
本発明は、半導体装置の製造方法、特にその配線層の構
成方法に関する。
成方法に関する。
半導体装置の高集積化が進むにつれて微細パターンが要
求され、しかも配線層に電源回路などの配線の電流値が
大になる。
求され、しかも配線層に電源回路などの配線の電流値が
大になる。
微細パターンで電流値大つまり電流密度が大になると、
抵抗分、インダクタンス分による電圧降下、果てはエレ
クトロマイグレーションによる断線の恐れが出てくる。
これを回避するには配線の巾を広くするか厚くするかす
る必要があるが、素子全体の配線の巾を広くする及び又
は厚みを厚くするという方式は高集積化の妨げになり及
び又はパターニング困難という問題がある。本発明の半
導体装置の製造方法はかゝる点を適切に解決しようとす
るものであり、その特徴は配線が形成された半導体基板
上にフォトレジストを塗布し、露光、現像してフォトレ
ジスト膜に、前記配線の大電流通電部分の上面の端縁を
除く中間部分を露出させる窓をあけ、次いで配線材料を
被着し、リフトオフして、前記配線上に前記配線材料の
層からなる第２の配線を形成する工程を有する点にある
。
抵抗分、インダクタンス分による電圧降下、果てはエレ
クトロマイグレーションによる断線の恐れが出てくる。
これを回避するには配線の巾を広くするか厚くするかす
る必要があるが、素子全体の配線の巾を広くする及び又
は厚みを厚くするという方式は高集積化の妨げになり及
び又はパターニング困難という問題がある。本発明の半
導体装置の製造方法はかゝる点を適切に解決しようとす
るものであり、その特徴は配線が形成された半導体基板
上にフォトレジストを塗布し、露光、現像してフォトレ
ジスト膜に、前記配線の大電流通電部分の上面の端縁を
除く中間部分を露出させる窓をあけ、次いで配線材料を
被着し、リフトオフして、前記配線上に前記配線材料の
層からなる第２の配線を形成する工程を有する点にある
。
以下実施例を参照しながらこれを詳細に説明する。第１
図は本発明により形成された半導体装置の配線を示す。
図は本発明により形成された半導体装置の配線を示す。
この図で１は半導体片および絶縁層などからなる基板、
２は第１の配線、３はその上に被着した第２の配線であ
る。第１の配線１はシリコン半導体基板に絶縁層を介し
て被着される第１層目配線である場合もあり、または多
層配線の第２、第３ ・・・・・・層目配線である場合
もある。この第１の配線２は高集積度微細パターンの形
成に適当な巾および厚みを持つ。そして第２の配線３は
、第１の配線２の電源ラインなど比較的大電流が通る部
分にのみ施し、その巾は第１の配線より狭い。このよう
にすれば両者２、３は密着しているから１つの配線導体
となり、その断面積は両者の和であるから増大し、従つ
て電流密度を下げることができる。しかも高集積化、微
細パターン化という点では何ら障害にならない。第１の
配線２は通常の如くアルミニウムの蒸着卦よびそのバタ
ーニングにより形成し、第２の配線３はそのパターニン
グされた配線２上にアルミニウムの蒸着卦よびそのパタ
ーニングにより形成するが、その際マスク合せの精度に
従つて第２図に示すように位置ずれが生じることが予想
される。そして配線２は高集積度、微細パターンである
から隣りには配線２Ａが隣接して卦り、第２の配線３が
第２図のように位置ずれすると隣接配線２Ａとの絶縁が
問題になる。この点第２の配線３の巾を第１の配線２よ
り細くして卦くと、このような問題を回避することがで
きる。しかしながらか＼る細巾の第２の配線３を第１の
配線上に密着積層して形成するには、次のような問題が
ある。
２は第１の配線、３はその上に被着した第２の配線であ
る。第１の配線１はシリコン半導体基板に絶縁層を介し
て被着される第１層目配線である場合もあり、または多
層配線の第２、第３ ・・・・・・層目配線である場合
もある。この第１の配線２は高集積度微細パターンの形
成に適当な巾および厚みを持つ。そして第２の配線３は
、第１の配線２の電源ラインなど比較的大電流が通る部
分にのみ施し、その巾は第１の配線より狭い。このよう
にすれば両者２、３は密着しているから１つの配線導体
となり、その断面積は両者の和であるから増大し、従つ
て電流密度を下げることができる。しかも高集積化、微
細パターン化という点では何ら障害にならない。第１の
配線２は通常の如くアルミニウムの蒸着卦よびそのバタ
ーニングにより形成し、第２の配線３はそのパターニン
グされた配線２上にアルミニウムの蒸着卦よびそのパタ
ーニングにより形成するが、その際マスク合せの精度に
従つて第２図に示すように位置ずれが生じることが予想
される。そして配線２は高集積度、微細パターンである
から隣りには配線２Ａが隣接して卦り、第２の配線３が
第２図のように位置ずれすると隣接配線２Ａとの絶縁が
問題になる。この点第２の配線３の巾を第１の配線２よ
り細くして卦くと、このような問題を回避することがで
きる。しかしながらか＼る細巾の第２の配線３を第１の
配線上に密着積層して形成するには、次のような問題が
ある。
即ち、この第２の配線３は通常の方法により先ずアルミ
ニウムを全面蒸着し、フオトレジストを塗布し、マスク
を通して露光し、現像し、こうしてパターニングされた
フオトレジスト膜をマスクとしてアルミニウムのエツチ
ングを行なつて作ると、第２の配線３の下部には第１の
アルミニウム配線２があるので、上記エツチング時にこ
の第１の配線２が蝕刻されてしまう。これを回避するに
はリフトオフ法を用いるとよい。第３図〜第５図は本発
明の実施例を示し、先ず第３図に示す配線２上にフオト
レジストを厚く塗布し、これに露光、現像して第４図に
示すように、配線２の大電流通電部分の上面の端縁を除
く中間部分を露出させる窓４を持つフオトレジスト膜５
を作る。次に、このパターニングしたフオトレジスト膜
５上にアルミニウムを蒸着すると、第５図に示すように
フオトレジスト膜５上に被着したアルミニウム膜６Ａと
、第１の配線２上に被着してアルミニウム膜６Ｂができ
、これらの膜６Ａ，６Ｂは窓４（ＦＣ，卦いて互いに断
線している。この状態でフオトレジスト膜５を膨潤剥離
するとアルミニウム膜６Ａはフオトレジスト膜５と共に
除去され、第１の配線２上のアルミニウム膜６Ｂのみが
残り、これが第２の配線３になる。この結果第１図に示
した積層配線が得られ、この際エツチングなどは行なわ
ないからパターニング時に第１の配線２が蝕刻されるこ
とはない。以上の説明から明らかなように、本発明によ
れば第１の配線の大電流部分に第２の配線を積み重ねて
断面積を大にし、その電流密度を下げるので、電圧降下
増大、断線などの問題を回避でき、しかも第１の配線は
所定の巾卦よび厚みにして高精度パターニングが可能に
なるようにするので、微細パターン化卦よぴ高集積化に
は何ら障害にならない。
ニウムを全面蒸着し、フオトレジストを塗布し、マスク
を通して露光し、現像し、こうしてパターニングされた
フオトレジスト膜をマスクとしてアルミニウムのエツチ
ングを行なつて作ると、第２の配線３の下部には第１の
アルミニウム配線２があるので、上記エツチング時にこ
の第１の配線２が蝕刻されてしまう。これを回避するに
はリフトオフ法を用いるとよい。第３図〜第５図は本発
明の実施例を示し、先ず第３図に示す配線２上にフオト
レジストを厚く塗布し、これに露光、現像して第４図に
示すように、配線２の大電流通電部分の上面の端縁を除
く中間部分を露出させる窓４を持つフオトレジスト膜５
を作る。次に、このパターニングしたフオトレジスト膜
５上にアルミニウムを蒸着すると、第５図に示すように
フオトレジスト膜５上に被着したアルミニウム膜６Ａと
、第１の配線２上に被着してアルミニウム膜６Ｂができ
、これらの膜６Ａ，６Ｂは窓４（ＦＣ，卦いて互いに断
線している。この状態でフオトレジスト膜５を膨潤剥離
するとアルミニウム膜６Ａはフオトレジスト膜５と共に
除去され、第１の配線２上のアルミニウム膜６Ｂのみが
残り、これが第２の配線３になる。この結果第１図に示
した積層配線が得られ、この際エツチングなどは行なわ
ないからパターニング時に第１の配線２が蝕刻されるこ
とはない。以上の説明から明らかなように、本発明によ
れば第１の配線の大電流部分に第２の配線を積み重ねて
断面積を大にし、その電流密度を下げるので、電圧降下
増大、断線などの問題を回避でき、しかも第１の配線は
所定の巾卦よび厚みにして高精度パターニングが可能に
なるようにするので、微細パターン化卦よぴ高集積化に
は何ら障害にならない。
そして第２の配線は第１の配線より細巾にするのでマス
ク位置合せの精度からくる位置ずれの問題に適切に対処
することができ、更にリフトオフ法の採用により第２の
配線の形成時に下地の第１の配線に損傷を与えることが
ないなどの種々の利点を有する。勿論、第２の配線上に
それより細巾の第３、第４・・・・・・の配線を設けて
もよく、また配線材料としてはアルミニウムの外にモリ
ブデン、多結晶シリコン等の適宜の材料を用いてもよい
。
ク位置合せの精度からくる位置ずれの問題に適切に対処
することができ、更にリフトオフ法の採用により第２の
配線の形成時に下地の第１の配線に損傷を与えることが
ないなどの種々の利点を有する。勿論、第２の配線上に
それより細巾の第３、第４・・・・・・の配線を設けて
もよく、また配線材料としてはアルミニウムの外にモリ
ブデン、多結晶シリコン等の適宜の材料を用いてもよい
。
第１図は本発明により作られた配線の形状を示す横断面
図、第２図は位置ずれ時の説明図、第３図〜第５図は本
発明による第２の配線の形成法を説明する工程図である
。 図面で、１は基板、２は第１の配線、３は第２の配線で
ある。
図、第２図は位置ずれ時の説明図、第３図〜第５図は本
発明による第２の配線の形成法を説明する工程図である
。 図面で、１は基板、２は第１の配線、３は第２の配線で
ある。
Claims (1)
- １ 配線が形成された半導体基板上にフォトレジストを
塗布し、露光、現像してフォトレジスト膜に、前記配線
の大電流通電部分の上面の端縁を除く中間部分を露出さ
せる窓をあけ、次いで配線材料を被着し、リフトオフし
て、前記配線上に前記配線材料の層からなる第２の配線
を形成する工程を有することを特徴とする半導体装置の
製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP51139131A JPS5928990B2 (ja) | 1976-11-19 | 1976-11-19 | 半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP51139131A JPS5928990B2 (ja) | 1976-11-19 | 1976-11-19 | 半導体装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS5363976A JPS5363976A (en) | 1978-06-07 |
| JPS5928990B2 true JPS5928990B2 (ja) | 1984-07-17 |
Family
ID=15238239
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP51139131A Expired JPS5928990B2 (ja) | 1976-11-19 | 1976-11-19 | 半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS5928990B2 (ja) |
Families Citing this family (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0132368Y2 (ja) * | 1980-08-12 | 1989-10-03 | ||
| JPS57112068A (en) * | 1980-12-29 | 1982-07-12 | Fujitsu Ltd | Manufacture of circuit device |
| JPS5868948A (ja) * | 1981-10-21 | 1983-04-25 | Hitachi Ltd | 半導体装置 |
| JPS5929441A (ja) * | 1982-08-10 | 1984-02-16 | Mitsubishi Electric Corp | 半導体装置の多層配線構造 |
| JPS61279151A (ja) * | 1985-06-04 | 1986-12-09 | Nec Ic Microcomput Syst Ltd | 半導体装置の配線構造 |
| JPH02102535A (ja) * | 1988-10-12 | 1990-04-16 | Nec Corp | 半導体集積回路装置 |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5286777A (en) * | 1976-01-14 | 1977-07-19 | Toshiba Corp | Semiconductor device |
-
1976
- 1976-11-19 JP JP51139131A patent/JPS5928990B2/ja not_active Expired
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5286777A (en) * | 1976-01-14 | 1977-07-19 | Toshiba Corp | Semiconductor device |
Also Published As
| Publication number | Publication date |
|---|---|
| JPS5363976A (en) | 1978-06-07 |
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