JPS5979577A - 半導体集積回路装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 （ａ）　　発明の技術分野 本発明はＩ−Ｖ族化合物半導体集積回路装置、％ｌこゲ
ート電極−こ位置を整合して高濃度の不純物が導入さ牡
タソース・ドレイン領域を備えた電界効果トランジスタ
素子を含む半導体集積回路装置の構造（こ関する。

缶）技術の背景 現在半導体材料としてはシリコンが最も多く使用ζｎで
いるが、シリコン半導体装置よりも動作速度を向上し、
消＊電力を低下させることを目的として、低電界でのキ
ャリアの移動度や強電界での飽和ドリフト速度がシリコ
ンに比較して大きいガリウム・砒素（ＧａＡｓ）やその
他のＩ−Ｖ族化合物半導体による半導体装置が提案さ扛
ている。

■−ｖ族化合物手導体に２ける少数キャリアの寿命が短
いことなどの理由ζこよって、■−■族化合物半導体を
用いたトランジスタとしては電界効果トランジスタ（以
下ＦＥＴという）、％に半絶縁性基板を用いて対地容量
を小さくすることができる利点を活用したショットキバ
リアＦＥＴｔたは接合ゲー）ＦＥＴが主として提案は看
ている。

こｎらのＦＥＴ１こよってｔｆｉ報処別処理装置高速化
、低消費電力化を実現するためには、こｆＬらのＦＥＴ
の集積回路化が必檄不可欠である。

Ｃｃ））従来技術と問題点 １−Ｖ族化合物半導体ＦＥＴＩこおいてもシリコン（Ｓ
ｉ）ＦＥＴと同様に例えばソース−ゲート間、ゲート−
トンイン間の抵抗γＳ、γｄを減少きせるなどその特性
の向上を図るためζこ、ソース領域及びドレイン領域に
チャネル領域よりも高濃度の不純物を病人することが望
１しく、半導体基体の動作層上１６形成されたゲート事
柄をマスクの一部として不純物を高濃度にイオン注入し
、熱処理を施して注入さｊ、たイオンを活性化すること
によって高不純物濃度領域を形成して、ここにソース・
ト°レイン電極が配設される構造が既に知られている。

その−例として本出願人が特願昭５５−１８９５４．４
号によって提供したショットキバリアＦＥＴがある。該
発明のＦＥＴは、例えばＧａＡｓ半Ｐ、縁性結晶の（１
００）■を基板面とし、こ泪こ例えばシリコン（Ｓ　ｉ
　）　ｆ８択的に注入し熱処理を施して動作層とするｎ
型領域を形成し、該ｎ型領域上に例えばチクン・タング
ステン・シリサイド（ＴｉＷＳｉ）を用いてゲート電極
を形成し、該ゲート電極をマスクの一部として再び例え
ばＳｔを高濃度に注入し熱処理を施してｎ中型領域を形
成し、このｎ＋製型領域上ノース・ドレイン電極を配設
することによって形成ζ扛る。

しかしながら該発明のショットキバリアＦＥＴを用いて
集積回路装置（以下ＩＣと略称する）を榴成する際に、
従来５ｉ−ＩＣＩこおいて一般ζこ行ガわれている如く
、ＦＥＴのゲート長及びゲートの基板結晶（こ対する方
向を種々混在させる場合には、形成でれた各ＦＥＴのゲ
ート蘭値電圧ＶＴが犬きぐ分散することがある。

このＦＥＴのゲートｚ値電圧ＶＴとゲートの基板結晶に
対する方向との間の相関ｆＭ、出した本発明者等は、先
（こ特願昭５７−０１８６７１号（こよって、ゲートの
幅方向を基板結晶の［ｏ　１１）方向に平行とすること
を提供し、ている。該発明がなでれた時点ｌこおいては
、ゲート長は２〔μｍ〕以上が対象とでｎている。しか
しながら、半導体装置の筒速化を推進するためにゲート
長を２〔μｍ〕以下に短縮した場合ｌこは、ゲート幅方
向を基板結晶の［０１］、　：］方向ｔこ平行としたと
きにゲー）Ｈ値電圧が大巾ｔこ変化することが認めらｎ
で化合物半導体ＦＥＴのゲート長が２〔μｍＪＮ度り下
である場合について、ゲート閾値電圧ＶＴとゲートの基
板結晶に対する方向との相関を改めて研究することが必
ｐとなった。

他方（こ訃いて従来５ｉ−ＩＣにおいては、ＦＥＴのゲ
ート方向を互に直角な２方向に配設することによって、
配線長の短縮及び基板用ツ面積の削減々どパターン設」
土の便宜をイ（１ている。化合物半導体ＩＣＩ・こおい
ても高密度で大規模の年払化を銑 実親し、更ｌこ配線のガ長（こよる容量の増加、動作速
度の遅延を抑匍１することは８１１　Ｃ以−ヒに必要で
あって、このためにはＦＥＴのゲート方向を互（こ直角
な２方向に配設するＩＣＩぐクーン設計方伝は化合物半
導体ＩＣζこついても大きい効果を有する・ 以Ｊ説明した理由によって、化合物半導体ＩＣのＦＥＴ
素子のゲート方向を互に直角な２方向に配設］−るに際
して、両ゲートの基鈑結晶に対する最適方向を求めるこ
とが必要となる。

（ｄ）　　発明の目的 本発明は、Ｉ−Ｖ族化合物半導体Ｖ晶よりなる麦飯上に
設けられｆこゲート軍（り（こ位置を整合させて、チャ
ネル佃竣より高濃度の不純物を含むソース・ドレインｆ
ｉｌが形成されてなる電界動床トランジスタ素子を備え
る半導体隼槓回路装質ζこついて、該電界効果トランジ
スタのゲート方向を互に直角な２方向に配設する（こ際
して、両ゲートを基板結晶に対して最適方向（こ配設す
ることを目的とする。

（ｅ）　　発吠の講成 本発明の前記目的は、Ｍ−Ｖ族化合物中・与体結晶より
なる基鈑上に設けられたゲート電極に位置を整合さゼて
、チャネル細切より高濃度の不純物を含むソース・ドレ
イン頌塚が形成されてなる電界効果トランジスタ素子を
仲数個備え、該複数個の電界効果トランジスタ１子はゲ
ートミニ方向が前言１基叛結晶の［００１：］方向ｌこ
平行である素子と、ゲート幅方向が前記基板結晶の［：
０］０：］方向（こ平行である素子とを含んでなるポ導
体年棺回路装置ｌこより達成き扛る。

（ｆ）　　発明の実施例 以下本発明完成の過程を説明し、本発明の構成と効果を
図面を参照して具体的に説明する。

第１ツ１は本発明において試料としたＧａＡｓショｙ）
キバリアＦＥＴの、半絶縁性ＧａＡｓ基板１の結晶ｌこ
対する方向を示す模式平面図、第２図は省拭料のけ１面
図である。

本試イ」の半絶縁性ＧａＡｓ基板１は（１００）面を基
板面とし、この（１００）面一ヒ（こ２対４種の試料Ａ
、Ｂ、Ｃ及びＤを形成しているが、これらの各試イ・Ｉ
はそのゲートが基板結晶に対してそ扛ぞれ下記の方向に
配置きれている。すなわち各ゲート幅方向が、試料Ａは
（００１）方向、試料Ｂは［０１０］方向、試料Ｃｉ”
ｔ（ｏｚｘ）方向、試料りは［：　０１　ｊ）方向に平
行にはれる・、この様ｌこ配置することにより、試料Ａ
と試料Ｂとはそのゲートが互に直角である１対を、また
試料Ｃと試料りとはそのゲートが互（こ直角である他の
１対を構成する。

これらの試料は以下に示す製造方法（こよって同時に！
８！造ざ粁ている。ＧａＡ　ｓ半絶縁性基鈑１ｃこ二酸
化シリコン（ＳｉＯ２）ｔをマスクとしてＳｉを注入エ
ネルギー約５９ＣＫｅＶ、１においてドーズ＊　０．７
　Ｘ　］　０１２Ｃｃｍ　−”’Ｊ　杵ＱＩＫ注入し、
ｍＪｌ約８５０［：℃）、時間約１５分ｈ４（の熱処井
Ｉ４・施すことｌこよってｎ型領塘２を形成する。６（
いてイオン注入烙ｆた不純物を活性化する熱処μトを施
してもショットキ的外がケ提濱扛るゲート電椋形成相料
、例えばクングスデン・／クツ４Ｍ　（Ｖ１’５　ｓ］
　ｓ　　）からなる合金Ｊ曽をスバノタリノグ法（こよ
って形成し、こｎをパターニングしてゲート讐、わ−３
を形成する。

しかる後に、該ゲート酊槓３及び５ｉｎ２膜をマスクと
して、Ｓｉを住込エネルギー約１７５［Ｋ　ｅ　Ｖ　］
　！こおいて、］、７　Ｘ　１０１３〔ｃｍ−２〕ｆｉ
ｆＫ注入し、温度約ｓ　（ｌ　ＯＣ℃〕暗時間０分１ト
１程度の赫処理を７ＡＪ−ことζこよって、ｎ＋α）領
埠・４を′形成す／、）０次いでｎ十型領域４土に金ゲ
ルマニウム（Ａ　ｕ　Ｇ　ｅ　）／＊　（Ａ　ｕ　）層
を真空蒸着法ｌこよって形ｂｙシ、こｊ、を１１フトオ
フ法によりバターニングしてソース・ドレインで１極５
を形成する。

本発明の鰐程において試料と［また前妃例のＧａＡ　ｓ
ンヨソトキバ１ノアＦ　Ｅ　’Ｊ”　（Ａ、先に述べｆ
コ如くゲートの幅方向７５二選択窟肛へ２対４種につい
て、ゲート長Ｌｇの伯が約１〔μｍ〕乃至約３２［ｚ１
ｍ〕〔μｍ〕である。

前記ｇ、ｃ　ｓ′＋についてゲート高！値電圧ＶＴを坦
１定した結果を第３図に示ず。ただし第３図：ｔこお（
０て横軸はゲート長ＬｇＣ柑位μｍ〕、縦軸はゲート閾
イ１ｉＴ　’＋Ｔ（Ｂ、　Ｖ　Ｔ　［、ｌｌ＋−イ’ｎ
、’Ｖ　）ｆ示Ｌ、曲ＭＡ、Ｂ、Ｃ及びＤはそれぞれ試
ＦＩＡ、Ｂ、Ｃ及びＤｉこ対応する。

ただし各ゲート闇値電圧ＶＴけ、ゲート電圧Ｖｇｓ。

ソースードレインオ流Ｉｄｓ及びに値との間Ｃ・こＩｄ
ｓ＝Ｋ（Ｖｇｓ−ＶＴ）２　　　、　　　［＋］ｆｒ、
　６１％！　（＝％　ｄ：　Ｉｙｌ　ｉｔ　Ｚｑ　ｔ　
ｌ　Ｉｃよ０、Ｖｇｓ！２’ｔＩｄｓ”ヂ／／ン　プロ
ノドの直靜部分を外挿して求め、各条件について２４点
以上の乎均値を採っている。

第３図９こよって、ゲート長Ｌｇが３２〔μｍ〕乃至１
６〔μｍ〕程度であるときは全曲線Ａ乃至りは一致して
かつ横軸に平行、すなわちゲート閾値゛這圧ｖＴｉｌ−
１：変化しないが、ゲート長Ｌｇが短縮を扛る（こ伴っ
てゲート１詞値電圧ＶＴは負１ｉ［１ヘシフトすること
が知られる。

しかしながらゲート閾値電圧のこの変化傾向は各曲線す
なわちゲートと基板結晶との相対的方向ｌこよって大き
い差を生じている。すなわちゲート幅方向が結晶の［ｏ
ｌｉ、］方向ｌこ平行である試料Ｃは高速度化のため（
こ必要ときれるゲート長Ｌｇ２〔μｍ〕乃至１〔μｍ〕
の領嘘において最も大きいゲート閾値電圧ＶＴの変化を
示して、ゲート方向がこ′ｎｌこ直角、すなわちゲート
幅方向が結晶の（０１１，：１方向ｌこ平行である試料
りのゲート閾値電圧ｖＴとの間に最大の差を生じている
。

こｆ１５に比較して、ゲート幅方向が結晶の（００１）
方向に平行である試料Ａと、（０１０１方向に平行であ
る試料Ｂとは２Ｃμｍ）８度以下のゲート長においても
“そのゲート閾値電圧がよく一致している。

更ζこ前記各試料の測定値の標準偏差は、変化量の大き
い試料Ｃが最大、試料りが最小であるが、試料ＡとＢと
は試料ＣとＤの中間であるが試料りに近い値である。

第３図に示されたゲート閾値電圧ＶＴのゲート長Ｌｇｌ
こ相関する変化の結晶方向による差異は、高不純物濃度
のｎ十型領竣４を形成するためにイオン注入されたＳｉ
等の不純物が、こｎを活性化するための熱処理ζこ際し
てゲート電極３下のＧａＡｓ寿・板１中ζこ拡散する態
様が結晶方向によって異なることに起因すると判断され
る。

すなわち、前記の不純物の結晶内の拡散は（０１１）方
向が最も拡散速度が大きく、またゲート電極との界面近
傍の拡散は（０１１：］方向が最も拡散速度が大きい。

このため９こゲート幅方向が（０１１：）に平行である
試料Ｃは不純物の結晶内の拡散によってゲート閾値電圧
ＶＴのゲート長Ｌｇへの相関が支配てれ、ゲート幅方向
が〔０１１〕に平行である試料りは不純物の界面近傍に
おける拡散によってゲート閾値電圧ＶＴが支配される。

これ（こ対してゲート幅方向が［：０ＯＩ）又は（０１
０）ｌこ平行である試料Ａ又はＢは不純物拡散の前記二
態様の最大方向を回避している。

以上説明した如く、ＦＥＴのゲート方向を互（こ直角な
２方向に配設するに際しては、ゲートの幅方向を基板結
晶の［００１）方向と［０１０，１方向と（こそれぞれ
平行とすることにより、両方向のＦＥＴのゲート閾値電
圧ＶＴが均一となり、かつゲート閾値電圧ＶＴの変化及
び分散が最大となる方向が回避さ扛て、集積（ロ）路装
置として最適となる。

なお、以上の実施例ζこあっては、ゲート′電極をマス
クとして不純物を導入するいわゆるセルフアライメント
法によりソース、ドレイン値域の形成がなさ扛ているが
、本発明はかかる方法により形成される雷、異物果トラ
ンジスタ素子に限られるものではなく、他のマスク部材
を用いてソース、ドレイン領域を形成した後ゲート電極
を形成する方法によって形成される。電界効果トランジ
スタ素子にあり−Ｃも、ゲート電極とソース、ドレイン
領域が近接Ｔる場合には、本発明を適用することができ
る。

（ｇｌ　　発明の効果 Ｌソ上説明した如く本発明によれば、電界効果トランジ
スタ素子を含む■−■族化合物牟導体集積回路装置ｌこ
おいて、該素子のゲート閾値電圧の変化及び分散を、ゲ
ート方向が互に直角である２方向に関して、均等な最適
値とすることが可能となって、高速度で大規模な原−■
族化合物半導体集積回路装置を設計自由度を制限さｎる
ことなく溝底することができる。

【図面の簡単な説明】

第１図は本発明の過程において試料とした１”　ＥＴの
基板結晶に対する配置を示す模式平面図、第２図は該Ｆ
ＥＴの断面図、８３図は前記試料のゲート１−値電圧Ｖ
Ｔを示す図表である。 図１こおいて、■はＧ　ａ　Ａ　ｓ半絶縁性基板、２は
ｎ型領域、３はゲート電極、４はｎ十型領域、５はノー
ス・ドレイン電極を示す。

Claims (1)

1. 【特許請求の範囲】 １−Ｖ族化合物半導体結晶よりなる基板上に設けらｎた
   ゲート電極に位置を整合させて、チャネル領域より高濃
   度の不純物を含むソース・ドレイン領域が形成されてな
   る電界効果トランジスタ素子を複数個備え、該複数個の
   電界効果トランジスタ素子はゲート幅方向が前記基板結
   晶の（００１，Ｉｔ方向ｌこ平行である素子と、ゲート
   幅方向が前記基板結晶の〔０１０〕方向に平行である素
   子とを含んでなることを％徴とする半導体集積回路装置
   。