JPS62171165A - 電界効果トランジスタ - Google Patents
電界効果トランジスタInfo
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- JPS62171165A JPS62171165A JP1353086A JP1353086A JPS62171165A JP S62171165 A JPS62171165 A JP S62171165A JP 1353086 A JP1353086 A JP 1353086A JP 1353086 A JP1353086 A JP 1353086A JP S62171165 A JPS62171165 A JP S62171165A
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Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/76—Unipolar devices, e.g. field effect transistors
- H01L29/772—Field effect transistors
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- H01L29/7787—Field effect transistors with two-dimensional charge carrier gas channel, e.g. HEMT ; with two-dimensional charge-carrier layer formed at a heterojunction interface with direct single heterostructure, i.e. with wide bandgap layer formed on top of active layer, e.g. direct single heterostructure MIS-like HEMT with wide bandgap charge-carrier supplying layer, e.g. direct single heterostructure MODFET
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
（技術分野）
本発明は増幅回路・論理回路・光集積回路等に利用され
る電界効果トランジスタに関する。
る電界効果トランジスタに関する。
（従来技術とその問題点）
アルミニウム・インジウム・ひ素混晶半導体層とインジ
ウム・りんとのヘテロ接合を有し、前記アルミニウム・
インジウム・ひ素混晶半導体層上にゲート電極を有し、
該ゲート電極の両側に対向してソース電極とドレイン電
極を有し、前記ヘテロ接合を構成するインジウム・りん
層を介してソース電極とドレイン電極の間を流れる電流
をゲート電極に印加する電圧により制御する電界効果ト
ランジスタが特許出願昭５８−１５９８００中に示され
ている。この電界効果トランジスタでは、高電界におい
ても高い電子速度を持つインジウム・りん中を電子が走
行し、この電子の密度をゲート電極に印加する電圧によ
り制御するため、優れたトランジスタ特性を実現するこ
とができる。
ウム・りんとのヘテロ接合を有し、前記アルミニウム・
インジウム・ひ素混晶半導体層上にゲート電極を有し、
該ゲート電極の両側に対向してソース電極とドレイン電
極を有し、前記ヘテロ接合を構成するインジウム・りん
層を介してソース電極とドレイン電極の間を流れる電流
をゲート電極に印加する電圧により制御する電界効果ト
ランジスタが特許出願昭５８−１５９８００中に示され
ている。この電界効果トランジスタでは、高電界におい
ても高い電子速度を持つインジウム・りん中を電子が走
行し、この電子の密度をゲート電極に印加する電圧によ
り制御するため、優れたトランジスタ特性を実現するこ
とができる。
しかし、従来技術によるトランジスタでは相互コンダク
タンスなどのトランジスタ特性はソース電極とゲート電
極下のチャネルとの間の抵抗すなわちソース抵抗のため
に必ずしも理想的なものとはなっていなかった。
タンスなどのトランジスタ特性はソース電極とゲート電
極下のチャネルとの間の抵抗すなわちソース抵抗のため
に必ずしも理想的なものとはなっていなかった。
（問題点を解決するための手段）
である。
（作用）
アルミニウム・インジウム・ひ素混晶半導体層とインジ
ウム・りんとのヘテロ接合を有し、前記アルミニウム・
インジウム・ひ素混晶半導体層上にゲート電極を有し、
該ゲート電極の両側に対向してソース電極とドレイン電
極を有し、前記ヘテロ接合を構成するインジウム・りん
層を介してソース電極とドレイン電極の間を流れる電流
を前記ゲート電極に印加する電圧により制御する電界効
果トランジスタにおいては、ソース抵抗はソース電極の
接触抵抗とソース電極領域下とゲート電極下の間のイン
ジウム・りん層の抵抗の和に等しい。
ウム・りんとのヘテロ接合を有し、前記アルミニウム・
インジウム・ひ素混晶半導体層上にゲート電極を有し、
該ゲート電極の両側に対向してソース電極とドレイン電
極を有し、前記ヘテロ接合を構成するインジウム・りん
層を介してソース電極とドレイン電極の間を流れる電流
を前記ゲート電極に印加する電圧により制御する電界効
果トランジスタにおいては、ソース抵抗はソース電極の
接触抵抗とソース電極領域下とゲート電極下の間のイン
ジウム・りん層の抵抗の和に等しい。
したがってソース抵抗を低減するためにはこの両者を低
減すれば良い。本発明では、ソース電極とゲート電極の
間にイオン注入により不純物を含む領域を形成すること
により、ソース電極の接触抵抗およびソース電極領域下
とゲート電極下の間のインジウム・りん層の抵抗を低減
している。ここで、インジウム・りん層はイオン注入に
より容易に低抵抗化され、また高い飽和電子速度と遷移
電子効果により電子速度が低下する電界が高いという特
徴を有するｋめ、本発明による電界効果トランジスタは
、高い相互コンダクタンス・しゃ断層波数を有する。
減すれば良い。本発明では、ソース電極とゲート電極の
間にイオン注入により不純物を含む領域を形成すること
により、ソース電極の接触抵抗およびソース電極領域下
とゲート電極下の間のインジウム・りん層の抵抗を低減
している。ここで、インジウム・りん層はイオン注入に
より容易に低抵抗化され、また高い飽和電子速度と遷移
電子効果により電子速度が低下する電界が高いという特
徴を有するｋめ、本発明による電界効果トランジスタは
、高い相互コンダクタンス・しゃ断層波数を有する。
（実施例）
第１図に本発明の実施例を示す。以下、本実施例を製造
する工程について述べる。
する工程について述べる。
第１図（ａ）の実施例では、半絶縁性インジウム・りん
基板１上に分子線エピタキシャル成長法あるいは有機金
属分解気相成長法によりアルミニウム・インジウム・ひ
素混晶半導体層２を形成する。
基板１上に分子線エピタキシャル成長法あるいは有機金
属分解気相成長法によりアルミニウム・インジウム・ひ
素混晶半導体層２を形成する。
ここで、アルミニウム・インジウム・ひ素混晶半導体層
厚およびその不純物密度は該電界効果トランジスタの所
要特性特にしきい値電圧により異なったものとなるが代
表的な値を示すとアルミニウム・インジウム・ひ素混晶
半導体層の厚さとして５００１から１００ＯＸ、不純物
濃度は不純物無添加もしくはｌＸｌ０”ａｎ−３程度と
する。引き続き、シリコンなどの不純物を例えば加速電
圧５０ｋｅＶから１００ｋｅＶにおいてｌＸ１０”ｃｍ
”からｌＸｌ０１４ａｎ−”程度選択的にイオン注入
し、アニールすることにより低抵抗領域８を形成する。
厚およびその不純物密度は該電界効果トランジスタの所
要特性特にしきい値電圧により異なったものとなるが代
表的な値を示すとアルミニウム・インジウム・ひ素混晶
半導体層の厚さとして５００１から１００ＯＸ、不純物
濃度は不純物無添加もしくはｌＸｌ０”ａｎ−３程度と
する。引き続き、シリコンなどの不純物を例えば加速電
圧５０ｋｅＶから１００ｋｅＶにおいてｌＸ１０”ｃｍ
”からｌＸｌ０１４ａｎ−”程度選択的にイオン注入
し、アニールすることにより低抵抗領域８を形成する。
さらに金・ゲルマニウムなどよりなるオーミック電極を
蒸着・合金化し、ソース電極４およびドレイン電極５と
し、たとえばアルミニウムなどの金属を蒸着しゲート電
極６とする。この実施例においては、半絶縁性インジウ
ム・りん基板１中に２次元電子層７が形成され、これが
電流径路となり、ソース電極４とドレイン電極５間に電
流が流れる。２次元電子層７の２次元電子密度はゲート
電極６に印加する電圧に上って制御され、その結果ドレ
イン電流をゲート電圧によって制御することができ、ト
ランジスタ動作が実現される。
蒸着・合金化し、ソース電極４およびドレイン電極５と
し、たとえばアルミニウムなどの金属を蒸着しゲート電
極６とする。この実施例においては、半絶縁性インジウ
ム・りん基板１中に２次元電子層７が形成され、これが
電流径路となり、ソース電極４とドレイン電極５間に電
流が流れる。２次元電子層７の２次元電子密度はゲート
電極６に印加する電圧に上って制御され、その結果ドレ
イン電流をゲート電圧によって制御することができ、ト
ランジスタ動作が実現される。
第１図（ｂ）に示した実施例では、インジウム・りん基
板１上に不純物無添加のインジウム・りん層８を例えば
０．５μｍ程度形成したものであり、該インジウム・り
ん層８を設けることにより、２次元電子層７の電子移動
度を改善することができる。
板１上に不純物無添加のインジウム・りん層８を例えば
０．５μｍ程度形成したものであり、該インジウム・り
ん層８を設けることにより、２次元電子層７の電子移動
度を改善することができる。
第１図（Ｃ）に示した実施例ではインジウム・りん基板
ｌ上にアルミニウム・インジウム・ひ素バッツァ層９を
例えば０．５μｍ程度形成しており、該バッファ層を設
けることにより、２次元電子層７が形成されるインジウ
ム・りん層８の結晶性を良好なものとすることができる
。
ｌ上にアルミニウム・インジウム・ひ素バッツァ層９を
例えば０．５μｍ程度形成しており、該バッファ層を設
けることにより、２次元電子層７が形成されるインジウ
ム・りん層８の結晶性を良好なものとすることができる
。
第１図（ｄ）および（ｅ）に示した実施例では、ソース
電極４およびドレイン電極５を形成する前にアルミニラ
ム・インジウム・ひ素層２をエツチングにより薄くまた
は完全に除去したものであり、これによりソース抵抗を
さらに低減することができる。
電極４およびドレイン電極５を形成する前にアルミニラ
ム・インジウム・ひ素層２をエツチングにより薄くまた
は完全に除去したものであり、これによりソース抵抗を
さらに低減することができる。
（効果）
本発明により、電界効果トランジスタのソース抵抗を低
減することが可能となり、電界効果トランジスタの相互
コンダクタンス・しゃ断層波数を向上することができる
。
減することが可能となり、電界効果トランジスタの相互
コンダクタンス・しゃ断層波数を向上することができる
。
第１図（ａ）〜（ｅ）は本発明の実施例である電界効果
トランジスタの断面を示したものである。 ｌ：インジウム・りん基板、２ニアルミニウム・インジ
ウム・ひ素混晶半導体層、３：不純物がイオン注入され
た低抵抗領域、４二ソース電極、５ニドレイン電極、６
：ゲート電極、７：２次元電子層、８：インジウム・り
ん層、９ニアルミニウム・インジウム・ひ素バッファ層
。 （０１（ｂｌ （Ｃ） （ｄ）
（ｅ） 第１ 図
トランジスタの断面を示したものである。 ｌ：インジウム・りん基板、２ニアルミニウム・インジ
ウム・ひ素混晶半導体層、３：不純物がイオン注入され
た低抵抗領域、４二ソース電極、５ニドレイン電極、６
：ゲート電極、７：２次元電子層、８：インジウム・り
ん層、９ニアルミニウム・インジウム・ひ素バッファ層
。 （０１（ｂｌ （Ｃ） （ｄ）
（ｅ） 第１ 図
Claims (3)
- （１）基板上に在って、アルミニウム・インジウム・ひ
素混晶半導体層とインジウム・りんとのヘテロ接合を有
し、前記アルミニウム・インジウム・ひ素混晶半導体層
上にゲート電極を有し、該ゲート電極の両側に対向して
ソース電極とドレイン電極を有し、前記ヘテロ接合を構
成するインジウム・りん層を介してソース電極とドレイ
ン電極の間を流れる電流を、前記ゲート電極に印加する
電圧により制御する電界効果トランジスタにおいて、少
なくともソース電極とゲート電極の間に不純物がイオン
注入されてなる領域を設けたことを特徴とする電界効果
トランジスタ。 - （２）ソース電極下およびドレイン電極下を含む領域の
アルミニウム・インジウム・ひ素混晶半導体層の厚さが
ゲート電極下のアルミニウム・インジウム・ひ素混晶半
導体層の厚さよりも薄いことを特徴とする特許請求の範
囲第１項記載の電界効果トランジスタ。 - （３）ソース電極およびドレイン電極がヘテロ接合を形
成するインジウム・りん層と接触していることを特徴と
する特許請求の範囲第１項記載の電界効果トランジスタ
。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1353086A JPS62171165A (ja) | 1986-01-23 | 1986-01-23 | 電界効果トランジスタ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1353086A JPS62171165A (ja) | 1986-01-23 | 1986-01-23 | 電界効果トランジスタ |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS62171165A true JPS62171165A (ja) | 1987-07-28 |
Family
ID=11835712
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1353086A Pending JPS62171165A (ja) | 1986-01-23 | 1986-01-23 | 電界効果トランジスタ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS62171165A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5597325A (en) * | 1995-01-31 | 1997-01-28 | Yazaki Corporation | Double-lock connector |
-
1986
- 1986-01-23 JP JP1353086A patent/JPS62171165A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5597325A (en) * | 1995-01-31 | 1997-01-28 | Yazaki Corporation | Double-lock connector |
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