JPS6292371A - 薄膜トランジスタおよびその製造方法 - Google Patents

薄膜トランジスタおよびその製造方法

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JPS6292371A
JPS6292371A JP23110685A JP23110685A JPS6292371A JP S6292371 A JPS6292371 A JP S6292371A JP 23110685 A JP23110685 A JP 23110685A JP 23110685 A JP23110685 A JP 23110685A JP S6292371 A JPS6292371 A JP S6292371A
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JP
Japan
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film
source
drain electrode
film transistor
electrode
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Pending
Application number
JP23110685A
Other languages
English (en)
Inventor
Ryoji Oritsuki
折付 良二
Kazuo Sunahara
砂原 和雄
Masahiko Suzuki
雅彦 鈴木
Mikio Takahashi
高橋 幹男
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Hitachi Ltd
Original Assignee
Hitachi Ltd
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Publication date
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Publication of JPS6292371A publication Critical patent/JPS6292371A/ja
Pending legal-status Critical Current

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    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76Unipolar devices, e.g. field effect transistors
    • H01L29/772Field effect transistors
    • H01L29/78Field effect transistors with field effect produced by an insulated gate
    • H01L29/786Thin film transistors, i.e. transistors with a channel being at least partly a thin film

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  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Physics & Mathematics (AREA)
  • Ceramic Engineering (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔発明の利用分野〕 本発明は、アモルファスシリコンを活性層とする薄膜ト
ランジスタおよびその製造方法に関するものである。
〔発明の背景〕
従来よりアモルファスシリコン(以下a−81と称する
)を活性層とする薄膜トランジスタは、絶縁性基板の表
面に形成したゲート電極上にsiNゲート絶縁膜とa 
−81膜とを11重積層形成するスタガー構造が多く提
案されてきた。例えばアプライドフィジックス(App
l 、Phys、L@t13 B(10)’81.P7
94.)  に開示されているようにSINとa−81
とを連続形成して界面へのガス吸着を防止し、トランジ
スタ特性の向上を図っている。
しかしながら、このような製造方法によると、81N膜
とa−81膜とを同一真空雰囲気中で真空を破らずに一
括形成するが、とのa−81膜形成後に一旦真空を破り
、a−81膜をa−8i薄膜トランジスタの形状に加工
する工程と、ソース、ドレイン電極を形成するための金
属材料の膜形成工程と、その微細加工工程とを経るので
、a−81膜が大気にさらされることになシ、この結果
、a−81膜の表面にナチュラルオキサイドが生じ、ソ
ース。
ドレイン電極とのコンタクトが低下し、オン電流の低下
とトランジスタ特性の立上bbが劣化するという問題が
あった。このナチュラルオキサイドが通常の雰囲気中で
生じることは、例えば文献J、AP円、Phys、54
 (11)’83.P6628  で明らかにされてお
り、その厚さは約60A程度である。また、微細加工工
程でフォレジストの熱処理を行なえば、ナチュラルオキ
サイドの生成が加速されることが推定される。
〔発明の目的〕
本発明の目的は、ナチュラルオキサイドの生成を防止し
、良好なトランジスタ特性が得られる薄膜トランジスタ
およびその製造方法を提供することにある。
〔発明の概要〕
本発明の一実施例によれば、ゲート絶縁膜と1−81膜
とソース、ドレイン電極とを真空雰囲気中で真空を破ら
ずに一括して連続形成することによシ、畠−8i膜とソ
ース、ドレイン電極との界面にナチュラルオキサイドが
生成しない薄膜]・ランジスタおよびその製造方法が提
供される。
〔発明の実施例〕
次に図面を用いて本発明の実施例を詳細に説明する。
第1図ないし第5図は本発明による薄膜トランジスタの
製造方法の一実施例を説明するだめの二「程断面図であ
る。まず、第1図に示すように絶縁性基板として例えけ
ガラス基板1−LにCrを約1oooXの厚さにスパッ
タリングしてCrII!11を形成し、これを通常のフ
ォトリンク2フイ技術で加工してゲート電極2を形成す
る。次に第2図に示すようにゲート電極2が形成された
ガラス基板1上にゲート絶縁膜として例えばSIN絶縁
膜3゜a−8l膜4およびコンタクト川n  −asi
 [5をそれぞれ約1000〜4000A 、約1oo
o〜4oo。
X、約400〜2000X  の厚さに真空を破らず、
同一真空雰囲気中でプラズマCVD法にょシ順次連続成
膜する。この場合、前述した各膜3,4゜5け同一真空
中であるが、互いに隔離された真空室で成膜される。ま
た、この場合、これらの各膜3.4.5は、7ランガス
と、アンモニアガスと、窒素ガスとを適宜混合してガラ
ス基板1温度約300℃でプラズマ放電すれば容易に形
成できる。
さらにこれらの各膜3,4.5の膜厚は約1000Xか
ら約100001の範囲内にあれば、何ら全く問題はな
い。次に、引き続き前述と同様に真空を破らずに隣接す
るチャンバーに移送しAr雰囲気中でCrをスパッタリ
ングしてn   a81膜5上に厚さ約1000〜20
00Xの金属膜6を形成する。
しかる後、これらの膜2〜6が形成されたガラス基板1
を真空雰囲気中から大気中に取シ出し、金属膜6上のゲ
ート電極2と対応する表面に所定寸法幅を有するレジス
トパターンTを形成し、とのレジストパターンTをマス
クとして例えばCrのエツチングを硝酸第2セリウムア
ンモンで、n−aSi及びa−8iのエツチングをCF
4プラズマで第3図に示すような島状パターンに加工す
る。
次に前述したレジストパターンTを除去し、引き=4− 続き、前記島状に加工された金属膜6およびSIN絶縁
膜3上に図示1−々いが所定寸法のレジストパタンを形
成し、これをマスクとしてSIN絶縁膜3の周辺部分を
NH4F+!:HFとの混合液を用いてエツチング除去
して第3図に示すように比較的大きな島状パターンに加
工する。この場合、 81N絶縁膜3のパターニングお
よU a  S iM 4 、 n”−aSi膜5.金
属膜6の3層パターニングはどちらを先に行なっても良
い。次に金MM8の中央部分を除く全表面に図示しない
レジストパターンを形成し、このレジストパターンをマ
スクトシて例えば、硝酸第2セリウムアンモ/水溶液で
Crをエツチングし、CF4プラズマでn”−asiを
エツチングし、第4図に示すようにa−81膜40チャ
ンネル部4aを形成するとともに、ソース電極8および
ドレイン電極9を形成する。次に前述したレジストパタ
ーン(マスク)を除去した後、表面に露出したソース電
極8.ドレイン電極9および81N絶縁膜3上に例えば
、lを約4000〜10000A  の厚さにスパッタ
リングしてAl膜を形成し、これを通常の7オトリソグ
ラフイ技術で加工し7て第5図に示すようにソース配線
11およびドレイン配線12をそれぞれ形成し、さらに
その上面に図示され々いが、例えばSiO2,SINあ
るいは有機樹脂々どパッシベーション膜を形成して薄膜
トランジスタを完成する。
このような方法によれば、ケート電極2を形成したガラ
ス基板1上に81N絶縁膜3.a−8i膜4、n   
asi膜5およびソース11EM8 、ドレイン電極9
としての金属膜6が同一真空雰囲気中で一括して連続形
成できるので、a−81膜4のコンタクト部が大気中に
さらされることがなくなシ、したがって息−81膜4と
ソース電極8.ドレイン電極9との界面にナチュラルオ
キサイドの発生を防止することができる。
第6図および第7図は本発明による薄膜トランジスタの
製造方法の他の実施例を説明するための工程断面図であ
る。まず、第6図に示すようにゲート電極2が形成され
たガラス基板1上にゲート絶縁膜として81N 絶縁膜
3.&−8i膜4.n+−asi膜5および金属膜6を
それぞれ約1000〜4000A、約1000〜400
0A 、約400〜2゜00Aおよび約1000〜20
0OAの厚さに真空を破らず、同一真空中でプラズマC
VD法により順次連続成膜する。しかる後、金属膜6上
のゲート電&2と対応する中央部分を除く表面に所定寸
法幅を有するレジストパターン11を形成し、このレジ
ストパターン11をマスクとして例えば硝酸第2セリウ
ムアンモン水溶液でCrをエツチングし、CF4プラズ
マでn −aslをエツチングし、第7図に示すように
艮−81膜4のチャンネル部4aを形成するとともにソ
ース配線10およびドレイン配線11を形成し、1.か
る後、図示されないがその上面にパッシベーション膜を
形成して薄膜トランジスタを完成する。
このような方法においても前述と全く同様の効果が得ら
れるとともに、n” −asi膜5上に金属膜6が形成
されるので、ソース配ffMlO,I’レイン配線11
とソース電極、ドレイン電極とが同時に形成することが
でき、製造工程を短縮するととができる。
〔発明の効果〕
以上説明したように本発明によれは、a−8t膜とソー
ス′に極、ドレイン電極との界面にナチュラルオキサイ
ドの生成を防止できるので、トランジスタ%性の良好な
WA換トランジスタが生産性良く得られるなどの極めて
優れた効果が得られる。。
【図面の簡単な説明】
tic1図ないしM5図は本発明による薄膜トランジス
タおよびその製造方法の一実施例を示す工程断面図、第
6図および第7図は本発明の他の実施例を示す工程断面
図である。 1・・争拳ガラス基板、2・拳・・ゲート電極、3・・
・・SiN絶縁膜、4mmm*11 81膜、5・・・
・n”−asl膜、6・・・・金属膜、T・−争・レジ
ストバター/、8・−−・ソース電極、9・−・舎ドレ
イン電極、10・・・拳ソース配線、11・・・・ドレ
イン配線0    7、−Ln           
             リフ琺         
      味 昧       派

Claims (1)

  1. 【特許請求の範囲】 1、絶縁基板上にゲート電極、ゲート絶縁膜、アモルフ
    ァスシリコン膜およびソース、ドレイン電極を順次形成
    してなる薄膜トランジスタにおいて、前記アモルファス
    シリコン膜を少なくともソース、ドレイン電極配線とゲ
    ート絶縁膜との間に挾持させたことを特徴とする薄膜ト
    ランジスタ。 2、絶縁性基板上にゲート電極、ゲート絶縁膜、アモル
    ファスシリコン膜およびソース、ドレイン電極を順次積
    層形成してなる薄膜トランジスタにおいて、前記ゲート
    絶縁膜、アモルファスシリコン膜およびソース、ドレイ
    ン電極を同一真空雰囲気中で連続形成することを特徴と
    した薄膜トランジスタの製造方法。
JP23110685A 1985-10-18 1985-10-18 薄膜トランジスタおよびその製造方法 Pending JPS6292371A (ja)

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Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH08130313A (ja) * 1994-11-02 1996-05-21 Furontetsuku:Kk 逆スタガー型薄膜トランジスタ及びその製造方法

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JPS6151878A (ja) * 1984-08-21 1986-03-14 Seiko Instr & Electronics Ltd 表示用パネルの製造方法

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