JPH09116162A - 薄膜トランジスタの製造方法 - Google Patents
薄膜トランジスタの製造方法Info
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- JPH09116162A JPH09116162A JP7273997A JP27399795A JPH09116162A JP H09116162 A JPH09116162 A JP H09116162A JP 7273997 A JP7273997 A JP 7273997A JP 27399795 A JP27399795 A JP 27399795A JP H09116162 A JPH09116162 A JP H09116162A
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- Japan
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- gate insulating
- film
- electrode
- gate
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Abstract
(57)【要約】
【課題】 薄膜トランジスタの製造方法に関し、各積層
薄膜の界面が大気に曝される機会を少なくし、ゲート絶
縁膜は良質で界面特性に優れ、構造はゲート金属につい
て制約が少ないトップ・ゲートとし、又、自己整合プロ
セスが適用可能なコプレーナ電極配置とし、少ないマス
クで製造できるようにする。 【解決手段】 ガラス基板１上にａ−Ｓｉ活性層２とｎ
+ ａ−Ｓｉコンタクト層３と電極材料膜とを成膜し、そ
こに開口を形成してソース電極４Ｓとドレイン電極４Ｄ
を生成させると共に開口内にｎ+ ａ−Ｓｉコンタクト層
３の一部を表出させ、開口内に表出されたｎ+ ａ−Ｓｉ
コンタクト層３の表面からａ−Ｓｉ活性層２に達する窒
化シリコンからなるゲート絶縁膜５をプラズマ窒化法を
適用して形成し、少なくともゲート絶縁膜５上を含む領
域に絶縁膜６をプラズマ化学気相堆積法を適用して形成
してからゲート絶縁膜５に対向する領域にゲート電極７
を形成する。
薄膜の界面が大気に曝される機会を少なくし、ゲート絶
縁膜は良質で界面特性に優れ、構造はゲート金属につい
て制約が少ないトップ・ゲートとし、又、自己整合プロ
セスが適用可能なコプレーナ電極配置とし、少ないマス
クで製造できるようにする。 【解決手段】 ガラス基板１上にａ−Ｓｉ活性層２とｎ
+ ａ−Ｓｉコンタクト層３と電極材料膜とを成膜し、そ
こに開口を形成してソース電極４Ｓとドレイン電極４Ｄ
を生成させると共に開口内にｎ+ ａ−Ｓｉコンタクト層
３の一部を表出させ、開口内に表出されたｎ+ ａ−Ｓｉ
コンタクト層３の表面からａ−Ｓｉ活性層２に達する窒
化シリコンからなるゲート絶縁膜５をプラズマ窒化法を
適用して形成し、少なくともゲート絶縁膜５上を含む領
域に絶縁膜６をプラズマ化学気相堆積法を適用して形成
してからゲート絶縁膜５に対向する領域にゲート電極７
を形成する。
Description
【０００１】
【発明の属する技術分野】本発明は、アクティブ・マト
リクス方式の液晶表示パネルを駆動する為に用いられて
いる薄膜トランジスタ（ｔｈｉｎ ｆｉｌｍ ｔｒａｎ
ｓｉｓｔｏｒ：ＴＦＴ）を製造する方法の改良に関す
る。
リクス方式の液晶表示パネルを駆動する為に用いられて
いる薄膜トランジスタ（ｔｈｉｎ ｆｉｌｍ ｔｒａｎ
ｓｉｓｔｏｒ：ＴＦＴ）を製造する方法の改良に関す
る。
【０００２】現在、アクティブ・マトリクス方式の液晶
表示パネルは、液晶表示装置として多くの経済的効果を
もたらすデバイスとして期待されているが、それを駆動
するＴＦＴについては、均一な性能をもつものを再現性
良く実現させる面で、未だ改善しなければならない点が
あり、本発明に依れば、その一手段が提供される。
表示パネルは、液晶表示装置として多くの経済的効果を
もたらすデバイスとして期待されているが、それを駆動
するＴＦＴについては、均一な性能をもつものを再現性
良く実現させる面で、未だ改善しなければならない点が
あり、本発明に依れば、その一手段が提供される。
【０００３】
【従来の技術】アクティブ・マトリクス方式の液晶表示
パネルを用いた液晶表示装置が今日の隆盛を見るに至っ
た一因は、スイッチング素子として用いているＴＦＴを
製造するのにプラズマＣＶＤ（ｐｌａｓｍａ ｃｈｅｍ
ｉｃａｌ ｖａｐｏｕｒ ｄｅｐｏｓｉｔｉｏｎ）法を
適用して堆積される薄膜を多用していることに起因する
とされている。
パネルを用いた液晶表示装置が今日の隆盛を見るに至っ
た一因は、スイッチング素子として用いているＴＦＴを
製造するのにプラズマＣＶＤ（ｐｌａｓｍａ ｃｈｅｍ
ｉｃａｌ ｖａｐｏｕｒ ｄｅｐｏｓｉｔｉｏｎ）法を
適用して堆積される薄膜を多用していることに起因する
とされている。
【０００４】プラズマＣＶＤ法は、ＴＦＴに要求される
性能を実現する為に必要とされる諸特性を満たした薄膜
を再現性良く形成することができる。
性能を実現する為に必要とされる諸特性を満たした薄膜
を再現性良く形成することができる。
【０００５】
【発明が解決しようとする課題】然しながら、特性良好
なＴＦＴの再現性は、成膜法のみに依存するものではな
く、ＴＦＴを構成している活性層、コンタクト層、ゲー
ト絶縁膜、保護層などの構成、即ち、ＴＦＴの構造その
もの、及び、その構造を実現する為の製造プロセスに依
存する。
なＴＦＴの再現性は、成膜法のみに依存するものではな
く、ＴＦＴを構成している活性層、コンタクト層、ゲー
ト絶縁膜、保護層などの構成、即ち、ＴＦＴの構造その
もの、及び、その構造を実現する為の製造プロセスに依
存する。
【０００６】特性が揃ったＴＦＴを再現性良く製造する
為には、 （１）各薄膜は、できる限り連続成膜して、各膜の界面
に起因する電気的特性の不安定性を引き起こす要因を除
くことであり、特に、アモルファス・シリコン（ａ−Ｓ
ｉ）活性層とゲート絶縁膜との界面は大気に曝さないこ
とが必須である。
為には、 （１）各薄膜は、できる限り連続成膜して、各膜の界面
に起因する電気的特性の不安定性を引き起こす要因を除
くことであり、特に、アモルファス・シリコン（ａ−Ｓ
ｉ）活性層とゲート絶縁膜との界面は大気に曝さないこ
とが必須である。
【０００７】（２）ゲート絶縁膜／ａ−Ｓｉ活性層の界
面状態は、ＴＦＴの特性に最も敏感に反映される為、界
面の電気的特性が最も良く制御される絶縁膜及びその製
造方法を選択することが必要であり、この目的に叶うゲ
ート絶縁膜の材料は窒化膜であり、ａ−Ｓｉ活性層に対
しては、プラズマＣＶＤ法で堆積したＳｉＮx が良く、
ＳｉＯは好ましくない。
面状態は、ＴＦＴの特性に最も敏感に反映される為、界
面の電気的特性が最も良く制御される絶縁膜及びその製
造方法を選択することが必要であり、この目的に叶うゲ
ート絶縁膜の材料は窒化膜であり、ａ−Ｓｉ活性層に対
しては、プラズマＣＶＤ法で堆積したＳｉＮx が良く、
ＳｉＯは好ましくない。
【０００８】（３）高精細、或いは、大面積の液晶表示
パネルでは、信号波形の伝搬に随伴する歪みを抑える
為、ゲート・バス・ラインの低抵抗化が必要であり、こ
の目的を達成するには、ＴＦＴをトップ・ゲート構造と
するのが好ましい。
パネルでは、信号波形の伝搬に随伴する歪みを抑える
為、ゲート・バス・ラインの低抵抗化が必要であり、こ
の目的を達成するには、ＴＦＴをトップ・ゲート構造と
するのが好ましい。
【０００９】この理由は、前記構造の場合、ゲート電極
の製造工程が最後になる為、使用する金属に対する制
約、例えば耐熱性、隣接する層との反応性、加工方法な
どについて条件が緩く、抵抗が低い材料を選択し易い為
である。
の製造工程が最後になる為、使用する金属に対する制
約、例えば耐熱性、隣接する層との反応性、加工方法な
どについて条件が緩く、抵抗が低い材料を選択し易い為
である。
【００１０】（４）スイッチング素子であるＴＦＴの数
が多いことから、高い製造歩留りを実現するには、少な
いマスク数で製造可能な自己整合プロセスを適用するこ
とが有効であり、その為には、コプレーナ（ｃｏｐｌａ
ｎａｒ）電極配置にすると良い。
が多いことから、高い製造歩留りを実現するには、少な
いマスク数で製造可能な自己整合プロセスを適用するこ
とが有効であり、その為には、コプレーナ（ｃｏｐｌａ
ｎａｒ）電極配置にすると良い。
【００１１】本発明は、ＴＦＴの構造と製造プロセスを
適切に設定することで、積層される各薄膜の界面が大気
に曝される機会を少なくし、ゲート絶縁膜は良質で界面
特性に優れ、勿論、構造はトップ・ゲート構造とし且つ
電極配置をコプレーナとし、少ないマスクで製造できる
ようにする。
適切に設定することで、積層される各薄膜の界面が大気
に曝される機会を少なくし、ゲート絶縁膜は良質で界面
特性に優れ、勿論、構造はトップ・ゲート構造とし且つ
電極配置をコプレーナとし、少ないマスクで製造できる
ようにする。
【００１２】
【課題を解決するための手段】今まで、ＴＦＴの構造と
して、トップ・ゲート構造とコプレーナ電極配置を採用
することについて、深く検討されることはなかった。
して、トップ・ゲート構造とコプレーナ電極配置を採用
することについて、深く検討されることはなかった。
【００１３】その理由は、ＴＦＴに於けるａ−Ｓｉ活性
層とｎ+ コンタクト層とを積層形成する為に連続成膜し
た場合、最下層であって、且つ、極めて薄いａ−Ｓｉ活
性層に接するゲート絶縁膜を界面が大気に曝されないよ
うにして均一に形成する方法は、公開公報や公告公報な
どの文献には見られるものの、実施には多くの困難が伴
い、実用性ある手段は実現されていないことに起因す
る。
層とｎ+ コンタクト層とを積層形成する為に連続成膜し
た場合、最下層であって、且つ、極めて薄いａ−Ｓｉ活
性層に接するゲート絶縁膜を界面が大気に曝されないよ
うにして均一に形成する方法は、公開公報や公告公報な
どの文献には見られるものの、実施には多くの困難が伴
い、実用性ある手段は実現されていないことに起因す
る。
【００１４】ｎ+ コンタクト層に対し、気相の陽極酸化
法を適用し、選択酸化を行ってゲート絶縁膜を形成する
方法が知られていて、酸化膜の膜厚制御性は良好である
が、酸化膜とａ−Ｓｉ活性層とを接触させた場合の界面
特性、具体的には移動度などの特性を良好にすることは
困難であることが知られている。
法を適用し、選択酸化を行ってゲート絶縁膜を形成する
方法が知られていて、酸化膜の膜厚制御性は良好である
が、酸化膜とａ−Ｓｉ活性層とを接触させた場合の界面
特性、具体的には移動度などの特性を良好にすることは
困難であることが知られている。
【００１５】前記したようなことから、本発明に依る薄
膜トランジスタの製造方法に於いては、
膜トランジスタの製造方法に於いては、
【００１６】基板（例えばガラス基板１）上にアモルフ
ァス・シリコン活性層（例えばａ−Ｓｉ活性層２）及び
ｎ+ アモルファス・シリコン・コンタクト層（例えばｎ
+ ａ−Ｓｉコンタクト層３）及び電極材料膜（例えば電
極材料膜４）を連続成膜する工程と、前記電極材料膜を
分断する開口（例えば開口４Ａ）を形成してソース電極
（例えばソース電極４Ｓ）及びドレイン電極（例えばド
レイン電極４Ｄ）を生成させると共に前記開口内に前記
ｎ+ アモルファス・シリコン・コンタクト層の一部を表
出させる工程と、前記開口内に表出された前記ｎ+ アモ
ルファス・シリコン・コンタクト層の一部の表面から前
記アモルファス・シリコン活性層に達する窒化シリコン
からなるゲート絶縁膜（例えばゲート絶縁膜５）をプラ
ズマ窒化法を用い自己整合して形成する工程と、少なく
とも前記ゲート絶縁膜上を含む領域に絶縁膜（例えば絶
縁膜６）をプラズマ化学気相堆積法を適用して形成して
から前記ゲート絶縁膜に対向する領域にゲート電極（例
えばゲート電極７）を形成する工程とが含まれてなるこ
とを特徴とする。
ァス・シリコン活性層（例えばａ−Ｓｉ活性層２）及び
ｎ+ アモルファス・シリコン・コンタクト層（例えばｎ
+ ａ−Ｓｉコンタクト層３）及び電極材料膜（例えば電
極材料膜４）を連続成膜する工程と、前記電極材料膜を
分断する開口（例えば開口４Ａ）を形成してソース電極
（例えばソース電極４Ｓ）及びドレイン電極（例えばド
レイン電極４Ｄ）を生成させると共に前記開口内に前記
ｎ+ アモルファス・シリコン・コンタクト層の一部を表
出させる工程と、前記開口内に表出された前記ｎ+ アモ
ルファス・シリコン・コンタクト層の一部の表面から前
記アモルファス・シリコン活性層に達する窒化シリコン
からなるゲート絶縁膜（例えばゲート絶縁膜５）をプラ
ズマ窒化法を用い自己整合して形成する工程と、少なく
とも前記ゲート絶縁膜上を含む領域に絶縁膜（例えば絶
縁膜６）をプラズマ化学気相堆積法を適用して形成して
から前記ゲート絶縁膜に対向する領域にゲート電極（例
えばゲート電極７）を形成する工程とが含まれてなるこ
とを特徴とする。
【００１７】前記手段を採る本発明に依れば、プラズマ
窒化法を適用して形成したＳｉＮからなるゲート絶縁膜
は、膜厚の制御性が良好であって、設計通りに形成する
ことが可能であり、しかも、ゲート絶縁膜とａ−Ｓｉ活
性層との界面は、一度も大気に触れることなく生成させ
たものであるから、その安定性は良好である。また、Ｔ
ＦＴの構造はコプレーナ電極配置になっていて、前記ゲ
ート絶縁膜及びその製法を有効に活用できる構造になっ
ているので、僅か二枚のマスクを用いて作成することが
可能である。
窒化法を適用して形成したＳｉＮからなるゲート絶縁膜
は、膜厚の制御性が良好であって、設計通りに形成する
ことが可能であり、しかも、ゲート絶縁膜とａ−Ｓｉ活
性層との界面は、一度も大気に触れることなく生成させ
たものであるから、その安定性は良好である。また、Ｔ
ＦＴの構造はコプレーナ電極配置になっていて、前記ゲ
ート絶縁膜及びその製法を有効に活用できる構造になっ
ているので、僅か二枚のマスクを用いて作成することが
可能である。
【００１８】
【発明の実施の形態】図１及び図２は本発明に於ける実
施の形態を説明する為の工程要所に於けるＴＦＴを表す
要部切断側面図であり、以下、これ等の図を参照しつつ
解説するが、ここで用いる被膜堆積装置は、チャンバが
例えば三連になっていて、所定チャンバで例えばａ−Ｓ
ｉを形成し、次のチャンバに送って例えばＳｉＮx を形
成し、更に次のチャンバに送って例えばＡｌ−Ｔｉを形
成するようになっている。
施の形態を説明する為の工程要所に於けるＴＦＴを表す
要部切断側面図であり、以下、これ等の図を参照しつつ
解説するが、ここで用いる被膜堆積装置は、チャンバが
例えば三連になっていて、所定チャンバで例えばａ−Ｓ
ｉを形成し、次のチャンバに送って例えばＳｉＮx を形
成し、更に次のチャンバに送って例えばＡｌ−Ｔｉを形
成するようになっている。
【００１９】図１（Ａ）参照 １−（１） プラズマＣＶＤ法を適用することに依り、基板１上に活
性層２、コンタクト層３を形成する。
性層２、コンタクト層３を形成する。
【００２０】ここに挙げた各部分に関する主要なデータ
を例示すると次の通りである。 基板１について 材料：ガラス
を例示すると次の通りである。 基板１について 材料：ガラス
【００２１】 活性層２について 材料：ａ−Ｓｉ 厚さ：３０〔ｎｍ〕
【００２２】 コンタクト層３について 材料：ｎ+ ａ−Ｓｉ 厚さ：３０〔ｎｍ〕
【００２３】１−（２） スパッタリング法を適用することに依り、厚さが例えば
２５０〔ｎｍ〕であるＡｌ−Ｔｉ（５原子〔％〕）から
なる電極材料膜４を形成する。
２５０〔ｎｍ〕であるＡｌ−Ｔｉ（５原子〔％〕）から
なる電極材料膜４を形成する。
【００２４】図１（Ｂ）参照 １−（３） リソグラフィ技術に於けるレジスト・プロセス、及び、
リン酸＋酢酸＋硝酸＋水の混合液をエッチャントとする
ウエット・エッチング法を適用することに依り、電極材
料膜４に於けるゲート形成予定部分に開口４Ａを形成す
る。
リン酸＋酢酸＋硝酸＋水の混合液をエッチャントとする
ウエット・エッチング法を適用することに依り、電極材
料膜４に於けるゲート形成予定部分に開口４Ａを形成す
る。
【００２５】この工程を経ることで、Ａｌ−Ｔｉからな
るソース電極４Ｓ及びドレイン電極４Ｄが形成される。
るソース電極４Ｓ及びドレイン電極４Ｄが形成される。
【００２６】図２（Ａ）参照 ２−（１） プラズマ窒化法を適用することに依って、開口４Ａ内に
表出されているｎ+ａ−Ｓｉからなるコンタクト層３の
表面からａ−Ｓｉからなる活性層２に達するプラズマ窒
化膜からなるゲート絶縁膜５を生成させる。
表出されているｎ+ａ−Ｓｉからなるコンタクト層３の
表面からａ−Ｓｉからなる活性層２に達するプラズマ窒
化膜からなるゲート絶縁膜５を生成させる。
【００２７】具体的には、基板温度を３００〔℃〕と
し、アンモニア、或いは、窒素、或いは、それらを混合
したガスを用いてプラズマ窒化を行う。尚、この際、窒
化膜が堆積することはなく、また、ａ−Ｓｉ層とプラズ
マ窒化膜との界面に於けるトラップ密度は、ａ−Ｓｉ層
とプラズマＣＶＤに依るＳｉＮx 膜に於けるそれに比較
して小さい。
し、アンモニア、或いは、窒素、或いは、それらを混合
したガスを用いてプラズマ窒化を行う。尚、この際、窒
化膜が堆積することはなく、また、ａ−Ｓｉ層とプラズ
マ窒化膜との界面に於けるトラップ密度は、ａ−Ｓｉ層
とプラズマＣＶＤに依るＳｉＮx 膜に於けるそれに比較
して小さい。
【００２８】図２（Ｂ）参照 ２−（２） プラズマＣＶＤ法を適用することに依り、ゲート絶縁膜
５の耐圧や耐リーク性などの性能を補う為、厚さが例え
ば４００〔ｎｍ〕のＳｉＮx からなる絶縁膜６を形成す
る。
５の耐圧や耐リーク性などの性能を補う為、厚さが例え
ば４００〔ｎｍ〕のＳｉＮx からなる絶縁膜６を形成す
る。
【００２９】２−（３） スパッタリング法を適用することに依って、厚さが例え
ば６００〔ｎｍ〕のＡｌ膜を形成する。
ば６００〔ｎｍ〕のＡｌ膜を形成する。
【００３０】２−（４） リソグラフィ技術に於けるレジスト・プロセス、及び、
エッチャントを例えばリン酸＋酢酸＋硝酸＋水の混合液
とするウエット・エッチング法を適用することに依り、
工程２−（３）で形成したＡｌ膜のエッチングを行って
ゲート電極７を形成する。
エッチャントを例えばリン酸＋酢酸＋硝酸＋水の混合液
とするウエット・エッチング法を適用することに依り、
工程２−（３）で形成したＡｌ膜のエッチングを行って
ゲート電極７を形成する。
【００３１】
【発明の効果】本発明に依る薄膜トランジスタの製造方
法に於いては、基板上にアモルファス・シリコン活性層
及びｎ+ アモルファス・シリコン・コンタクト層及び電
極材料膜を連続成膜し、電極材料膜を分断する開口を形
成してソース電極及びドレイン電極を生成させると共に
前記開口内に前記ｎ+ アモルファス・シリコン・コンタ
クト層の一部を表出させ、その表面からアモルファス・
シリコン活性層に達する窒化シリコンのゲート絶縁膜を
プラズマ窒化法で自己整合して形成し、少なくともゲー
ト絶縁膜上を含む領域に絶縁膜をプラズマ化学気相堆積
法で形成してからゲート絶縁膜に対向する領域にゲート
電極を形成する。
法に於いては、基板上にアモルファス・シリコン活性層
及びｎ+ アモルファス・シリコン・コンタクト層及び電
極材料膜を連続成膜し、電極材料膜を分断する開口を形
成してソース電極及びドレイン電極を生成させると共に
前記開口内に前記ｎ+ アモルファス・シリコン・コンタ
クト層の一部を表出させ、その表面からアモルファス・
シリコン活性層に達する窒化シリコンのゲート絶縁膜を
プラズマ窒化法で自己整合して形成し、少なくともゲー
ト絶縁膜上を含む領域に絶縁膜をプラズマ化学気相堆積
法で形成してからゲート絶縁膜に対向する領域にゲート
電極を形成する。
【００３２】前記構成を採る本発明に依れば、プラズマ
窒化法を適用して形成したＳｉＮからなるゲート絶縁膜
は、膜厚の制御性が良好であって、設計通りに形成する
ことが可能であり、しかも、ゲート絶縁膜とａ−Ｓｉ活
性層との界面は、一度も大気に触れることなく生成させ
たものであるから、その安定性は良好である。また、Ｔ
ＦＴの構造は、コプレーナ電極配置になっていて、前記
ゲート絶縁膜及びその製法を有効に活用できる構造にな
っているので、僅か二枚のマスクを用いて作成すること
が可能である。
窒化法を適用して形成したＳｉＮからなるゲート絶縁膜
は、膜厚の制御性が良好であって、設計通りに形成する
ことが可能であり、しかも、ゲート絶縁膜とａ−Ｓｉ活
性層との界面は、一度も大気に触れることなく生成させ
たものであるから、その安定性は良好である。また、Ｔ
ＦＴの構造は、コプレーナ電極配置になっていて、前記
ゲート絶縁膜及びその製法を有効に活用できる構造にな
っているので、僅か二枚のマスクを用いて作成すること
が可能である。
【図１】本発明に於ける実施の形態を説明する為の工程
要所に於けるＴＦＴを表す要部切断側面図である。
要所に於けるＴＦＴを表す要部切断側面図である。
【図２】本発明に於ける実施の形態を説明する為の工程
要所に於けるＴＦＴを表す要部切断側面図である。
要所に於けるＴＦＴを表す要部切断側面図である。
１ 基板 ２ 活性層 ３ コンタクト層 ４ 電極材料膜 ４Ａ 開口 ４Ｓ ソース電極 ４Ｄ ドレイン電極 ５ ゲート絶縁膜 ６ 絶縁膜 ７ ゲート電極
Claims (1)
- 【請求項１】基板上にアモルファス・シリコン活性層及
びｎ+ アモルファス・シリコン・コンタクト層及び電極
材料膜を連続成膜する工程と、 前記電極材料膜を分断する開口を形成してソース電極及
びドレイン電極を生成させると共に前記開口内に前記ｎ
+ アモルファス・シリコン・コンタクト層の一部を表出
させる工程と、 前記開口内に表出された前記ｎ+ アモルファス・シリコ
ン・コンタクト層の一部の表面から前記アモルファス・
シリコン活性層に達する窒化シリコンからなるゲート絶
縁膜をプラズマ窒化法を用い自己整合して形成する工程
と、 少なくとも前記ゲート絶縁膜上を含む領域に絶縁膜をプ
ラズマ化学気相堆積法を適用して形成してから前記ゲー
ト絶縁膜に対向する領域にゲート電極を形成する工程と
が含まれてなることを特徴とする薄膜トランジスタの製
造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7273997A JPH09116162A (ja) | 1995-10-23 | 1995-10-23 | 薄膜トランジスタの製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7273997A JPH09116162A (ja) | 1995-10-23 | 1995-10-23 | 薄膜トランジスタの製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH09116162A true JPH09116162A (ja) | 1997-05-02 |
Family
ID=17535515
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP7273997A Withdrawn JPH09116162A (ja) | 1995-10-23 | 1995-10-23 | 薄膜トランジスタの製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH09116162A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US8525179B2 (en) | 2010-09-03 | 2013-09-03 | Au Optronics Corporation | Thin film transistor and fabricating method thereof |
| JP2014143440A (ja) * | 2003-10-27 | 2014-08-07 | E Ink Corp | 電気光学ディスプレイ |
| JP2014209601A (ja) * | 2013-03-27 | 2014-11-06 | 株式会社半導体エネルギー研究所 | 半導体装置およびその作製方法 |
-
1995
- 1995-10-23 JP JP7273997A patent/JPH09116162A/ja not_active Withdrawn
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2014143440A (ja) * | 2003-10-27 | 2014-08-07 | E Ink Corp | 電気光学ディスプレイ |
| US8525179B2 (en) | 2010-09-03 | 2013-09-03 | Au Optronics Corporation | Thin film transistor and fabricating method thereof |
| JP2014209601A (ja) * | 2013-03-27 | 2014-11-06 | 株式会社半導体エネルギー研究所 | 半導体装置およびその作製方法 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A300 | Withdrawal of application because of no request for examination |
Free format text: JAPANESE INTERMEDIATE CODE: A300 Effective date: 20030107 |