JPH05283440A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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- JPH05283440A JPH05283440A JP7986492A JP7986492A JPH05283440A JP H05283440 A JPH05283440 A JP H05283440A JP 7986492 A JP7986492 A JP 7986492A JP 7986492 A JP7986492 A JP 7986492A JP H05283440 A JPH05283440 A JP H05283440A
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- metal film
- gate
- semiconductor device
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- Electrodes Of Semiconductors (AREA)
- Junction Field-Effect Transistors (AREA)
Abstract
(57)【要約】
【目的】 光学露光装置を用いて、０．５μｍ以下の短
いゲート長を形成すると共に、ドレイン耐圧の高い半導
体装置の製造方法を提供することにある。 【構成】 ダミーゲート４を用いて自己調整的にイオン
を注入した後、ダミーゲート４に等方性エッチングを施
してゲート長を縮小する。次にダミーゲート４をマスク
として露出した窒化シリコン膜２上に絶縁膜５を形成す
る。次にドレイン領域６側に傾斜した方向からＡｕ膜８
を堆積させた後、Ａｕ膜８及びレジスト膜９をマスクと
して、絶縁膜７、窒化シリコン膜２を除去しゲート電極
の形成予定領域１０を形成する。次に、この形成予定領
域１０にＧａＡｓ基板１とショットキー接合するＷＳｉ
を形成する工程を備える。
いゲート長を形成すると共に、ドレイン耐圧の高い半導
体装置の製造方法を提供することにある。 【構成】 ダミーゲート４を用いて自己調整的にイオン
を注入した後、ダミーゲート４に等方性エッチングを施
してゲート長を縮小する。次にダミーゲート４をマスク
として露出した窒化シリコン膜２上に絶縁膜５を形成す
る。次にドレイン領域６側に傾斜した方向からＡｕ膜８
を堆積させた後、Ａｕ膜８及びレジスト膜９をマスクと
して、絶縁膜７、窒化シリコン膜２を除去しゲート電極
の形成予定領域１０を形成する。次に、この形成予定領
域１０にＧａＡｓ基板１とショットキー接合するＷＳｉ
を形成する工程を備える。
Description
【０００１】
【産業上の利用分野】本発明は、半導体装置の製造方法
に関し、特にショットキーゲートを有する電界効果トラ
ンジス（ＦＥＴ）の製造方法に関するものである。
に関し、特にショットキーゲートを有する電界効果トラ
ンジス（ＦＥＴ）の製造方法に関するものである。
【０００２】
【従来の技術】ＦＥＴ、特にＧａＡｓを用いたＭＥＳＦ
ＥＴでは、ソース抵抗低減のため高濃度不純物領域であ
るソース及びドレイン領域をゲート電極に対して自己調
整的に形成する方法が一般的に採用される。このような
構造を実現するための方法として、ダミーゲートを用い
たイオン注入法により高濃度不純物領域を形成するＳＡ
ＩＮＴ（Self-aligned Implantation for n + -layer T
echnology ）というプロセス技術が下記文献において提
案されている。 文献 「IEEE TRANSACTIOS ON ELECTRON DEVICES VOL.E
D-29.NO.11 NOV 1982 」
ＥＴでは、ソース抵抗低減のため高濃度不純物領域であ
るソース及びドレイン領域をゲート電極に対して自己調
整的に形成する方法が一般的に採用される。このような
構造を実現するための方法として、ダミーゲートを用い
たイオン注入法により高濃度不純物領域を形成するＳＡ
ＩＮＴ（Self-aligned Implantation for n + -layer T
echnology ）というプロセス技術が下記文献において提
案されている。 文献 「IEEE TRANSACTIOS ON ELECTRON DEVICES VOL.E
D-29.NO.11 NOV 1982 」
【０００３】
【発明が解決しようとする課題】しかし、このような従
来の製造プロセスで作製したＦＥＴは、図７に示すよう
に、ゲート電極７０とドレイン領域７１が近接していた
のでドレイン耐圧が低いという問題点があった。
来の製造プロセスで作製したＦＥＴは、図７に示すよう
に、ゲート電極７０とドレイン領域７１が近接していた
のでドレイン耐圧が低いという問題点があった。
【０００４】また、ＦＥＴの性能を向上させるためゲー
ト長を短く形成することが必要であるが、光学露光装置
を用いた場合には光の回折などにより、１．０μｍ以下
の微細な加工が困難であった。
ト長を短く形成することが必要であるが、光学露光装置
を用いた場合には光の回折などにより、１．０μｍ以下
の微細な加工が困難であった。
【０００５】そこで、０．５μｍ以下の短いゲート長を
形成する方法としては、電子ビーム露光装置による電子
ビーム（ＥＢ）を用いたパターニング法が用いられてい
るが、電子ビーム露光装置自体が非常に高価であり、近
接効果防止のために露光量を加減するなどの処理が必要
となり、加工のスループットが上昇しないという欠点が
あった。
形成する方法としては、電子ビーム露光装置による電子
ビーム（ＥＢ）を用いたパターニング法が用いられてい
るが、電子ビーム露光装置自体が非常に高価であり、近
接効果防止のために露光量を加減するなどの処理が必要
となり、加工のスループットが上昇しないという欠点が
あった。
【０００６】そこで本発明は、光学露光装置を用いて、
０．５μｍ以下の短いゲート長を形成すると共に、ドレ
イン耐圧の高い半導体装置の製造方法を提供することを
目的とする。
０．５μｍ以下の短いゲート長を形成すると共に、ドレ
イン耐圧の高い半導体装置の製造方法を提供することを
目的とする。
【０００７】
【課題を解決するための手段】本発明にかかる半導体装
置の製造方法は、上記目的に鑑みてなされたものであ
り、ショットキーゲートを有する半導体装置の製造方法
であって、表面にアニール用の保護膜を形成した半導体
基板上に、ソース領域及びドレイン領域を形成するた
め、ダミーゲートを用いて自己調整的に不純物をイオン
注入する第１工程と、ダミーゲートに等方性エッチング
を施すことによりゲート長を縮小する第２工程と、縮小
したダミーゲートをマスクとして、露出した保護膜上に
第１の絶縁膜を形成する第３工程と、半導体基板の法線
方向に対してドレイン領域側に傾斜した方向から、第１
の絶縁膜上に第１の金属膜を堆積させる第４工程と、堆
積させた第１の金属膜をマスクとして、第１の絶縁膜及
びその下層の保護膜に対し、半導体基板の法線方向にエ
ッチングを施し、ゲート電極の形成予定領域を形成する
第５工程と、ゲート電極の形成予定領域に半導体基板と
ショットキー接合する耐熱性金属膜を形成する第６工程
とを備えることを特徴とする。
置の製造方法は、上記目的に鑑みてなされたものであ
り、ショットキーゲートを有する半導体装置の製造方法
であって、表面にアニール用の保護膜を形成した半導体
基板上に、ソース領域及びドレイン領域を形成するた
め、ダミーゲートを用いて自己調整的に不純物をイオン
注入する第１工程と、ダミーゲートに等方性エッチング
を施すことによりゲート長を縮小する第２工程と、縮小
したダミーゲートをマスクとして、露出した保護膜上に
第１の絶縁膜を形成する第３工程と、半導体基板の法線
方向に対してドレイン領域側に傾斜した方向から、第１
の絶縁膜上に第１の金属膜を堆積させる第４工程と、堆
積させた第１の金属膜をマスクとして、第１の絶縁膜及
びその下層の保護膜に対し、半導体基板の法線方向にエ
ッチングを施し、ゲート電極の形成予定領域を形成する
第５工程と、ゲート電極の形成予定領域に半導体基板と
ショットキー接合する耐熱性金属膜を形成する第６工程
とを備えることを特徴とする。
【０００８】
【作用】第４工程において、ドレイン領域側に傾斜した
方向から第１の金属膜を堆積させるので、ダミーゲート
に隣接したソース領域側には、ダミーゲートによって遮
られて第１の金属膜が形成されない箇所が生じる。従っ
て、この箇所にゲート電極の形成予定領域が形成される
ことになり、これによってゲート電極はドレイン領域と
離隔した状態に形成される。
方向から第１の金属膜を堆積させるので、ダミーゲート
に隣接したソース領域側には、ダミーゲートによって遮
られて第１の金属膜が形成されない箇所が生じる。従っ
て、この箇所にゲート電極の形成予定領域が形成される
ことになり、これによってゲート電極はドレイン領域と
離隔した状態に形成される。
【０００９】また、ゲート電極の形成予定領域における
ゲート長は、第２工程におけるダミーゲートの等方性エ
ッチング量と、第４工程において第１金属膜を堆積させ
る際の傾斜角度とを調節することによって、所望の短い
長さに制御される。
ゲート長は、第２工程におけるダミーゲートの等方性エ
ッチング量と、第４工程において第１金属膜を堆積させ
る際の傾斜角度とを調節することによって、所望の短い
長さに制御される。
【００１０】
【実施例】以下、本発明にかかる半導体装置の製造方法
を添付図面に基づいて工程順に説明する。
を添付図面に基づいて工程順に説明する。
【００１１】まず、ｎ型動作層を形成したＧａＡｓ基板
１の表面にプラズマＣＶＤ法により窒化シリコン膜（Ｓ
ｉＮx ）２を一様に堆積させる。この窒化シリコン膜２
は、後のアニーリングの保護膜であると共に、ＦＥＴ製
造の全工程を通してＧａＡｓ表面を保護するものであ
る。次いで、この表面にフォトレジスト３を全面に塗布
した後、パターニングしてダミーゲート４を形成する。
なお、それ以外の箇所にはフォトレジスト３が残存す
る。この後、フォトレジスト３及びダミーゲート４をマ
スクとして、Ｓｉ+ のイオン注入によってソース領域５
及びドレイン領域６となるべきｎ+ 層を形成する（図１
（ａ））。
１の表面にプラズマＣＶＤ法により窒化シリコン膜（Ｓ
ｉＮx ）２を一様に堆積させる。この窒化シリコン膜２
は、後のアニーリングの保護膜であると共に、ＦＥＴ製
造の全工程を通してＧａＡｓ表面を保護するものであ
る。次いで、この表面にフォトレジスト３を全面に塗布
した後、パターニングしてダミーゲート４を形成する。
なお、それ以外の箇所にはフォトレジスト３が残存す
る。この後、フォトレジスト３及びダミーゲート４をマ
スクとして、Ｓｉ+ のイオン注入によってソース領域５
及びドレイン領域６となるべきｎ+ 層を形成する（図１
（ａ））。
【００１２】次に、ダミーゲート４に、Ｏ2 プラズマに
よって等方性エッチングを施す。これによってダミーゲ
ート４のゲート長が縮小される（図１（ｂ））。なお、
この際、フォトレジスト３も縮小される。
よって等方性エッチングを施す。これによってダミーゲ
ート４のゲート長が縮小される（図１（ｂ））。なお、
この際、フォトレジスト３も縮小される。
【００１３】次に、電子サイクロトロン共鳴気相成長法
（ＥＣＲ−ＣＶＤ）を用いて例えばＳｉＯ2 などの絶縁
膜７を堆積させる（図１（ｃ））。なお、絶縁膜７はＳ
ｉＮであってもよい。
（ＥＣＲ−ＣＶＤ）を用いて例えばＳｉＯ2 などの絶縁
膜７を堆積させる（図１（ｃ））。なお、絶縁膜７はＳ
ｉＮであってもよい。
【００１４】次に、ＧａＡｓ基板１の法線方向に対して
ドレイン領域６側に傾斜した方向から、斜め蒸着によっ
てＡｕ膜８を蒸着する（図２（ｄ））。斜め蒸着される
Ａｕ膜８は、ダミーゲート４或いはフォトレジスト３に
よって一部が遮へいされるため、その影になる箇所には
Ａｕ膜８は形成されず、絶縁膜７が露出した状態となっ
ている。
ドレイン領域６側に傾斜した方向から、斜め蒸着によっ
てＡｕ膜８を蒸着する（図２（ｄ））。斜め蒸着される
Ａｕ膜８は、ダミーゲート４或いはフォトレジスト３に
よって一部が遮へいされるため、その影になる箇所には
Ａｕ膜８は形成されず、絶縁膜７が露出した状態となっ
ている。
【００１５】次に、ダミーゲート４のソース領域５側の
絶縁膜７が露出した箇所を除き、他の露出した絶縁膜７
の上を覆うようにレジスト膜９をパターニングする（図
２（ｅ））。このレジスト膜９は、この下層の絶縁膜７
が後の工程でエッチングされるのを避けるための保護膜
として機能する。
絶縁膜７が露出した箇所を除き、他の露出した絶縁膜７
の上を覆うようにレジスト膜９をパターニングする（図
２（ｅ））。このレジスト膜９は、この下層の絶縁膜７
が後の工程でエッチングされるのを避けるための保護膜
として機能する。
【００１６】次に、ＧａＡｓ基板１の法線方向に反応性
イオンエッチング（ＲＩＥ）を施し、表面に露出した絶
縁膜７、及びその直下の窒化シリコン膜２を除去する
（図２（ｆ））。これによって、ゲート電極の形成予定
領域１０が形成される。
イオンエッチング（ＲＩＥ）を施し、表面に露出した絶
縁膜７、及びその直下の窒化シリコン膜２を除去する
（図２（ｆ））。これによって、ゲート電極の形成予定
領域１０が形成される。
【００１７】次に、レジスト膜９をアセトンなどを用い
て除去した後、この全表面を覆うように、高耐熱性金属
として例えばＷＳｉ１１をスパッタ堆積させ、さらにこ
の上層にＡｕ膜１２をスパッタ堆積させる（図３
（ｇ））。
て除去した後、この全表面を覆うように、高耐熱性金属
として例えばＷＳｉ１１をスパッタ堆積させ、さらにこ
の上層にＡｕ膜１２をスパッタ堆積させる（図３
（ｇ））。
【００１８】次に、ＧａＡｓ基板１の法線方向に対して
ドレイン領域６側に傾斜した方向から、形成したＡｕ膜
１２に対してイオンミリングを施して除去する（図３
（ｈ））。さらに、残存するＡｕ膜１２をマスクとし
て、ＧａＡｓ基板１の法線方向に反応性イオンエッチン
グ（ＲＩＥ）を施し、ＷＳｉ１１を除去する（図３
（ｉ））。なお、この際、ゲート電極の形成予定領域１
０の底部はＷＳｉ１１で満たされた状態に残す。
ドレイン領域６側に傾斜した方向から、形成したＡｕ膜
１２に対してイオンミリングを施して除去する（図３
（ｈ））。さらに、残存するＡｕ膜１２をマスクとし
て、ＧａＡｓ基板１の法線方向に反応性イオンエッチン
グ（ＲＩＥ）を施し、ＷＳｉ１１を除去する（図３
（ｉ））。なお、この際、ゲート電極の形成予定領域１
０の底部はＷＳｉ１１で満たされた状態に残す。
【００１９】次に、例えば反応性イオンエッチング（Ｒ
ＩＥ）などによって残存するＡｕ膜８及び１２を除去す
ることにより、残存するＷＳｉ１１がゲート電極として
形成できる（図４（ｊ））。
ＩＥ）などによって残存するＡｕ膜８及び１２を除去す
ることにより、残存するＷＳｉ１１がゲート電極として
形成できる（図４（ｊ））。
【００２０】次に、アセトンなどの有機溶剤を用いてフ
ォトレジスト３、及びダミーゲート４を溶解し除去する
（図４（ｋ））。この後、８５０℃、１５分間程度のア
ニールを行ってソース領域５及びドレイン領域６のｎ+
層を活性化した後、各領域にオーミック電極１３を形成
し製造工程は終了する（図４（ｌ））。
ォトレジスト３、及びダミーゲート４を溶解し除去する
（図４（ｋ））。この後、８５０℃、１５分間程度のア
ニールを行ってソース領域５及びドレイン領域６のｎ+
層を活性化した後、各領域にオーミック電極１３を形成
し製造工程は終了する（図４（ｌ））。
【００２１】ここまでの工程でＦＥＴは一応完成する
が、このままではＷＳｉ１１などの高耐熱性金属の抵抗
値が高いので、さらに、抵抗値を下げるため以下の工程
を行う。
が、このままではＷＳｉ１１などの高耐熱性金属の抵抗
値が高いので、さらに、抵抗値を下げるため以下の工程
を行う。
【００２２】まず、表面の凹凸を覆うように、ＳＯＧ
（spin-on-glass ）膜１４を形成し、表面を平坦化した
後（図５（ｍ））、その上層にレジスト膜１５、窒化シ
リコン膜（ＳｉＮx ）１６を順に形成する（図５
（ｎ））。
（spin-on-glass ）膜１４を形成し、表面を平坦化した
後（図５（ｍ））、その上層にレジスト膜１５、窒化シ
リコン膜（ＳｉＮx ）１６を順に形成する（図５
（ｎ））。
【００２３】次に、窒化シリコン膜１６の所定の箇所を
エッチング除去し、開孔１７を形成する。さらに、残存
する窒化シリコン膜１６をマスクとして、その下層のレ
ジスト膜１５に等方性エッチングを施して空洞１８を形
成する。この後、ＲＩＥなどの異方性エッチングを施
し、ＷＳｉ１１の頭出しを行う（図５（ｏ））。
エッチング除去し、開孔１７を形成する。さらに、残存
する窒化シリコン膜１６をマスクとして、その下層のレ
ジスト膜１５に等方性エッチングを施して空洞１８を形
成する。この後、ＲＩＥなどの異方性エッチングを施
し、ＷＳｉ１１の頭出しを行う（図５（ｏ））。
【００２４】次に、Ａｕ膜１９をスパッタ法などにより
堆積させることにより、ＷＳｉ１１の上部にＡｕ膜１９
を形成する（図６（ｐ））。最後に、レジスト膜１５を
有機溶剤を用いて溶解し、リフトオフによって不要部分
の窒化シリコン膜１６、Ａｕ膜１９を除去し、製造工程
は全て終了する（図６（ｑ））。
堆積させることにより、ＷＳｉ１１の上部にＡｕ膜１９
を形成する（図６（ｐ））。最後に、レジスト膜１５を
有機溶剤を用いて溶解し、リフトオフによって不要部分
の窒化シリコン膜１６、Ａｕ膜１９を除去し、製造工程
は全て終了する（図６（ｑ））。
【００２５】以上のような実施例によれば、ソース抵抗
を増大させることなくドレイン耐圧を高くすることがで
きる。また、高価でスループットの悪い電子ビーム露光
装置を用いることなく、従来の光学露光装置でも０．５
μｍ以下の短いゲート長を形成できるので、製造コスト
の低減や生産性の向上を図ることができる。さらに、こ
の方法によって製造されたＦＥＴは、高出力、高利得が
要求されるマイクロ波ＩＣ等に利用すると効果的であ
る。
を増大させることなくドレイン耐圧を高くすることがで
きる。また、高価でスループットの悪い電子ビーム露光
装置を用いることなく、従来の光学露光装置でも０．５
μｍ以下の短いゲート長を形成できるので、製造コスト
の低減や生産性の向上を図ることができる。さらに、こ
の方法によって製造されたＦＥＴは、高出力、高利得が
要求されるマイクロ波ＩＣ等に利用すると効果的であ
る。
【００２６】
【発明の効果】以上説明したように、本発明にかかる半
導体装置の製造方法によれば、ダミーゲートの等方性エ
ッチング量と、第１金属膜を堆積させる際の傾斜角度と
を調節することによって、形成するゲート電極のゲート
長を短く形成でき、この長さも微細に制御することが可
能となる。また、ドレイン領域側に傾斜した方向から第
１の金属膜を堆積させるため、ゲート電極の形成予定領
域はダミーゲートに隣接したソース領域側に形成される
ので、ドレイン領域のみをゲート電極から離隔して形成
することができる。
導体装置の製造方法によれば、ダミーゲートの等方性エ
ッチング量と、第１金属膜を堆積させる際の傾斜角度と
を調節することによって、形成するゲート電極のゲート
長を短く形成でき、この長さも微細に制御することが可
能となる。また、ドレイン領域側に傾斜した方向から第
１の金属膜を堆積させるため、ゲート電極の形成予定領
域はダミーゲートに隣接したソース領域側に形成される
ので、ドレイン領域のみをゲート電極から離隔して形成
することができる。
【００２７】従って、ゲート長が短く、ソース抵抗を増
大させることなくドレイン耐圧の高い半導体装置を製造
することが可能となる。
大させることなくドレイン耐圧の高い半導体装置を製造
することが可能となる。
【図１】図１（ａ），（ｂ），（ｃ）は本発明にかかる
半導体装置の製造工程を順に示す説明図である。
半導体装置の製造工程を順に示す説明図である。
【図２】図２（ｄ），（ｅ），（ｆ）は本発明にかかる
半導体装置の製造工程を順に示す説明図である。
半導体装置の製造工程を順に示す説明図である。
【図３】図３（ｇ），（ｈ），（ｉ）は本発明にかかる
半導体装置の製造工程を順に示す説明図である。
半導体装置の製造工程を順に示す説明図である。
【図４】図４（ｊ），（ｋ），（ｌ）は本発明にかかる
半導体装置の製造工程を順に示す説明図である。
半導体装置の製造工程を順に示す説明図である。
【図５】図５（ｍ），（ｎ），（ｏ）は本発明にかかる
半導体装置の製造工程を順に示す説明図である。
半導体装置の製造工程を順に示す説明図である。
【図６】図６（ｐ）、（ｑ）は本発明にかかる半導体装
置の製造工程を順に示す説明図である。
置の製造工程を順に示す説明図である。
【図７】従来の半導体装置の構造を概略的に示す説明図
である。
である。
１…ＧａＡｓ基板（半導体基板）、２…窒化シリコン膜
（保護膜）、４…ダミーゲート、５…ソース領域、６…
ドレイン領域、７…絶縁膜（第１の絶縁膜）、８…Ａｕ
膜（第１の金属膜）、１０…ゲート電極の形成予定領
域、１１…ＷＳｉ（耐熱性金属膜）、１２…Ａｕ膜（第
２の金属膜）。
（保護膜）、４…ダミーゲート、５…ソース領域、６…
ドレイン領域、７…絶縁膜（第１の絶縁膜）、８…Ａｕ
膜（第１の金属膜）、１０…ゲート電極の形成予定領
域、１１…ＷＳｉ（耐熱性金属膜）、１２…Ａｕ膜（第
２の金属膜）。
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.5 識別記号 庁内整理番号 ＦＩ 技術表示箇所 Ｈ０１Ｌ 29/48 Ｍ 7738−4Ｍ
Claims (3)
- 【請求項１】 ショットキーゲートを有する半導体装置
の製造方法であって、 表面にアニール用の保護膜を形成した半導体基板上に、
ソース領域及びドレイン領域を形成するため、ダミーゲ
ートを用いて自己調整的に不純物をイオン注入する第１
工程と、 前記ダミーゲートに等方性エッチングを施すことにより
このゲート長を縮小する第２工程と、 縮小した前記ダミーゲートをマスクとして、露出した前
記保護膜上に第１の絶縁膜を形成する第３工程と、 前記半導体基板の法線方向に対してドレイン領域側に傾
斜した方向から、前記第１の絶縁膜上に第１の金属膜を
堆積させる第４工程と、 堆積させた前記第１の金属膜をマスクとして、前記第１
の絶縁膜及びその下層の前記保護膜に対し、前記半導体
基板の法線方向にエッチングを施し、ゲート電極の形成
予定領域を形成する第５工程と、 前記ゲート電極の形成予定領域に、前記半導体基板とシ
ョットキー接合する耐熱性金属膜を形成する第６工程
と、 を備えることを特徴とする半導体装置の製造方法。 - 【請求項２】 前記第３工程の第１の絶縁膜は、電子サ
イクロトロン共鳴気相成長法によって、前記ダミーゲー
ト及び露出した前記保護膜の上層に形成したものである
ことを特徴とする請求項１記載の半導体装置の製造方
法。 - 【請求項３】 前記第６工程は、 第５工程を経た前記半導体基板上に、一様に前記耐熱性
金属膜を形成する工程と、 前記耐熱性金属膜の上に第２の金属膜を一様に形成する
工程と、 前記半導体基板の法線方向に対してドレイン領域側に傾
斜した方向から、形成した前記第２の金属膜にイオンミ
リングを施す工程と、 前記工程を経て残存する第２金属膜をマスクとして、そ
の下層の前記耐熱性金属膜に対し、前記半導体基板の法
線方向にエッチングを施す工程と、 を含むことを特徴とする請求項１記載の半導体装置の製
造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7986492A JPH05283440A (ja) | 1992-04-01 | 1992-04-01 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7986492A JPH05283440A (ja) | 1992-04-01 | 1992-04-01 | 半導体装置の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH05283440A true JPH05283440A (ja) | 1993-10-29 |
Family
ID=13702074
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP7986492A Pending JPH05283440A (ja) | 1992-04-01 | 1992-04-01 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH05283440A (ja) |
-
1992
- 1992-04-01 JP JP7986492A patent/JPH05283440A/ja active Pending
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