JPH06125046A - 半導体装置およびその製造方法 - Google Patents
半導体装置およびその製造方法Info
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- JPH06125046A JPH06125046A JP4299217A JP29921792A JPH06125046A JP H06125046 A JPH06125046 A JP H06125046A JP 4299217 A JP4299217 A JP 4299217A JP 29921792 A JP29921792 A JP 29921792A JP H06125046 A JPH06125046 A JP H06125046A
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Abstract
(57)【要約】
【目的】 電源電圧などが異なる複数種のＭＯＳトラン
ジスタの構造の最適化を設計，製造の自由度を高めてか
つ容易に実現することが可能である。 【構成】 各ゲート電極６，２６をマスクとしてｎ-型
の低不純物濃度領域７ｂ，８ｂ，２７ｂ，２８ｂを形成
し、この側壁にサイドウォールスペーサ９，１０，２
９，３０を形成する。次いで、基板３と垂直に、ヒ素を
注入しｎ+型の高不純物濃度部７ａ，８ａを形成する。
しかる後、基板３に対し斜めにヒ素を注入することで、
ヒ素をサイドウォール２９，３０の下側まで注入して、
高不純物濃度部２７ａ，２８ａを形成する。この結果、
第２のトランジスタ２の低不純物濃度部（ｎ-型領域）
２７ｂ，２８ｂの幅を第１のトランジスタ１の低不純物
濃度部（ｎ-型領域）７ｂ，８ｂの幅よりも小さくでき
る。
ジスタの構造の最適化を設計，製造の自由度を高めてか
つ容易に実現することが可能である。 【構成】 各ゲート電極６，２６をマスクとしてｎ-型
の低不純物濃度領域７ｂ，８ｂ，２７ｂ，２８ｂを形成
し、この側壁にサイドウォールスペーサ９，１０，２
９，３０を形成する。次いで、基板３と垂直に、ヒ素を
注入しｎ+型の高不純物濃度部７ａ，８ａを形成する。
しかる後、基板３に対し斜めにヒ素を注入することで、
ヒ素をサイドウォール２９，３０の下側まで注入して、
高不純物濃度部２７ａ，２８ａを形成する。この結果、
第２のトランジスタ２の低不純物濃度部（ｎ-型領域）
２７ｂ，２８ｂの幅を第１のトランジスタ１の低不純物
濃度部（ｎ-型領域）７ｂ，８ｂの幅よりも小さくでき
る。
Description
【０００１】
【産業上の利用分野】本発明は、複数のＭＯＳトランジ
スタを有する半導体装置およびその製造方法に関する。
スタを有する半導体装置およびその製造方法に関する。
【０００２】
【従来の技術】集積回路（ＩＣ）の集積度を向上させる
ために、現在まで、ＩＣを構成するトランジスタのサイ
ズを小さくしてきたが、各トランジスタに加わる電源電
圧が一定（例えば５Ｖ）の場合、トランジスタのサイズ
の小型化に伴ってトランジスタのチャネルに加わる実効
的な電界が上昇し、トランジスタの信頼性に影響を及ぼ
すという問題が生ずる。トランジスタのサイズの小型化
に伴ってチャネルに加わる実効的な電圧が上昇するのを
抑えるために、近年、ＩＣを構成するＮチャネルＭＯＳ
トランジスタの１つがＬＤＤ構造となっている半導体装
置が案出された。さらに、外部電源電圧（５Ｖ）と内部
電源電圧（例えば３．３Ｖ）との異なる電源電圧を１つ
のＩＣチップに用い、低消費電力化を図る要求が高まっ
てきた。
ために、現在まで、ＩＣを構成するトランジスタのサイ
ズを小さくしてきたが、各トランジスタに加わる電源電
圧が一定（例えば５Ｖ）の場合、トランジスタのサイズ
の小型化に伴ってトランジスタのチャネルに加わる実効
的な電界が上昇し、トランジスタの信頼性に影響を及ぼ
すという問題が生ずる。トランジスタのサイズの小型化
に伴ってチャネルに加わる実効的な電圧が上昇するのを
抑えるために、近年、ＩＣを構成するＮチャネルＭＯＳ
トランジスタの１つがＬＤＤ構造となっている半導体装
置が案出された。さらに、外部電源電圧（５Ｖ）と内部
電源電圧（例えば３．３Ｖ）との異なる電源電圧を１つ
のＩＣチップに用い、低消費電力化を図る要求が高まっ
てきた。
【０００３】
【発明が解決しようとする課題】上記の要求を満たすた
めには、ＩＣ内で各電源電圧に応じたＭＯＳトランジス
タの構造を提供する必要がある。このための一手段とし
て、従来では、特開平３−１８００５８号に開示のよう
に電源電圧などに応じてサイドウォールスペーサの幅を
複数種のＭＯＳトランジスタごとに変え、これにより、
ソース，ドレイン領域（ｎ+型領域）の低不純物濃度部
（ｎ-型領域）の幅をＭＯＳトランジスタごとに変えた
ＬＤＤ構造の半導体装置が提案されている。すなわち、
この半導体装置は、電源電圧の異なる複数種のＭＯＳト
ランジスタの構造を作製するに際し、先づ基板上にゲー
ト酸化膜を介してゲート電極を形成し、該ゲート電極と
自己整合させて低不純物濃度領域（ｎ-型領域）を形成
する。しかる後、ゲート電極の側壁にサイドウォールを
形成するが、このサイドウォールの幅を複数種類のＭＯ
Ｓトランジスタごとに変えて形成する。次いで、サイド
ウォールとゲート電極とをマスクとしてソース領域，ド
レイン領域の高不純物濃度部（ｎ+型領域）を自己整合
法により形成する。このように、複数種類のＭＯＳトラ
ンジスタごとにサイドウォールを幅を変えて形成した結
果、ソース領域，ドレイン領域の高不純物濃度部の幅を
複数種類のトランジスタごとに変えることができ、これ
により低不純物濃度部（ｎ-型領域）の幅を複数種類の
トランジスタごとに変えることができる。
めには、ＩＣ内で各電源電圧に応じたＭＯＳトランジス
タの構造を提供する必要がある。このための一手段とし
て、従来では、特開平３−１８００５８号に開示のよう
に電源電圧などに応じてサイドウォールスペーサの幅を
複数種のＭＯＳトランジスタごとに変え、これにより、
ソース，ドレイン領域（ｎ+型領域）の低不純物濃度部
（ｎ-型領域）の幅をＭＯＳトランジスタごとに変えた
ＬＤＤ構造の半導体装置が提案されている。すなわち、
この半導体装置は、電源電圧の異なる複数種のＭＯＳト
ランジスタの構造を作製するに際し、先づ基板上にゲー
ト酸化膜を介してゲート電極を形成し、該ゲート電極と
自己整合させて低不純物濃度領域（ｎ-型領域）を形成
する。しかる後、ゲート電極の側壁にサイドウォールを
形成するが、このサイドウォールの幅を複数種類のＭＯ
Ｓトランジスタごとに変えて形成する。次いで、サイド
ウォールとゲート電極とをマスクとしてソース領域，ド
レイン領域の高不純物濃度部（ｎ+型領域）を自己整合
法により形成する。このように、複数種類のＭＯＳトラ
ンジスタごとにサイドウォールを幅を変えて形成した結
果、ソース領域，ドレイン領域の高不純物濃度部の幅を
複数種類のトランジスタごとに変えることができ、これ
により低不純物濃度部（ｎ-型領域）の幅を複数種類の
トランジスタごとに変えることができる。
【０００４】このように、上述の半導体装置では、複数
種類のＭＯＳトランジスタのいずれにおいても、サイド
ウォールの幅を変えて形成する必要があり、また、低不
純物濃度部（ｎ-型領域）の幅をサイドウォールの幅だ
けに基づき制御して変えているので、ｎ-型領域を精度
良く形成するためには、全てのＭＯＳトランジスタにお
いてサイドウォールを精度良く形成する必要がある。し
かしながら、一般に、サイドウォールを精度良く形成す
るのは難しく、従って、従来では、ｎ-型領域を精度良
く形成するのが難しいという問題があった。また、当業
者間には、さらに他の手段によっても最適化を図ること
ができ、設計，製造の自由度の高い半導体装置が望まれ
ている。
種類のＭＯＳトランジスタのいずれにおいても、サイド
ウォールの幅を変えて形成する必要があり、また、低不
純物濃度部（ｎ-型領域）の幅をサイドウォールの幅だ
けに基づき制御して変えているので、ｎ-型領域を精度
良く形成するためには、全てのＭＯＳトランジスタにお
いてサイドウォールを精度良く形成する必要がある。し
かしながら、一般に、サイドウォールを精度良く形成す
るのは難しく、従って、従来では、ｎ-型領域を精度良
く形成するのが難しいという問題があった。また、当業
者間には、さらに他の手段によっても最適化を図ること
ができ、設計，製造の自由度の高い半導体装置が望まれ
ている。
【０００５】本発明は、電源電圧などが異なる複数種の
ＭＯＳトランジスタの構造の最適化を設計，製造の自由
度を高めてかつ容易に実現することが可能であって、さ
らに、複数種のＭＯＳトランジスタの低不純物濃度部の
幅をサイドウォールの幅に基づき制御して変える場合に
も、サイドウォールの幅を精度良く形成することがで
き、これにより低不純物濃度部の幅を精度良く形成する
ことの可能な半導体装置およびその製造方法を提供する
ことを目的としている。
ＭＯＳトランジスタの構造の最適化を設計，製造の自由
度を高めてかつ容易に実現することが可能であって、さ
らに、複数種のＭＯＳトランジスタの低不純物濃度部の
幅をサイドウォールの幅に基づき制御して変える場合に
も、サイドウォールの幅を精度良く形成することがで
き、これにより低不純物濃度部の幅を精度良く形成する
ことの可能な半導体装置およびその製造方法を提供する
ことを目的としている。
【０００６】
【課題を解決するための手段】上記目的を達成するの
に、請求項１記載の発明は、少なくとも１つの種類のＭ
ＯＳトランジスタのソース領域およびドレイン領域の低
不純物濃度部の幅が、他の種類のＭＯＳトランジスタの
ソース領域およびドレイン領域の低不純物濃度部の幅と
異なっていることを特徴としている。この場合、高い電
源電圧用のＭＯＳトランジスタの低不純物濃度部の幅を
長めに、比較的低い電源電圧用のＭＯＳトランジスタの
低不純物濃度部の幅を短めに設計することにより、複数
種類の電源電圧を１つのＩＣチップに用いる場合にも、
ＬＤＤ構造の最適化を図ることができ、各電源電圧に応
じたＭＯＳトランジスタの信頼性を高め、充分な電流駆
動能力を確保することができる。
に、請求項１記載の発明は、少なくとも１つの種類のＭ
ＯＳトランジスタのソース領域およびドレイン領域の低
不純物濃度部の幅が、他の種類のＭＯＳトランジスタの
ソース領域およびドレイン領域の低不純物濃度部の幅と
異なっていることを特徴としている。この場合、高い電
源電圧用のＭＯＳトランジスタの低不純物濃度部の幅を
長めに、比較的低い電源電圧用のＭＯＳトランジスタの
低不純物濃度部の幅を短めに設計することにより、複数
種類の電源電圧を１つのＩＣチップに用いる場合にも、
ＬＤＤ構造の最適化を図ることができ、各電源電圧に応
じたＭＯＳトランジスタの信頼性を高め、充分な電流駆
動能力を確保することができる。
【０００７】また、請求項２記載の発明は、少なくとも
１つの種類のＭＯＳトランジスタのソース領域およびド
レイン領域の低不純物濃度部の不純物濃度が、他の種類
のＭＯＳトランジスタのソース領域およびドレイン領域
の低不純物濃度部の不純物濃度と異なっていることを特
徴としている。この場合、高い電源電圧用のＭＯＳトラ
ンジスタの低不純物濃度部の濃度を低く、比較的低い電
源電圧用のＭＯＳトランジスタの低不純物濃度部の濃度
を高めに設計することにより、複数種類の電源電圧を１
つのＩＣチップに用いる場合にも、ＬＤＤ構造の最適化
を図ることができ、各電源電圧に応じたＭＯＳトランジ
スタの信頼性を高め、充分な電流駆動能力を確保するこ
とができる。
１つの種類のＭＯＳトランジスタのソース領域およびド
レイン領域の低不純物濃度部の不純物濃度が、他の種類
のＭＯＳトランジスタのソース領域およびドレイン領域
の低不純物濃度部の不純物濃度と異なっていることを特
徴としている。この場合、高い電源電圧用のＭＯＳトラ
ンジスタの低不純物濃度部の濃度を低く、比較的低い電
源電圧用のＭＯＳトランジスタの低不純物濃度部の濃度
を高めに設計することにより、複数種類の電源電圧を１
つのＩＣチップに用いる場合にも、ＬＤＤ構造の最適化
を図ることができ、各電源電圧に応じたＭＯＳトランジ
スタの信頼性を高め、充分な電流駆動能力を確保するこ
とができる。
【０００８】また、請求項３記載の発明は、少なくとも
１つの種類のＭＯＳトランジスタのソース領域およびド
レイン領域の低不純物濃度部の幅および不純物濃度が、
他の種類のＭＯＳトランジスタのソース領域およびドレ
イン領域の低不純物濃度部の幅および不純物濃度と異な
っていることを特徴としている。これにより、製造上の
プロセスマージンを充分に確保することができる。
１つの種類のＭＯＳトランジスタのソース領域およびド
レイン領域の低不純物濃度部の幅および不純物濃度が、
他の種類のＭＯＳトランジスタのソース領域およびドレ
イン領域の低不純物濃度部の幅および不純物濃度と異な
っていることを特徴としている。これにより、製造上の
プロセスマージンを充分に確保することができる。
【０００９】また、請求項４乃至請求項５記載の発明
は、低不純物濃度部の幅がサイドウォールの幅だけに基
づいて制御されるのを回避している。これにより、サイ
ドウォールの幅が精度良く作成されない場合であって
も、低不純物濃度部の幅を精度良くすることができる。
は、低不純物濃度部の幅がサイドウォールの幅だけに基
づいて制御されるのを回避している。これにより、サイ
ドウォールの幅が精度良く作成されない場合であって
も、低不純物濃度部の幅を精度良くすることができる。
【００１０】また、請求項６記載の発明は、基板上にゲ
ート絶縁膜を介してゲート電極を形成する工程と、ゲー
ト電極と自己整合させて基板にソース領域およびドレイ
ン領域の低不純物濃度領域を形成する工程と、低不純物
濃度領域を形成後、サイドウォールの材料となるべきサ
イドウォール用膜を形成する工程と、一部のトランジス
タ上のサイドウォール用膜の膜厚を薄くする工程と、サ
イドウォール用膜を全面エッチバックしてサイドウォー
ルを形成する工程と、サイドウォールおよびゲート電極
をマスクとしてソース領域およびドレイン領域の高不純
物濃度部を不純物の注入により形成する工程とを有して
いることを特徴としている。これにより、サイドウォ−
ルの幅を精度良くかつ容易に形成することができ、複数
種のＭＯＳトランジスタの低不純物濃度部の幅をサイド
ウォ−ルの幅に基づき制御して変える場合にも、低不純
物濃度部の幅を精度良く形成することができる。
ート絶縁膜を介してゲート電極を形成する工程と、ゲー
ト電極と自己整合させて基板にソース領域およびドレイ
ン領域の低不純物濃度領域を形成する工程と、低不純物
濃度領域を形成後、サイドウォールの材料となるべきサ
イドウォール用膜を形成する工程と、一部のトランジス
タ上のサイドウォール用膜の膜厚を薄くする工程と、サ
イドウォール用膜を全面エッチバックしてサイドウォー
ルを形成する工程と、サイドウォールおよびゲート電極
をマスクとしてソース領域およびドレイン領域の高不純
物濃度部を不純物の注入により形成する工程とを有して
いることを特徴としている。これにより、サイドウォ−
ルの幅を精度良くかつ容易に形成することができ、複数
種のＭＯＳトランジスタの低不純物濃度部の幅をサイド
ウォ−ルの幅に基づき制御して変える場合にも、低不純
物濃度部の幅を精度良く形成することができる。
【００１１】
【実施例】以下、本発明の実施例を図面に基づいて説明
する。なお、以下の説明では、便宜上、半導体装置は、
複数のＭＯＳトランジスタが全てＮチャネル型のもので
あるとし、また、各実施例において互いに対応する箇所
では便宜上同じ符号を付している。図１は本発明に係る
半導体装置の第１の実施例の構成図である。図１を参照
すると、この半導体装置は、Ｐ型シリコン基板３に、外
部電源電圧（例えば５Ｖ）用の第１のＮチャネルＭＯＳ
トランジスタ１と、内部電源電圧（例えば３．３Ｖ）用
の第２のＮチャネルＭＯＳトランジスタ２とが形成さ
れ、各トランジスタ１，２は、フィールド絶縁膜（例え
ばＳｉＯ2膜）４によって素子間分離がなされている。
ここで、第１のＮチャネルＭＯＳトランジスタ１は、Ｐ
型シリコン基板３上にゲート絶縁膜（例えばゲート酸化
膜）５を介してゲート電極６が形成され、また、このゲ
ート電極６の両側壁にはサイドウォールスペーサ９，１
０が設けられ、さらに、サイドウォールスペーサ９，１
０の下側の部分にはゲート電極６をマスクとしてソース
領域７およびドレイン領域８のｎ-型の低不純物濃度部
７ｂ，８ｂがそれぞれ自己整合法により形成され、低不
純物濃度部７ｂ，８ｂに接してソース領域７およびドレ
イン領域８のｎ+型の高不純物濃度部７ａ，８ａが形成
されて、ＬＤＤ構造のものとなっている。
する。なお、以下の説明では、便宜上、半導体装置は、
複数のＭＯＳトランジスタが全てＮチャネル型のもので
あるとし、また、各実施例において互いに対応する箇所
では便宜上同じ符号を付している。図１は本発明に係る
半導体装置の第１の実施例の構成図である。図１を参照
すると、この半導体装置は、Ｐ型シリコン基板３に、外
部電源電圧（例えば５Ｖ）用の第１のＮチャネルＭＯＳ
トランジスタ１と、内部電源電圧（例えば３．３Ｖ）用
の第２のＮチャネルＭＯＳトランジスタ２とが形成さ
れ、各トランジスタ１，２は、フィールド絶縁膜（例え
ばＳｉＯ2膜）４によって素子間分離がなされている。
ここで、第１のＮチャネルＭＯＳトランジスタ１は、Ｐ
型シリコン基板３上にゲート絶縁膜（例えばゲート酸化
膜）５を介してゲート電極６が形成され、また、このゲ
ート電極６の両側壁にはサイドウォールスペーサ９，１
０が設けられ、さらに、サイドウォールスペーサ９，１
０の下側の部分にはゲート電極６をマスクとしてソース
領域７およびドレイン領域８のｎ-型の低不純物濃度部
７ｂ，８ｂがそれぞれ自己整合法により形成され、低不
純物濃度部７ｂ，８ｂに接してソース領域７およびドレ
イン領域８のｎ+型の高不純物濃度部７ａ，８ａが形成
されて、ＬＤＤ構造のものとなっている。
【００１２】また、第２のＮチャネルＭＯＳトランジス
タ２も、第１のＮチャネルＭＯＳトランジスタ１と同様
に、Ｐ型シリコン基板３上にゲート絶縁膜（例えばゲー
ト酸化膜）２５を介してゲート電極２６が形成され、ま
た、このゲート電極２６の両側壁にはサイドウォールス
ペーサ２９，３０が設けられ、さらに、サイドウォール
スペーサ２９，３０の下側の部分にはゲート電極２６を
マスクとしてソース領域２７およびドレイン領域２８の
ｎ-型の低不純物濃度部２７ｂ，２８ｂがそれぞれ自己
整合法により形成され、低不純物濃度部２７ｂ，２８ｂ
に接してソース領域２７およびドレイン領域２８のｎ+
型の高不純物濃度部２７ａ，２８ａが形成されて、ＬＤ
Ｄ構造のものとなっている。
タ２も、第１のＮチャネルＭＯＳトランジスタ１と同様
に、Ｐ型シリコン基板３上にゲート絶縁膜（例えばゲー
ト酸化膜）２５を介してゲート電極２６が形成され、ま
た、このゲート電極２６の両側壁にはサイドウォールス
ペーサ２９，３０が設けられ、さらに、サイドウォール
スペーサ２９，３０の下側の部分にはゲート電極２６を
マスクとしてソース領域２７およびドレイン領域２８の
ｎ-型の低不純物濃度部２７ｂ，２８ｂがそれぞれ自己
整合法により形成され、低不純物濃度部２７ｂ，２８ｂ
に接してソース領域２７およびドレイン領域２８のｎ+
型の高不純物濃度部２７ａ，２８ａが形成されて、ＬＤ
Ｄ構造のものとなっている。
【００１３】ところで、この第１の実施例では、第１の
ＮチャネルＭＯＳトランジスタ１のソース領域７および
ドレイン領域８のｎ-型の低不純物濃度部７ｂ，８ｂの
幅Ａと第２のＮチャネルＭＯＳトランジスタ２のソース
領域２７およびドレイン領域２８のｎ-型の低不純物濃
度部２７ｂ，２８ｂの幅Ｂとがそれぞれ異なっている。
すなわち、５Ｖ用の第１のＮチャネルＭＯＳトランジス
タ１のチャネル領域には、３．３Ｖ用の第２のＮチャネ
ルＭＯＳトランジスタ２のチャネル領域に比べて高い電
界が加わるので、この影響を抑えるため、低不純物濃度
部７ｂ，８ｂの幅Ａは、低不純物濃度部２７ｂ，２８ｂ
の幅Ｂよりも大きくなっている。但し、この第１の実施
例においては、サイドウォールスペーサ９，１０とサイ
ドウォールスペーサ２９，３０とを互いに同じ幅のもの
にすることができる。勿論、互いに異なる幅のものにす
ることもできる。換言すれば、幅Ａと幅Ｂとは、サイド
ウォールスペーサ９，１０，２９，３０の幅によっては
直接的には規定されない。
ＮチャネルＭＯＳトランジスタ１のソース領域７および
ドレイン領域８のｎ-型の低不純物濃度部７ｂ，８ｂの
幅Ａと第２のＮチャネルＭＯＳトランジスタ２のソース
領域２７およびドレイン領域２８のｎ-型の低不純物濃
度部２７ｂ，２８ｂの幅Ｂとがそれぞれ異なっている。
すなわち、５Ｖ用の第１のＮチャネルＭＯＳトランジス
タ１のチャネル領域には、３．３Ｖ用の第２のＮチャネ
ルＭＯＳトランジスタ２のチャネル領域に比べて高い電
界が加わるので、この影響を抑えるため、低不純物濃度
部７ｂ，８ｂの幅Ａは、低不純物濃度部２７ｂ，２８ｂ
の幅Ｂよりも大きくなっている。但し、この第１の実施
例においては、サイドウォールスペーサ９，１０とサイ
ドウォールスペーサ２９，３０とを互いに同じ幅のもの
にすることができる。勿論、互いに異なる幅のものにす
ることもできる。換言すれば、幅Ａと幅Ｂとは、サイド
ウォールスペーサ９，１０，２９，３０の幅によっては
直接的には規定されない。
【００１４】図２（ａ）乃至（ｃ）は第１の実施例の半
導体装置の製造工程を示す図である。この製造例では、
先づ、図２（ａ）に示すように、Ｐ型シリコン基板３上
にゲート絶縁膜５，２５を介して、３０００Åの厚さの
ポリシリコン層を堆積し、これをパターニングしてゲー
ト電極６，２６を形成する。しかる後、基板３にリンを
ドーズ量２Ｅ１３／ｃｍ2で注入し、各ゲート電極６，
２６をマスクとしてｎ-型の低不純物濃度領域７ｂ，８
ｂ，２７ｂ，２８ｂを自己整合法により形成し、この上
にＨＴＯ膜を２５００Åの厚さに堆積し、これをエッチ
バックしてサイドウォールスペーサ９，１０，２９，３
０を形成する。
導体装置の製造工程を示す図である。この製造例では、
先づ、図２（ａ）に示すように、Ｐ型シリコン基板３上
にゲート絶縁膜５，２５を介して、３０００Åの厚さの
ポリシリコン層を堆積し、これをパターニングしてゲー
ト電極６，２６を形成する。しかる後、基板３にリンを
ドーズ量２Ｅ１３／ｃｍ2で注入し、各ゲート電極６，
２６をマスクとしてｎ-型の低不純物濃度領域７ｂ，８
ｂ，２７ｂ，２８ｂを自己整合法により形成し、この上
にＨＴＯ膜を２５００Åの厚さに堆積し、これをエッチ
バックしてサイドウォールスペーサ９，１０，２９，３
０を形成する。
【００１５】次いで、図２（ｂ）に示すように、第２の
ＮチャネルＭＯＳトランジスタ２となるべき部分の上を
レジスト４１で覆い、第１のＮチャネルＭＯＳトランジ
スタ１のソース領域７およびドレイン領域８のｎ+型の
高不純物濃度部７ａ，８ａとなるべき部分に、基板３と
垂直（矢印ＶＴで図示）に、ヒ素をドース量６Ｅ１５／
ｃｍ2で注入する。これにより、ゲート電極６およびサ
イドウォール９，１０をマスクとしてｎ+型の高不純物
濃度部７ａ，８ａを自己整合法により形成することがで
きる。
ＮチャネルＭＯＳトランジスタ２となるべき部分の上を
レジスト４１で覆い、第１のＮチャネルＭＯＳトランジ
スタ１のソース領域７およびドレイン領域８のｎ+型の
高不純物濃度部７ａ，８ａとなるべき部分に、基板３と
垂直（矢印ＶＴで図示）に、ヒ素をドース量６Ｅ１５／
ｃｍ2で注入する。これにより、ゲート電極６およびサ
イドウォール９，１０をマスクとしてｎ+型の高不純物
濃度部７ａ，８ａを自己整合法により形成することがで
きる。
【００１６】次いで、図２（ｃ）に示すように、第１の
ＮチャネルＭＯＳトランジスタ１となるべき部分の上を
レジスト４１で覆い、第２のＮチャネルＭＯＳトランジ
スタ２のソース領域２７およびドレイン領域２８の高不
純物濃度部２７ａ，２８ａとなるべき部分に、基板３に
対し斜め（矢印ＯＢで図示）に（例えば４５°の角度
で）、ヒ素をドース量６Ｅ１５／ｃｍ2で注入する。ヒ
素を基板３に対して斜めに注入することで、サイドウォ
ール２９，３０の下側までヒ素が注入され、これによ
り、ヒ素を基板３に対して垂直に注入して形成される第
１のＮチャネルＭＯＳトランジスタ１のソース領域７お
よびドレイン領域８の高不純物濃度部７ａ，８ａの幅に
比べて、ソース領域２７およびドレイン領域２８の高不
純物濃度部２７ａ，２８ａの幅を大きくすることができ
る。この結果、第２のＮチャネルＭＯＳトランジスタ２
の低不純物濃度部（ｎ-型領域）２７ｂ，２８ｂの幅Ｂ
を第１のＮチャネルＭＯＳトランジスタ１の低不純物濃
度部（ｎ-型領域）７ｂ，８ｂの幅Ａよりも小さくする
ことができ、最終的に図１の構成の半導体装置を作製す
ることができる。実際、幅Ａを０．２５μｍ，幅Ｂを
０．１５μｍにすることができ、幅Ｂを幅Ａよりも０．
１μｍ小さくすることができた。このように、サイドウ
ォールを幅を変えて形成せずとも、幅Ａ，Ｂを互いに相
違させることができる。なお、上記例では、第２のＮチ
ャネルＭＯＳトランジスタ２のｎ+型の高不純物濃度部
２７ａ，２８ａとなるべき部分に、基板３に対して４５
°の角度でヒ素を注入するとしたが、この角度について
はサイドウォール２９，３０の幅などに応じて任意に変
えることができる。同様に、第１のＮチャネルＭＯＳト
ランジスタ１のｎ+型の高不純物濃度部７ａ，８ａとな
るべき部分についても、サイドウォール９，１０の幅な
どに応じ、基板３に対して任意の角度で斜めにヒ素を注
入することもできる。例えば、高不純物濃度部７ａ，８
ａとなるべき部分に基板３に対し８０°の角度でヒ素を
注入し、高不純物濃度部２７ａ，２８ａとなるべき部分
に基板３に対し３５°の角度でヒ素を注入するようにし
ても良い。換言すれば、この第１の実施例では、サイド
ウォールスペーサ９，１０，２９，３０を形成した結
果、サイドウォールスペーサ９，１０と２９，３０との
間に寸法誤差等があり、これらの幅が設計通りのものと
なっていない場合でも、ヒ素の注入角度を制御すること
によって、幅Ａ，Ｂを精度良く形成することができる。
ＮチャネルＭＯＳトランジスタ１となるべき部分の上を
レジスト４１で覆い、第２のＮチャネルＭＯＳトランジ
スタ２のソース領域２７およびドレイン領域２８の高不
純物濃度部２７ａ，２８ａとなるべき部分に、基板３に
対し斜め（矢印ＯＢで図示）に（例えば４５°の角度
で）、ヒ素をドース量６Ｅ１５／ｃｍ2で注入する。ヒ
素を基板３に対して斜めに注入することで、サイドウォ
ール２９，３０の下側までヒ素が注入され、これによ
り、ヒ素を基板３に対して垂直に注入して形成される第
１のＮチャネルＭＯＳトランジスタ１のソース領域７お
よびドレイン領域８の高不純物濃度部７ａ，８ａの幅に
比べて、ソース領域２７およびドレイン領域２８の高不
純物濃度部２７ａ，２８ａの幅を大きくすることができ
る。この結果、第２のＮチャネルＭＯＳトランジスタ２
の低不純物濃度部（ｎ-型領域）２７ｂ，２８ｂの幅Ｂ
を第１のＮチャネルＭＯＳトランジスタ１の低不純物濃
度部（ｎ-型領域）７ｂ，８ｂの幅Ａよりも小さくする
ことができ、最終的に図１の構成の半導体装置を作製す
ることができる。実際、幅Ａを０．２５μｍ，幅Ｂを
０．１５μｍにすることができ、幅Ｂを幅Ａよりも０．
１μｍ小さくすることができた。このように、サイドウ
ォールを幅を変えて形成せずとも、幅Ａ，Ｂを互いに相
違させることができる。なお、上記例では、第２のＮチ
ャネルＭＯＳトランジスタ２のｎ+型の高不純物濃度部
２７ａ，２８ａとなるべき部分に、基板３に対して４５
°の角度でヒ素を注入するとしたが、この角度について
はサイドウォール２９，３０の幅などに応じて任意に変
えることができる。同様に、第１のＮチャネルＭＯＳト
ランジスタ１のｎ+型の高不純物濃度部７ａ，８ａとな
るべき部分についても、サイドウォール９，１０の幅な
どに応じ、基板３に対して任意の角度で斜めにヒ素を注
入することもできる。例えば、高不純物濃度部７ａ，８
ａとなるべき部分に基板３に対し８０°の角度でヒ素を
注入し、高不純物濃度部２７ａ，２８ａとなるべき部分
に基板３に対し３５°の角度でヒ素を注入するようにし
ても良い。換言すれば、この第１の実施例では、サイド
ウォールスペーサ９，１０，２９，３０を形成した結
果、サイドウォールスペーサ９，１０と２９，３０との
間に寸法誤差等があり、これらの幅が設計通りのものと
なっていない場合でも、ヒ素の注入角度を制御すること
によって、幅Ａ，Ｂを精度良く形成することができる。
【００１７】図３は本発明に係る半導体装置の第２の実
施例の構成図である。図３の半導体装置も図１の半導体
装置とほぼ同様の構成となっているが、図３の半導体装
置では、さらに層間絶縁膜４２が形成されている。図４
（ａ）乃至（ｄ）は第２の実施例の半導体装置の製造工
程例を示す図である。この製造例では、先づ、図４
（ａ）に示すように、Ｐ型シリコン基板３上にゲート絶
縁膜５，２５を介して、３０００Åの厚さのポリシリコ
ン層を堆積し、これをパターニングしてゲート電極６，
２６を形成する。しかる後、基板３にリンをドーズ量２
Ｅ１３／ｃｍ2で注入し、各ゲート電極６，２６をマス
クとして低不純物濃度領域（ｎ-型領域）７ｂ，８ｂ，
２７ｂ，２８ｂを自己整合法により形成し、この上にＨ
ＴＯ膜を１５００Åの厚さに堆積し、これをエッチバッ
クしてサイドウォールスペーサ９，１０，２９，３０を
形成する。
施例の構成図である。図３の半導体装置も図１の半導体
装置とほぼ同様の構成となっているが、図３の半導体装
置では、さらに層間絶縁膜４２が形成されている。図４
（ａ）乃至（ｄ）は第２の実施例の半導体装置の製造工
程例を示す図である。この製造例では、先づ、図４
（ａ）に示すように、Ｐ型シリコン基板３上にゲート絶
縁膜５，２５を介して、３０００Åの厚さのポリシリコ
ン層を堆積し、これをパターニングしてゲート電極６，
２６を形成する。しかる後、基板３にリンをドーズ量２
Ｅ１３／ｃｍ2で注入し、各ゲート電極６，２６をマス
クとして低不純物濃度領域（ｎ-型領域）７ｂ，８ｂ，
２７ｂ，２８ｂを自己整合法により形成し、この上にＨ
ＴＯ膜を１５００Åの厚さに堆積し、これをエッチバッ
クしてサイドウォールスペーサ９，１０，２９，３０を
形成する。
【００１８】次いで、図４（ｂ）に示すように、第１の
ＮチャネルＭＯＳトランジスタ１となるべき部分の上を
レジスト４１で覆い、第２のＮチャネルＭＯＳトランジ
スタ２のソース領域２７およびドレイン領域２８の高不
純物濃度部２７ａ，２８ａとなるべき部分に、基板３と
垂直（矢印ＶＴで図示）に、ヒ素をドース量６Ｅ１５／
ｃｍ2で注入する。これにより、ゲート電極２６および
サイドウォール２９，３０をマスクとしてｎ+型の高不
純物濃度部２７ａ，２８ａを自己整合法により形成する
ことができる。
ＮチャネルＭＯＳトランジスタ１となるべき部分の上を
レジスト４１で覆い、第２のＮチャネルＭＯＳトランジ
スタ２のソース領域２７およびドレイン領域２８の高不
純物濃度部２７ａ，２８ａとなるべき部分に、基板３と
垂直（矢印ＶＴで図示）に、ヒ素をドース量６Ｅ１５／
ｃｍ2で注入する。これにより、ゲート電極２６および
サイドウォール２９，３０をマスクとしてｎ+型の高不
純物濃度部２７ａ，２８ａを自己整合法により形成する
ことができる。
【００１９】次いで、図４（ｃ）に示すように、レジス
ト４１を除去した後、ゲート電極６とメタル配線との層
間絶縁膜となる材料（ＢＰＳＧ）４２を６０００Åの厚
さに堆積し、この材料に対し、リソグラフィー，ドライ
エッチング工程により、ソース領域およびドレイン領域
７，８，２７，２８とメタル配線との接続をするための
コンタクトホールを形成する。その後、図４（ｄ）に示
すように、第２のＮチャネルＭＯＳトランジスタ２とな
るべき部分の上をレジスト４１で覆い、第１のＮチャネ
ルＭＯＳトランジスタ１の高不純物濃度部７ａ，８ａと
なるべき部分に、基板３と垂直（矢印ＶＴで図示）に、
ヒ素をドース量６Ｅ１５／ｃｍ2で注入する。これによ
り、コンタクトホールを通してヒ素が注入され、ｎ+型
の高不純物濃度部７ａ，８ａを形成することができる。
第１のＭＯＳトランジシタ１については、ヒ素をコンタ
クトホールを通して注入することにより、第１のＮチャ
ネルＭＯＳトランジスタ１の高不純物濃度部７ａ，８ａ
の幅に比べて、高不純物濃度部２７ａ，２８ａの幅は大
きくなる。この結果、第２のＮチャネルＭＯＳトランジ
スタ２の低不純物濃度部（ｎ-型領域）２７ｂ，２８ｂ
の幅Ｂを第１のＮチャネルＭＯＳトランジスタ１のｎ-
型の低不純物濃度部７ｂ，８ｂの幅Ａよりも小さくする
ことができ、最終的に図３の構成の半導体装置を作製す
ることができる。実際、コンタクホールのエッジをサイ
ドウォールから０．１μｍの位置に形成しておくことに
より、幅Ａが０．２５μｍ，幅Ｂが０．１５μｍで、そ
の差が０．１μｍの異なる２種のＮチャネルＭＯＳトラ
ンジスタ１，２を得ることができた。なお、上記例で
は、第１のトランジスタ１，第２のトランジスタ２のい
ずれについても基板３に対して垂直にヒ素を注入してソ
ース・ドレイン領域を作成したが、いずれか一方，ある
いは両方のトランジスタにおいて基板３に対して斜めに
ヒ素を注入してソース・ドレイン領域を作成しても良
い。
ト４１を除去した後、ゲート電極６とメタル配線との層
間絶縁膜となる材料（ＢＰＳＧ）４２を６０００Åの厚
さに堆積し、この材料に対し、リソグラフィー，ドライ
エッチング工程により、ソース領域およびドレイン領域
７，８，２７，２８とメタル配線との接続をするための
コンタクトホールを形成する。その後、図４（ｄ）に示
すように、第２のＮチャネルＭＯＳトランジスタ２とな
るべき部分の上をレジスト４１で覆い、第１のＮチャネ
ルＭＯＳトランジスタ１の高不純物濃度部７ａ，８ａと
なるべき部分に、基板３と垂直（矢印ＶＴで図示）に、
ヒ素をドース量６Ｅ１５／ｃｍ2で注入する。これによ
り、コンタクトホールを通してヒ素が注入され、ｎ+型
の高不純物濃度部７ａ，８ａを形成することができる。
第１のＭＯＳトランジシタ１については、ヒ素をコンタ
クトホールを通して注入することにより、第１のＮチャ
ネルＭＯＳトランジスタ１の高不純物濃度部７ａ，８ａ
の幅に比べて、高不純物濃度部２７ａ，２８ａの幅は大
きくなる。この結果、第２のＮチャネルＭＯＳトランジ
スタ２の低不純物濃度部（ｎ-型領域）２７ｂ，２８ｂ
の幅Ｂを第１のＮチャネルＭＯＳトランジスタ１のｎ-
型の低不純物濃度部７ｂ，８ｂの幅Ａよりも小さくする
ことができ、最終的に図３の構成の半導体装置を作製す
ることができる。実際、コンタクホールのエッジをサイ
ドウォールから０．１μｍの位置に形成しておくことに
より、幅Ａが０．２５μｍ，幅Ｂが０．１５μｍで、そ
の差が０．１μｍの異なる２種のＮチャネルＭＯＳトラ
ンジスタ１，２を得ることができた。なお、上記例で
は、第１のトランジスタ１，第２のトランジスタ２のい
ずれについても基板３に対して垂直にヒ素を注入してソ
ース・ドレイン領域を作成したが、いずれか一方，ある
いは両方のトランジスタにおいて基板３に対して斜めに
ヒ素を注入してソース・ドレイン領域を作成しても良
い。
【００２０】図５は本発明に係る半導体装置の第３の実
施例の構成図である。図５の半導体装置では、前述した
第１，第２の実施例と異なり、基本的には幅Ａ，Ｂがサ
イドウォ−ル９，１０，２９，３０の幅により制御され
る構成となっている。図６（ａ）乃至（ｄ）は第３の実
施例の半導体装置の製造工程例を示す図である。この製
造例では、先づ、図６（ａ）に示すように、Ｐ型シリコ
ン基板３上にゲート絶縁膜５，２５を介して、３０００
Åの厚さのポリシリコン層を堆積し、これをパターニン
グしてゲート電極６，２６を形成する。しかる後、基板
３にリンをドーズ量２Ｅ１３／ｃｍ2で注入し、各ゲー
ト電極６，２６をマスクとしてｎ-型の低不純物濃度領
域７ｂ，８ｂ，２７ｂ，２８ｂを自己整合法により形成
する。
施例の構成図である。図５の半導体装置では、前述した
第１，第２の実施例と異なり、基本的には幅Ａ，Ｂがサ
イドウォ−ル９，１０，２９，３０の幅により制御され
る構成となっている。図６（ａ）乃至（ｄ）は第３の実
施例の半導体装置の製造工程例を示す図である。この製
造例では、先づ、図６（ａ）に示すように、Ｐ型シリコ
ン基板３上にゲート絶縁膜５，２５を介して、３０００
Åの厚さのポリシリコン層を堆積し、これをパターニン
グしてゲート電極６，２６を形成する。しかる後、基板
３にリンをドーズ量２Ｅ１３／ｃｍ2で注入し、各ゲー
ト電極６，２６をマスクとしてｎ-型の低不純物濃度領
域７ｂ，８ｂ，２７ｂ，２８ｂを自己整合法により形成
する。
【００２１】次いで、図６（ｂ）に示すように、この上
にＨＴＯ膜４３を２５００Åの厚さに堆積し、第１のＮ
チャネルＭＯＳトランジスタ１となるべき部分の上をレ
ジスト４１で覆う。しかる後、図６（ｃ）に示すよう
に、第２のＮチャネルＭＯＳトランジスタ２上のＨＴＯ
膜４３を等方性ドライエッチングで１０００Åエッチン
グし、その残膜厚を１５００Åとする。次いで、レジス
ト４１を除去し、ＨＴＯ膜４３を異方性ドライエッチン
グでエッチングして、第１のトランジスタ１のゲート電
極６の側壁に幅Ｃのサイドウオール９，１０を形成し、
また、第２のトランジスタ２のゲート電極２６の側壁に
幅Ｄのサイドウオール２９，３０を形成する。次いで、
図６（ｄ）に示すように、第１のトランジスタ１の高不
純物濃度部７ａ，８ａとなるべき部分，および第２のト
ランジスタ２の高不純物濃度部２７ａ，２８ａとなるべ
き部分に、基板３と垂直（矢印ＶＴで図示）に、ヒ素を
ドース量６Ｅ１５／ｃｍ2で注入する。これにより、ゲ
ート電極６およびサイドウォール９，１０をマスクとし
てｎ+型の高不純物濃度部７ａ，８ａを自己整合法によ
り形成することができ、また、ゲート電極２６およびサ
イドウォール２９，３０をマスクとしてｎ+型の高不純
物濃度部２７ａ，２８ａを自己整合法により形成するこ
とができる。ここで、サイドウォール２９，３０の幅Ｄ
（Ａとほぼ同じ）は、サイドウォール９，１０の幅Ｃ
（Ｂとほぼ同じ）に比べて狭いので、第１のＮチャネル
ＭＯＳトランジスタ１の高不純物濃度部７ａ，８ａの幅
に比べて、高不純物濃度部２７ａ，２８ａの幅は大きく
なる。この結果、第２のＮチャネルＭＯＳトランジスタ
２のｎ-型の低不純物濃度部２７ｂ，２８ｂの幅Ｂを第
１のＮチャネルＭＯＳトランジスタ１のｎ-型の低不純
物濃度部７ｂ，８ｂの幅Ａよりも小さくすることがで
き、最終的に図５の構成の半導体装置を作製することが
できる。この第３の実施例では、第１のトランジスタ１
上の２５００Åの膜厚のＨＴＯ膜部分と第２のトランジ
スタ２上の１５００Åの膜厚のＨＴＯ膜部分とをエッチ
ングすることにより得られる第１のトランジスタ１のサ
イドウォール９，１０の幅Ｃと第２のトランジスタ２の
サイドウォール２９，３０の幅Ｄとは、それぞれ約２５
００Åであり、この差が、そのまま、幅Ａと幅Ｂの差と
なる。この実施例では、幅Ａが０．２５μｍ，幅Ｂが
０．１５μｍであり、その差が０．１μｍであった。
にＨＴＯ膜４３を２５００Åの厚さに堆積し、第１のＮ
チャネルＭＯＳトランジスタ１となるべき部分の上をレ
ジスト４１で覆う。しかる後、図６（ｃ）に示すよう
に、第２のＮチャネルＭＯＳトランジスタ２上のＨＴＯ
膜４３を等方性ドライエッチングで１０００Åエッチン
グし、その残膜厚を１５００Åとする。次いで、レジス
ト４１を除去し、ＨＴＯ膜４３を異方性ドライエッチン
グでエッチングして、第１のトランジスタ１のゲート電
極６の側壁に幅Ｃのサイドウオール９，１０を形成し、
また、第２のトランジスタ２のゲート電極２６の側壁に
幅Ｄのサイドウオール２９，３０を形成する。次いで、
図６（ｄ）に示すように、第１のトランジスタ１の高不
純物濃度部７ａ，８ａとなるべき部分，および第２のト
ランジスタ２の高不純物濃度部２７ａ，２８ａとなるべ
き部分に、基板３と垂直（矢印ＶＴで図示）に、ヒ素を
ドース量６Ｅ１５／ｃｍ2で注入する。これにより、ゲ
ート電極６およびサイドウォール９，１０をマスクとし
てｎ+型の高不純物濃度部７ａ，８ａを自己整合法によ
り形成することができ、また、ゲート電極２６およびサ
イドウォール２９，３０をマスクとしてｎ+型の高不純
物濃度部２７ａ，２８ａを自己整合法により形成するこ
とができる。ここで、サイドウォール２９，３０の幅Ｄ
（Ａとほぼ同じ）は、サイドウォール９，１０の幅Ｃ
（Ｂとほぼ同じ）に比べて狭いので、第１のＮチャネル
ＭＯＳトランジスタ１の高不純物濃度部７ａ，８ａの幅
に比べて、高不純物濃度部２７ａ，２８ａの幅は大きく
なる。この結果、第２のＮチャネルＭＯＳトランジスタ
２のｎ-型の低不純物濃度部２７ｂ，２８ｂの幅Ｂを第
１のＮチャネルＭＯＳトランジスタ１のｎ-型の低不純
物濃度部７ｂ，８ｂの幅Ａよりも小さくすることがで
き、最終的に図５の構成の半導体装置を作製することが
できる。この第３の実施例では、第１のトランジスタ１
上の２５００Åの膜厚のＨＴＯ膜部分と第２のトランジ
スタ２上の１５００Åの膜厚のＨＴＯ膜部分とをエッチ
ングすることにより得られる第１のトランジスタ１のサ
イドウォール９，１０の幅Ｃと第２のトランジスタ２の
サイドウォール２９，３０の幅Ｄとは、それぞれ約２５
００Åであり、この差が、そのまま、幅Ａと幅Ｂの差と
なる。この実施例では、幅Ａが０．２５μｍ，幅Ｂが
０．１５μｍであり、その差が０．１μｍであった。
【００２２】このように上記各実施例のいずれの場合
も、低不純物濃度部２７ｂ，２８ｂの幅Ｂを０．１５μ
ｍ、低不純物濃度部７ｂ，８ｂの幅Ａを０．２５μｍと
することができ、幅Ｂを幅Ａよりも約０．１μｍ小さく
することができた。
も、低不純物濃度部２７ｂ，２８ｂの幅Ｂを０．１５μ
ｍ、低不純物濃度部７ｂ，８ｂの幅Ａを０．２５μｍと
することができ、幅Ｂを幅Ａよりも約０．１μｍ小さく
することができた。
【００２３】図７は本発明に係る半導体装置の第４の実
施例の構成図である。上述した第１乃至第３の実施例で
は、第１のＮチャネルＭＯＳトランジスタ１のｎ-型の
低不純物濃度部７ｂ，８ｂの幅Ａと第２のＮチャネルＭ
ＯＳトランジスタ２のｎ-型の低不純物濃度部２７ｂ，
２８ｂの幅Ｂとがそれぞれ相違した構成となっている
が、この第４の実施例では、ｎ-型の低不純物濃度部７
ｂ，８ｂの不純物濃度と低不純物濃度部２７ｂ，２８ｂ
の不純物濃度とが互いに相違した構成となっている。す
なわち、第１のトランジスタ１の低不純物濃度部７ｂ，
８ｂの不純物濃度は、第２のトランジスタ２の低不純物
濃度部２７ｂ，２８ｂの不純物濃度よりも低い濃度とな
っている。具体的には、第１のトランジスタ１の低不純
物濃度部７ｂ，８ｂの不純物濃度は、５Ｅ１２／ｃｍ2
であり、第２のトランジスタ２の低不純物濃度部２７
ｂ，２８ｂの不純物濃度は、２Ｅ１３／ｃｍ2となって
いる。
施例の構成図である。上述した第１乃至第３の実施例で
は、第１のＮチャネルＭＯＳトランジスタ１のｎ-型の
低不純物濃度部７ｂ，８ｂの幅Ａと第２のＮチャネルＭ
ＯＳトランジスタ２のｎ-型の低不純物濃度部２７ｂ，
２８ｂの幅Ｂとがそれぞれ相違した構成となっている
が、この第４の実施例では、ｎ-型の低不純物濃度部７
ｂ，８ｂの不純物濃度と低不純物濃度部２７ｂ，２８ｂ
の不純物濃度とが互いに相違した構成となっている。す
なわち、第１のトランジスタ１の低不純物濃度部７ｂ，
８ｂの不純物濃度は、第２のトランジスタ２の低不純物
濃度部２７ｂ，２８ｂの不純物濃度よりも低い濃度とな
っている。具体的には、第１のトランジスタ１の低不純
物濃度部７ｂ，８ｂの不純物濃度は、５Ｅ１２／ｃｍ2
であり、第２のトランジスタ２の低不純物濃度部２７
ｂ，２８ｂの不純物濃度は、２Ｅ１３／ｃｍ2となって
いる。
【００２４】図８（ａ）乃至（ｄ）は第４の実施例の半
導体装置の製造工程を示す図である。この製造例では、
先づ、図８（ａ）に示すように、Ｐ型シリコン基板３上
にゲート絶縁膜５，２５を介して、３０００Åの厚さの
ポリシリコン層を堆積し、これをパターニングしてゲー
ト電極６，２６を形成する。しかる後、基板３にリンを
ドーズ量５Ｅ１２／ｃｍ2で注入する。次いで、図８
（ｂ）に示すように、第１のＭＯＳトランジスタ１上を
レジスト４１で覆い、しかる後、基板３に再びリンをド
ース量１．５Ｅ１３／ｃｍ2で注入し、これにより、各
ゲート電極６をマスクとしてリンがドース量５Ｅ１２／
ｃｍ2で注入されたｎ-型の低不純物濃度領域７ｂ，８ｂ
と、ゲート電極２６をマスクとしてリンがドース量２Ｅ
１３／ｃｍ2で注入された低不純物濃度領域２７ｂ，２
８ｂとが形成される。続いて、図８（ｃ）に示すよう
に、ＨＴＯ膜を２５００Åの厚さに堆積し、これをエッ
チバックしてサイドウォールスペーサ９，１０，２９，
３０を形成する。
導体装置の製造工程を示す図である。この製造例では、
先づ、図８（ａ）に示すように、Ｐ型シリコン基板３上
にゲート絶縁膜５，２５を介して、３０００Åの厚さの
ポリシリコン層を堆積し、これをパターニングしてゲー
ト電極６，２６を形成する。しかる後、基板３にリンを
ドーズ量５Ｅ１２／ｃｍ2で注入する。次いで、図８
（ｂ）に示すように、第１のＭＯＳトランジスタ１上を
レジスト４１で覆い、しかる後、基板３に再びリンをド
ース量１．５Ｅ１３／ｃｍ2で注入し、これにより、各
ゲート電極６をマスクとしてリンがドース量５Ｅ１２／
ｃｍ2で注入されたｎ-型の低不純物濃度領域７ｂ，８ｂ
と、ゲート電極２６をマスクとしてリンがドース量２Ｅ
１３／ｃｍ2で注入された低不純物濃度領域２７ｂ，２
８ｂとが形成される。続いて、図８（ｃ）に示すよう
に、ＨＴＯ膜を２５００Åの厚さに堆積し、これをエッ
チバックしてサイドウォールスペーサ９，１０，２９，
３０を形成する。
【００２５】次いで、図８（ｄ）に示すように、基板３
と垂直（矢印ＶＴで図示）に、ヒ素をドース量６Ｅ１５
／ｃｍ2で注入する。これにより、ゲート電極６，２６
およびサイドウォール９，１０，２９，３０をマスクと
してｎ+型の高不純物濃度部７ａ，８ａ，２７ａ，２８
ａを自己整合法により形成することができる。この結
果、低不純物濃度部（ｎ-型領域）７ａ，７ｂと低不純
物濃度部（ｎ-型領域）２７ａ，２７ｂとは幅が同じで
あるが、不純物濃度が互いに異なっている半導体装置を
作製することができる。この第４の実施例の半導体装置
では、外部電源電圧（５Ｖ）用の第１のＮチャネルＭＯ
Ｓトランジスタ１の低不純物濃度部７ａ，８ｂの不純物
濃度が、内部電源電圧（３．３Ｖ）用の第２のＮチャネ
ルＭＯＳトランジスタ２の低不純物濃度部２７ａ，２７
ｂの不純物濃度よりも低く設定されているので、これに
より、各電源電圧に応じたＮチャネルＭＯＳトランジス
タの信頼性を高め、充分な電流駆動能力を確保すること
ができる。
と垂直（矢印ＶＴで図示）に、ヒ素をドース量６Ｅ１５
／ｃｍ2で注入する。これにより、ゲート電極６，２６
およびサイドウォール９，１０，２９，３０をマスクと
してｎ+型の高不純物濃度部７ａ，８ａ，２７ａ，２８
ａを自己整合法により形成することができる。この結
果、低不純物濃度部（ｎ-型領域）７ａ，７ｂと低不純
物濃度部（ｎ-型領域）２７ａ，２７ｂとは幅が同じで
あるが、不純物濃度が互いに異なっている半導体装置を
作製することができる。この第４の実施例の半導体装置
では、外部電源電圧（５Ｖ）用の第１のＮチャネルＭＯ
Ｓトランジスタ１の低不純物濃度部７ａ，８ｂの不純物
濃度が、内部電源電圧（３．３Ｖ）用の第２のＮチャネ
ルＭＯＳトランジスタ２の低不純物濃度部２７ａ，２７
ｂの不純物濃度よりも低く設定されているので、これに
より、各電源電圧に応じたＮチャネルＭＯＳトランジス
タの信頼性を高め、充分な電流駆動能力を確保すること
ができる。
【００２６】ところで、ＮチャネルＭＯＳトランジスタ
の最も重要な信頼性はチャネルで発生するホットキャリ
アが原因となる特性劣化をいかに抑えるかにかかってい
る。ホットキャリアはドレイン近傍の高電界の部分で起
きるインパクトイオン化によって生じたエレクトロンが
ゲートの酸化膜のエネルギー障壁を越えるエネルギーを
もったものであり、同時に、同量のホールも発生する。
ホールは基板電流Ｉsubとして測定されるので、この基
板電流量ＩsubがＮチャネルＭＯＳトランジスタの劣化
耐性を予測するのに簡便なモニターとなる。ＬＤＤ構造
はドレイン近傍の電界を緩和するために考案された構造
であり、構造上のパラメータはｎ-型の低不純物濃度部
の幅と濃度である。図９は低不純物濃度部の幅をパラメ
ータにしたときの基板電流量Ｉsubの変化を示した図で
あり、図１０は低不純物濃度部の濃度をパラメータにし
たときの基板電流量Ｉsubの変化を示す図である。ま
た、このとき、基板電流量Ｉsubと同時にトランジスタ
の電流駆動能力の指標である飽和電流Ｉｄsatも変化す
る。従って、ＬＤＤ構造の最適化を行なうにはＩsubと
Ｉｄsatの値を両方満足するように行なわなければなら
ない。ここで、電源電圧が１つの場合には上記の最適値
は１つ存在するだけであるが、外部電源電圧と内部電源
電圧を１つのＩＣチップに用いる場合には、Ｎチャネル
ＭＯＳトランジスタの構造をそれぞれの電源電圧に応じ
た構造にする必要がある。上記各実施例の半導体装置で
は、前述したように、この最適化を図ることができ、さ
らに従来に比べて、その最適化を設計、製造の自由度を
高めてかつ容易に実現することができる。
の最も重要な信頼性はチャネルで発生するホットキャリ
アが原因となる特性劣化をいかに抑えるかにかかってい
る。ホットキャリアはドレイン近傍の高電界の部分で起
きるインパクトイオン化によって生じたエレクトロンが
ゲートの酸化膜のエネルギー障壁を越えるエネルギーを
もったものであり、同時に、同量のホールも発生する。
ホールは基板電流Ｉsubとして測定されるので、この基
板電流量ＩsubがＮチャネルＭＯＳトランジスタの劣化
耐性を予測するのに簡便なモニターとなる。ＬＤＤ構造
はドレイン近傍の電界を緩和するために考案された構造
であり、構造上のパラメータはｎ-型の低不純物濃度部
の幅と濃度である。図９は低不純物濃度部の幅をパラメ
ータにしたときの基板電流量Ｉsubの変化を示した図で
あり、図１０は低不純物濃度部の濃度をパラメータにし
たときの基板電流量Ｉsubの変化を示す図である。ま
た、このとき、基板電流量Ｉsubと同時にトランジスタ
の電流駆動能力の指標である飽和電流Ｉｄsatも変化す
る。従って、ＬＤＤ構造の最適化を行なうにはＩsubと
Ｉｄsatの値を両方満足するように行なわなければなら
ない。ここで、電源電圧が１つの場合には上記の最適値
は１つ存在するだけであるが、外部電源電圧と内部電源
電圧を１つのＩＣチップに用いる場合には、Ｎチャネル
ＭＯＳトランジスタの構造をそれぞれの電源電圧に応じ
た構造にする必要がある。上記各実施例の半導体装置で
は、前述したように、この最適化を図ることができ、さ
らに従来に比べて、その最適化を設計、製造の自由度を
高めてかつ容易に実現することができる。
【００２７】また、上述の第３の実施例では、サイドウ
ォ−ルの幅を精度良くかつ容易に形成することができ、
複数種のＭＯＳトランジスタの低不純物濃度部の幅をサ
イドウォ−ルの幅に基づき制御して変える場合にも、低
不純物濃度部の幅を精度良く形成することができる。ま
た、上述の各実施例では、幅または濃度のいずれか１つ
を相違させたが、幅と濃度とを組み合せ、これら両方に
ついて相違させても良く、これにより、製造上のプロセ
スマ−ジンを充分に確保することができる。
ォ−ルの幅を精度良くかつ容易に形成することができ、
複数種のＭＯＳトランジスタの低不純物濃度部の幅をサ
イドウォ−ルの幅に基づき制御して変える場合にも、低
不純物濃度部の幅を精度良く形成することができる。ま
た、上述の各実施例では、幅または濃度のいずれか１つ
を相違させたが、幅と濃度とを組み合せ、これら両方に
ついて相違させても良く、これにより、製造上のプロセ
スマ−ジンを充分に確保することができる。
【００２８】
【発明の効果】以上に説明したように、請求項１記載の
発明によれば、少なくとも１つの種類のＭＯＳトランジ
スタのソース領域およびドレイン領域の低不純物濃度部
の幅が、他の種類のＭＯＳトランジスタのソース領域お
よびドレイン領域の低不純物濃度部の幅と異なってお
り、高い電源電圧用のＭＯＳトランジスタの低不純物濃
度部の幅を長めに、比較的低い電源電圧用のＭＯＳトラ
ンジスタの低不純物濃度部の幅を短めに設計することに
より、複数種類の電源電圧を１つのＩＣチップに用いる
場合にも、ＬＤＤ構造の最適化を図ることができ、各電
源電圧に応じたＭＯＳトランジスタの信頼性を高め、充
分な電流駆動能力を確保することができる。
発明によれば、少なくとも１つの種類のＭＯＳトランジ
スタのソース領域およびドレイン領域の低不純物濃度部
の幅が、他の種類のＭＯＳトランジスタのソース領域お
よびドレイン領域の低不純物濃度部の幅と異なってお
り、高い電源電圧用のＭＯＳトランジスタの低不純物濃
度部の幅を長めに、比較的低い電源電圧用のＭＯＳトラ
ンジスタの低不純物濃度部の幅を短めに設計することに
より、複数種類の電源電圧を１つのＩＣチップに用いる
場合にも、ＬＤＤ構造の最適化を図ることができ、各電
源電圧に応じたＭＯＳトランジスタの信頼性を高め、充
分な電流駆動能力を確保することができる。
【００２９】また、請求項２記載の発明によれば、少な
くとも１つの種類のＭＯＳトランジスタのソース領域お
よびドレイン領域の低不純物濃度部の不純物濃度が、他
の種類のＭＯＳトランジスタのソース領域およびドレイ
ン領域の低不純物濃度部の不純物濃度と異なっており、
高い電源電圧用のＭＯＳトランジスタの低不純物濃度部
の濃度を低く、比較的低い電源電圧用のＭＯＳトランジ
スタの低不純物濃度部の濃度を高めに設計することによ
り、複数種類の電源電圧を１つのＩＣチップに用いる場
合にも、ＬＤＤ構造の最適化を図ることができ、各電源
電圧に応じたＭＯＳトランジスタの信頼性を高め、充分
な電流駆動能力を確保することができる。
くとも１つの種類のＭＯＳトランジスタのソース領域お
よびドレイン領域の低不純物濃度部の不純物濃度が、他
の種類のＭＯＳトランジスタのソース領域およびドレイ
ン領域の低不純物濃度部の不純物濃度と異なっており、
高い電源電圧用のＭＯＳトランジスタの低不純物濃度部
の濃度を低く、比較的低い電源電圧用のＭＯＳトランジ
スタの低不純物濃度部の濃度を高めに設計することによ
り、複数種類の電源電圧を１つのＩＣチップに用いる場
合にも、ＬＤＤ構造の最適化を図ることができ、各電源
電圧に応じたＭＯＳトランジスタの信頼性を高め、充分
な電流駆動能力を確保することができる。
【００３０】また、請求項３記載の発明によれば、少な
くとも１つの種類のＭＯＳトランジスタのソース領域お
よびドレイン領域の低不純物濃度部の幅および不純物濃
度が、他の種類のＭＯＳトランジスタのソース領域およ
びドレイン領域の低不純物濃度部の幅および不純物濃度
と異なっているので、製造上のプロセスマージンを充分
に確保することができる。
くとも１つの種類のＭＯＳトランジスタのソース領域お
よびドレイン領域の低不純物濃度部の幅および不純物濃
度が、他の種類のＭＯＳトランジスタのソース領域およ
びドレイン領域の低不純物濃度部の幅および不純物濃度
と異なっているので、製造上のプロセスマージンを充分
に確保することができる。
【００３１】また、請求項４乃至請求項５記載の発明に
よれば、低不純物濃度部の幅がサイドウォールの幅だけ
に基づいて制御されるのを回避し、これによりサイドウ
ォールの幅が精度良く作成されない場合であっても、低
不純物濃度部の幅を精度良くすることができる。
よれば、低不純物濃度部の幅がサイドウォールの幅だけ
に基づいて制御されるのを回避し、これによりサイドウ
ォールの幅が精度良く作成されない場合であっても、低
不純物濃度部の幅を精度良くすることができる。
【００３２】また、請求項６記載の発明によれば、低不
純物濃度領域を形成後、サイドウォールの材料となるべ
きサイドウォール用膜を形成し、一部のトランジスタ上
のサイドウォール用膜の膜厚を薄くし、前記サイドウォ
ール用膜を全面エッチバックしてサイドウォールを形成
し、サイドウォールおよびゲート電極をマスクとしてソ
ース領域およびドレイン領域の高不純物濃度部を不純物
の注入により形成するようになっているので、サイドウ
ォ−ルの幅を精度良くかつ容易に形成することができ、
複数種のＭＯＳトランジスタの低不純物濃度部の幅をサ
イドウォ−ルの幅に基づき制御して変える場合にも、低
不純物濃度部の幅を精度良く形成することができる。
純物濃度領域を形成後、サイドウォールの材料となるべ
きサイドウォール用膜を形成し、一部のトランジスタ上
のサイドウォール用膜の膜厚を薄くし、前記サイドウォ
ール用膜を全面エッチバックしてサイドウォールを形成
し、サイドウォールおよびゲート電極をマスクとしてソ
ース領域およびドレイン領域の高不純物濃度部を不純物
の注入により形成するようになっているので、サイドウ
ォ−ルの幅を精度良くかつ容易に形成することができ、
複数種のＭＯＳトランジスタの低不純物濃度部の幅をサ
イドウォ−ルの幅に基づき制御して変える場合にも、低
不純物濃度部の幅を精度良く形成することができる。
【図１】本発明に係る半導体装置の第１の実施例の構成
図である。
図である。
【図２】（ａ）乃至（ｃ）は第１の実施例の半導体装置
の製造工程例を示す図である。
の製造工程例を示す図である。
【図３】本発明に係る半導体装置の第２の実施例の構成
図である。
図である。
【図４】（ａ）乃至（ｄ）は第２の実施例の半導体装置
の製造工程例を示す図である。
の製造工程例を示す図である。
【図５】本発明に係る半導体装置の第３の実施例の構成
図である。
図である。
【図６】（ａ）乃至（ｄ）は第３の実施例の半導体装置
の製造工程例を示す図である。
の製造工程例を示す図である。
【図７】本発明に係る半導体装置の第４の実施例の構成
図である。
図である。
【図８】（ａ）乃至（ｄ）は第４の実施例の半導体装置
の製造工程例を示す図である。
の製造工程例を示す図である。
【図９】低不純物濃度部の幅をパラメータにしたときの
基板電流量の変化を示す図である。
基板電流量の変化を示す図である。
【図１０】低不純物濃度部の濃度をパラメータにしたと
きの基板電流量の変化を示す図である。
きの基板電流量の変化を示す図である。
１，２ ＮチャネルＭＯＳト
ランジスタ ３ Ｐ型シリコン基板 ４ フィールド絶縁膜 ５，２５ ゲート絶縁膜 ６，２６ ゲート領域 ７，２７ ソース領域 ８，２８ ドレイン領域 ９，１０，２９，３０ サイドウォール ７ｂ，８ｂ，２７ｂ，２８ｂ 低不純物濃度部 ７ａ，８ａ，２７ａ，２８ａ 高不純物濃度部 ４１ レジスト ４２ 層間絶縁膜 ４３ ＨＴＯ膜
ランジスタ ３ Ｐ型シリコン基板 ４ フィールド絶縁膜 ５，２５ ゲート絶縁膜 ６，２６ ゲート領域 ７，２７ ソース領域 ８，２８ ドレイン領域 ９，１０，２９，３０ サイドウォール ７ｂ，８ｂ，２７ｂ，２８ｂ 低不純物濃度部 ７ａ，８ａ，２７ａ，２８ａ 高不純物濃度部 ４１ レジスト ４２ 層間絶縁膜 ４３ ＨＴＯ膜
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.5 識別記号 庁内整理番号 ＦＩ 技術表示箇所 8617−4Ｍ Ｌ
Claims (6)
- 【請求項１】 複数種のＭＯＳトランジスタが混在する
半導体装置であって、少なくとも１つの種類のＭＯＳト
ランジスタのソース領域およびドレイン領域の低不純物
濃度部の幅が、他の種類のＭＯＳトランジスタのソース
領域およびドレイン領域の低不純物濃度部の幅と異なっ
ていることを特徴とする半導体装置。 - 【請求項２】 複数種のＭＯＳトランジスタが混在する
半導体装置であって、少なくとも１つの種類のＭＯＳト
ランジスタのソース領域およびドレイン領域の低不純物
濃度部の不純物濃度が、他の種類のＭＯＳトランジスタ
のソース領域およびドレイン領域の低不純物濃度部の不
純物濃度と異なっていることを特徴とする半導体装置。 - 【請求項３】 複数種のＭＯＳトランジスタが混在する
半導体装置であって、少なくとも１つの種類のＭＯＳト
ランジスタのソース領域およびドレイン領域の低不純物
濃度部の幅および不純物濃度が、他の種類のＭＯＳトラ
ンジスタのソース領域およびドレイン領域の低不純物濃
度部の幅および不純物濃度と異なっていることを特徴と
する半導体装置。 - 【請求項４】 複数種のＭＯＳトランジスタが混在する
半導体装置の製造方法であって、基板上にゲート絶縁膜
を介してゲート電極を形成する工程と、ゲート電極と自
己整合させて基板にソース領域およびドレイン領域の低
不純物濃度領域を形成する工程と、低不純物濃度領域を
形成後、ゲート電極の側壁にサイドウォールを形成する
工程と、サイドウォールを形成後、ゲート電極およびサ
イドウォールをマスクとしてソース領域およびドレイン
領域の高不純物濃度部を不純物の注入により形成する際
に、該不純物の注入角度を複数種変えて、複数種のＭＯ
Ｓトランジスタを形成する工程とを有していることを特
徴とする半導体装置の製造方法。 - 【請求項５】 複数種のＭＯＳトランジスタが混在する
半導体装置の製造方法であって、基板上にゲート絶縁膜
を介してゲート電極を形成する工程と、ゲート電極と自
己整合させて基板にソース領域およびドレイン領域の低
不純物濃度領域を形成する工程と、低不純物濃度領域を
形成後、ゲート電極の側壁にサイドウォールを形成する
工程と、サイドウォールを形成後、一部のＭＯＳトラン
ジスタについてゲート電極およびサイドウォールをマス
クとしてソース領域およびドレイン領域の高不純物濃度
部を不純物の注入により形成する工程と、層間絶縁膜を
被覆しコンタクトホールを形成する工程と、前記一部の
ＭＯＳトランジスタ以外のＭＯＳトランジスタについ
て、前記コンタクトホールを通してソース領域およびド
レイン領域の高不純物濃度部を不純物の注入により形成
する工程とを有していることを特徴とする半導体装置の
製造方法。 - 【請求項６】 複数種のＭＯＳトランジスタが混在する
半導体装置の製造方法であって、基板上にゲート絶縁膜
を介してゲート電極を形成する工程と、ゲート電極と自
己整合させて基板にソース領域およびドレイン領域の低
不純物濃度領域を形成する工程と、低不純物濃度領域を
形成後、サイドウォールの材料となるべきサイドウォー
ル用膜を形成する工程と、一部のトランジスタ上の前記
サイドウォール用膜の膜厚を薄くする工程と、前記サイ
ドウォール用膜を全面エッチバックしてサイドウォール
を形成する工程と、前記サイドウォールおよびゲート電
極をマスクとしてソース領域およびドレイン領域の高不
純物濃度部を不純物の注入により形成する工程とを有し
ていることを特徴とする半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4299217A JPH06125046A (ja) | 1992-10-12 | 1992-10-12 | 半導体装置およびその製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4299217A JPH06125046A (ja) | 1992-10-12 | 1992-10-12 | 半導体装置およびその製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH06125046A true JPH06125046A (ja) | 1994-05-06 |
Family
ID=17869673
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP4299217A Pending JPH06125046A (ja) | 1992-10-12 | 1992-10-12 | 半導体装置およびその製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH06125046A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5512498A (en) * | 1994-01-28 | 1996-04-30 | Sony Corporation | Method of producing semiconductor device |
| JP2010028126A (ja) * | 2009-09-14 | 2010-02-04 | Renesas Technology Corp | 半導体装置、セルライブラリおよび半導体集積回路の設計方法 |
-
1992
- 1992-10-12 JP JP4299217A patent/JPH06125046A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5512498A (en) * | 1994-01-28 | 1996-04-30 | Sony Corporation | Method of producing semiconductor device |
| JP2010028126A (ja) * | 2009-09-14 | 2010-02-04 | Renesas Technology Corp | 半導体装置、セルライブラリおよび半導体集積回路の設計方法 |
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