JP3473902B2 - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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Description
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】本発明は、半導体装置、特に
高耐圧ＭＯＳ型半導体集積回路装置の製造方法に関す
る。 【０００２】 【従来の技術】従来、十数Ｖから数十Ｖの電圧で駆動す
る高耐圧ＭＯＳ型トランジスタを搭載した半導体集積回
路装置が用いられている。高耐圧ＭＯＳ型トランジスタ
ーは、例えば、液晶パネル駆動用ＬＳＩとして用いられ
る。液晶パネル駆動用ＬＳＩは液晶パネルの高画質化の
ために出力電圧を高くすることが要望され、出力用の内
部回路の耐圧は、５Ｖから１０Ｖ、あるいは２０Ｖ以上
に高耐圧化することが求められ、同時に動作制御用に５
Ｖあるいは３．３Ｖのロジック回路を必要としている。 【０００３】また、液晶パネル駆動用ＬＳＩは、通常液
晶パネルの縁に張り付けて用いられるため、細長い形状
で４００程度の出力端子を持っている。そして、パネル
の縁を狭くするため、液晶パネル駆動用ＬＳＩはより細
くすることが求められ、同時に液晶パネルの多画素化に
伴い、更なる多出力化が求められている。 【０００４】一方、製造工程においては、ステッパーで
露光できる範囲（例えば２０ｍｍ以下）の制限のため
に、チップの長さには制限がある。従って、液晶パネル
駆動用ＬＳＩは、回路を構成する高耐圧ＭＯＳトランジ
スターを小さくすることが求められている。 【０００５】十数Ｖから数十Ｖの電圧で駆動する高耐圧
ＭＯＳ型トランジスタを搭載した半導体集積回路装置の
構造とその製造方法としては、例えば特開平8-204021号
公報に記載されたものが知られている。図５は、従来の
上記のような高耐圧ＭＯＳトランジスタと、数Ｖの電圧
で駆動する低電圧駆動ＭＯＳトランジスタとを同一基板
上に形成した半導体装置の製造方法を示す工程断面図で
ある。この図では、左側が低電圧ＭＯＳトランジスタ、
右側が高耐圧ＭＯＳトランジスタである。 【０００６】まず、図５（ａ）に示すように、半導体基
板３１０に形成された、高耐圧ＭＯＳトランジスタのゲ
ート３０１および低電圧ＭＯＳトランジスターのゲート
３０２に対して自己整合的に、ＬＤＤ（ライトリイ・ド
ープド・ドレイン）を形成するための不純物注入を行
い、高耐圧ＭＯＳトランジスターのＬＤＤ領域３０３お
よび低電圧ＭＯＳトランジスターのＬＤＤ領域３０４を
形成する。次に図５（ｂ）に示すように、ＴＥＯＳ（テ
トラオルソシリケート）を原料とするＣＶＤ法により、
シリコン酸化膜３０５を形成する。 【０００７】次に図５（ｃ）に示すように、異方性エッ
チングによりゲート３０１，３０２の側壁にサイドウオ
ール３０６ａ、３０６ｂを形成する。選択的にソースド
レイン注入を行うためのレジスト３０７を形成後、ソー
ス・ドレインを形成するための濃い不純物（Ｎｃｈトラ
ンジスターの場合は通常砒素）注入により、高耐圧ＭＯ
Ｓトランジスターのソース・ドレイン領域３０８と低電
圧ＭＯＳトランジスターのソース・ドレイン領域３０９
を形成する。このとき低電圧ＭＯＳトランジスターのソ
ース・ドレイン領域３０９がゲート３０２およびサイド
ウオール３０６ｂに自己整合的に形成される。これに対
して、高耐圧ＭＯＳトランジスターは高耐圧化のため水
平方向に長いＬＤＤが必要であるので、レジスト３０７
により高耐圧トランジスターのゲート３０１およびサイ
ドウオール３０６ｂを被覆し、ソース・ドレインを形成
するための濃い不純物注入を、高耐圧トランジスターの
ゲート３０１から左側に長さＬ１、右側に長さＬ２離し
て行っている（マスクオフセット高耐圧ＭＯＳトランジ
スター）。理想的には、通常Ｌ１＝Ｌ２となっている。 【０００８】 【発明が解決しようとする課題】この高耐圧ＭＯＳトラ
ンジスターにおいては、上述のようにトランジスターサ
イズの小型化が要求されている。従来の高耐圧ＭＯＳト
ランジスターでは、図５のように、高耐圧ＭＯＳトラン
ジスターのゲート３０１に対して自己整合的にＬＤＤを
形成した後に、マスクオフセットＬ１、Ｌ２を形成し、
これによりソース・ドレインを形成するためのヒ素を注
入している。このため、工程でのマスクズレによりＬＤ
Ｄ長Ｌ１が長くなるとＬ２が短くなり、また逆にＬ１が
短くなりＬ２が長くなるということが発生する。 【０００９】マスクズレのためにＬＤＤ長が短くなった
側でも所定の耐圧を確保するためには、ＬＤＤ長を耐圧
の設計値から要請される長さよりもマスクズレ分（例え
ば０．３μｍ）長くする必要があった。そのためにトラ
ンジスターサイズが大きくなるばかりでなく、ＬＤＤ長
が必要以上に長くなるために、ＬＤＤ部分の抵抗により
トランジスターの電流能力が低下する。それを補なおう
とすればＴｒのチャンネル方向と直角方向の幅を広げる
必要があり、さらにトランジスターが大きくなるという
問題があった。 【００１０】例えば耐圧確保のため最低限ＬＤＤ長を
０．３μｍ必要とする場合、マスクずれ０．３μｍを考
慮すると、少なくとも０．６μｍ以上のＬＤＤ長が必要
になる。その結果、ソース部分あるいはドレイン部分の
ＬＤＤ部の抵抗は２倍になる。さらに、マスクずれによ
るＬＤＤ部の抵抗ばらつきを低減する為には、ＬＤＤ長
をさらに長くして、抵抗を大きくし、バラツキを吸収す
るようにしなければならない。 【００１１】本発明の目的は、上記従来の問題点を解消
した、ロジック用の低耐圧トランジスターと同時に形成
する高耐圧トランジスターを小型にするための製造方法
を提供することである。 【００１２】 【００１３】【課題を解決するための手段】 上記課題を解決するた
め、本発明の 半導体装置の製造方法は、半導体層上の第
１の領域に高耐圧トランジスターの第１の膜厚を有する
第１のゲート酸化膜を形成する工程と、前記第１のゲー
ト酸化膜上に高耐圧トランジスターのゲートを形成する
工程と、前記高耐圧トランジスターのゲートをマスクと
して前記半導体層と反対の導電型を有する不純物を、前
記高耐圧トランジスターのゲートに自己整合的に、前記
第１の領域に注入する工程と、前記第１の領域に注入さ
れた前記不純物を熱拡散させ、前記高耐圧トランジスタ
ーのゲートの下に入り込ませる工程と、この後、前記半
導体層上の第２の領域に低電圧駆動トランジスターの第
２の膜厚を有する第２のゲート酸化膜を形成する工程
と、前記第２のゲート酸化膜上に低電圧駆動トランジス
ターのゲートを形成する工程と、前記低電圧駆動トラン
ジスターのゲートをマスクとして、前記半導体層と反対
の導電型を有する不純物を前記第２の領域に注入する工
程と、全面に絶縁膜を堆積し、異方性ドライエッチング
により前記高耐圧トランジスターのゲート及び前記低電
圧駆動トランジスターのゲートの側壁にサイドウォール
を形成する工程と、前記サイドウオール、前記高耐圧ト
ランジスターのゲート及び前記低電圧駆動トランジスタ
ーのゲートをマスクとして、前記半導体層と反対の導電
型を有する不純物を、前記サイドウオール及び前記高耐
圧トランジスターのゲートに自己整合的に前記第１及び
前記第２の領域に注入する工程とを含み、前記第１の領
域に注入された前記不純物を熱拡散させる工程の後、前
記低電圧駆動トランジスターのＶｔを制御するためのチ
ャネル注入を前記第２の領域に行う。 【００１４】この方法によれば、従来のようにマスクを
用いずに高耐圧トランジスタのゲートをマスクとして注
入し、熱拡散した不純物領域をほぼゲートに対称に形成
することができる。また、Ｖｔを制御するするためのチ
ャネル注入層を熱拡散の影響を受けずに形成できる。 【００１５】 【００１６】 【発明の実施の形態】（第１の実施の形態）第１の実施
の形態における半導体装置の製造方法について、図１及
び図２を用いて説明する。図１及び図２は、高耐圧ＭＯ
Ｓトランジスタと低電圧駆動ＭＯＳトランジスタとを同
時に搭載した半導体集積回路の製造工程を示す断面模式
図であり、連続した工程を示す。図における左側の低電
圧トランジスター領域ＬＶには低電圧ＭＯＳトランジス
タが形成され、右側の高耐圧トランジスター領域ＨＶに
は高耐圧ＭＯＳトランジスタが形成される。 【００１７】まず、図１（ａ）に示すように、Ｐ型半導
体基板１０１上にフィールド酸化膜１０２（またはトレ
ンチ分離でも良い）を形成し、次に熱酸化により厚さ１
０ｎｍ〜５０ｎｍの高耐圧のゲート酸化膜１０３ａ、１
０３ｂを形成する。次に図１（ｂ）に示すように、高耐
圧トランジスター領域ＨＶ上にレジスト１０４を形成
し、低耐圧トランジスター領域ＬＶの高耐圧のゲート酸
化膜１０３ｂを除去する。次いで図１（ｃ）に示すよう
に、レジスト１０４を除去後、熱酸化により厚さ５ｎｍ
〜１５ｎｍの低電圧トランジスターのゲート酸化膜１０
５ｂを形成する。このとき高耐圧トランジスターのゲー
ト酸化膜１０３ａは追加酸化されるので、積層ゲート酸
化膜１０５ａとなる。積層ゲート酸化膜１０５ａの厚さ
は最終的に２０ｎｍ〜６０ｎｍである。 【００１８】図１（ｄ）に示すように、ゲート酸化膜１
０５ａ、１０５ｂ上に膜厚２５０ｎｍ〜５００ｎｍの伝
導性ポリシリコン１０６を形成し、レジスト１０７を形
成後、エッチングにより、図１（ｅ）に示すように、高
耐圧トランジスターのゲート１０８ａと低耐圧トランジ
スターのゲート１０８ｂを形成する。レジスト１０７を
除去後、低電圧トランジスター領域ＬＶ上にレジスト１
０９を形成し、高耐圧トランジスター領域ＨＶに、リン
を１Ｅ１２ｃｍ2〜１Ｅ１４ｃｍ2だけ、半導体基板に対
して斜めに回転或いはマルチステップ注入することによ
り、高耐圧ＬＤＤ注入領域１１０を形成する。 【００１９】注入後、図２（ｆ）に示すように、低電圧
トランジスター領域ＬＶ上に形成したレジスト１０９を
除去し、９５０℃以上の高温で高耐圧ＬＤＤ注入領域１
１０にリンの不純物拡散をさせる。例えば１０００℃、
６０分の熱拡散を行うと、高耐圧ＬＤＤ注入領域１１０
は、高耐圧トランジスターのゲート１０８ａの下に０．
３μｍ〜０．４μｍ入り込む。 【００２０】次に図２（ｇ）に示すように、高耐圧トラ
ンジスター領域ＨＶ上にレジスト１１１を形成し、低電
圧トランジスター領域ＬＶに、リンを１Ｅ１２ｃｍ2〜
１Ｅ１４ｃｍ2だけ、半導体基板に対して斜めに基板回
転或いはマルチステップ回転しながら注入することによ
り、低電圧ＭＯＳトランジスタのＬＤＤ注入領域１１２
を形成する。 【００２１】ＬＤＤ注入が終了した後、図２（ｈ）に示
すように、高耐圧トランジスター領域ＨＶ上のレジスト
１１１を除去し、半導体基板全面に減圧ＣＶＤ法でＴＥ
ＯＳによる酸化シリコン膜１１３を積層する。そして図
２（ｉ）に示すように、異方性ドライエッチングにより
酸化シリコン膜１１３をエッチングし、高耐圧トランジ
スターのゲート１０８ａ及び低電圧トランジスターのゲ
ート１０８ｂの側壁に、それぞれ幅１００ｎｍ〜２００
ｎｍのサイドウォール１１４ａと１１４ｂを形成する。
この状態で高耐圧トランジスター領域ＨＶと低耐圧トラ
ンジスター領域ＨＶに、高耐圧トランジスターのゲート
１０８ａとサイドウォール１１４ａ、及び低耐圧トラン
ジスターのゲート１０８ｂとサイドウォール１１４ｂに
対して自己整合的にヒ素を注入し、高濃度のソースドレ
イン領域１１５を形成する。この後の工程は、通常行わ
れている工程となる。 【００２２】本実施の形態の製造方法によれば、同一チ
ップ上で、低電圧動作トランジスターのＬＤＤ長に比
べ、高耐圧のトランジスターのＬＤＤ長をより長くする
事ができ、しかも上記製造工程から明らかなように、高
耐圧のトランジスターのＬＤＤ長をゲート電極１０８ａ
の左右で対称にすることができる。また高耐圧のトラン
ジスターのソース・ドレインも自己整合的に形成するこ
とが可能になる。このようにして、従来の高耐圧のトラ
ンジスターＬＤＤを形成する際のマスクズレに起因す
る、ＬＤＤ長が短くなった側で発生する耐圧低下や特性
のバラツキが無くなるため、高耐圧のトランジスター小
型化と特性の均一化に効果を発揮する。 【００２３】本実施の形態による製造工程では、サイド
ウオール幅のばらつきと拡散層１１０の熱拡散によるＬ
ＤＤ長のばらつきは、合計しても０．０５μｍ以下であ
り、ソースドレインに対称にばらつきが発生するため、
トランジスターの特性のばらつきを、マスクずれによる
ばらつきに対し１／６〜１／１０に小さく出来る。 【００２４】なお、本実施の形態では、トランジスタを
形成する下地をＰ基板としたが、Ｐウエル上でも良い。
また、図２（ｆ）の工程において、高耐圧トランジスタ
ー領域ＨＶ上にレジスト１１１を形成せずに、低電圧ト
ランジスター領域ＬＶと同時にリンを１Ｅ１２ｃｍ-2〜
１Ｅ１４ｃｍ-2斜めに回転或いはマルチステップ注入し
ても良い。この場合、工程を増加させずに高耐圧トラン
ジスターのＬＤＤ領域の不純物濃度を段階的に変化させ
ることができ、動作時の電界を緩和し、トランジスター
のよりいっそうの高耐圧化が可能である。 【００２５】また、Ｎ基板またはＮウエル上にＰチャネ
ルトランジスタを形成する場合であっても同様である。
後の工程ではリンの代わりにボロンまたはＢＦ2を注入
し、ヒ素の代わりにボロンまたはＢＦ2を注入する。 【００２６】（第２の実施の形態）図３及び４は、本発
明の第２の実施の形態における半導体装置の製造方法を
示す工程フローの断面模式図であり、連続した工程を示
す。図３及び４においても、高耐圧ＭＯＳトランジスタ
と、低電圧駆動ＭＯＳトランジスタとは、図１及び２と
同様に配置されている。 【００２７】図３（ａ）に示すように、Ｐ型基板２０１
上にフィールド酸化膜２０２（またはトレンチ分離でも
良い）を形成し、さらに高耐圧トランジスターの膜厚２
０ｎｍ〜５０ｎｍのゲート酸化膜２０３を形成する。次
に、高耐圧トランジスター領域ＨＶのみにゲート２０４
を形成し、さらに低電圧トランジスター領域ＬＶ上にレ
ジスト２０５を形成する。その後、高耐圧トランジスタ
ー領域ＨＶに、リンを７０ｋｅＶ〜１５０ｋｅＶで１Ｅ
１２ｃｍ-2〜１Ｅ１４ｃｍ-2、ゲート２０４に自己整合
的に斜めに回転或いはマルチステップ注入することによ
り、高耐圧ＬＤＤ注入領域２０６を形成する。 【００２８】次に図３（ｂ）に示すように、レジスト２
０５を除去後、９５０℃以上の高温で高耐圧ＬＤＤ注入
領域２０６を熱拡散させる。例えば１０５０℃、６０分
の熱拡散を行うと、高耐圧ＬＤＤ注入領域２０６はゲー
ト２０４の下に０．３μｍ〜０．４μｍ入り込む。 【００２９】次いで図３（ｃ）に示すように、高耐圧ト
ランジスター領域ＨＶ上にレジスト２０７を形成し、低
電圧トランジスターのＶｔを制御するするためのチャネ
ル注入を行う。その後、低電圧領域ＬＶ上に残ったゲー
ト酸化膜２０３を除去し（図３（ｄ））、さらに高耐圧
トランジスター領域ＨＶ上のレジスト２０７を除去した
後、低電圧トランジスターのゲート酸化膜２０８を形成
する（図３（ｅ））。この時、高耐圧トランジスタのゲ
ート電極２０４の表面には酸化膜が形成される。 【００３０】次に、図４（ｆ）に示すように、膜厚２５
０ｎｍ〜５００ｎｍの伝導性ポリシリコン２０９を形成
し、さらにレジスト２１０を形成する。次に図４（ｇ）
に示すように、エッチングにより低電圧トランジスター
のゲート２１１を形成した後、レジスト２１０を除去す
る。そして図４（ｈ）に示すように、高耐圧トランジス
ター領域ＨＶ上にレジスト２１２を形成し、低電圧トラ
ンジスター領域ＬＶに、リンを７０ｋｅＶ〜１５０ｋｅ
Ｖで１Ｅ１２ｃｍ-2〜１Ｅ１４ｃｍ-2、斜めに回転或い
はマルチステップ注入することにより低電圧ＬＤＤ注入
領域２１３を形成する。 【００３１】次に図４（ｉ）に示すように、高耐圧トラ
ンジスター領域ＨＶ上のレジスト２１２を除去し、減圧
ＣＶＤ法によるＴＥＯＳ酸化膜２１４を積層する。次に
図４（ｊ）に示すように、異方性ドライエッチングによ
り高耐圧トランジスターのゲート２０４及び低電圧トラ
ンジスターのゲート２１１の側壁に、それぞれ幅１００
ｎｍ〜２００ｎｍのサイドウォール２１５ａと２１５ｂ
を形成する。次に、高耐圧トランジスター領域ＨＶと低
電圧トランジスター領域ＨＶに、ヒ素を、ゲート２０４
とサイドウォール２１５ａ、及びゲート２１１とサイド
ウォール２１５ｂに自己整合的に注入し、高濃度ソース
ドレイン領域２１６を形成する。この後の工程は図１及
び２の半導体集積回路装置と同様である。 【００３２】上記製造方法によれば、同一チップ上で、
低電圧動作トランジスターのＬＤＤ長に比べ、高耐圧の
トランジスターのＬＤＤ長を左右対称に長くし、かつ、
自己整合的に高耐圧のトランジスターのソース・ドレイ
ンを形成することが可能になり、従来のようなマスクズ
レによる耐圧低下や特性のバラツキが無くなるため、高
耐圧のトランジスター小型化と特性の均一化に効果があ
る。 【００３３】また本実施の形態においては、高耐圧ＬＤ
Ｄ注入領域２０６を熱拡散させる工程の後に、低電圧ト
ランジスターのチャネル領域のドープを行うことが、図
３（ｅ）の段階で可能であり、第１の実施形態に比べ
て、低電圧トランジスターのチャネルドープの拡散を抑
制し、高精度に低電圧トランジスターＶｔ制御が行える
利点がある。また反対に、より高温の高耐圧ＬＤＤ注入
領域２０６の熱拡散処理が可能となり、より高耐圧のト
ランジスターを形成出来る。 【００３４】 【発明の効果】本発明によれば、ロジック用の低電圧ト
ランジスターと同時に形成する高耐圧トランジスターの
製造ばらつきを小さくし、従来のようなマスク合わせマ
ージンなどをＬＤＤに追加する必要がなく、ＯＮ抵抗を
小さく、高耐圧のトランジスターを小型化し、安定した
特性を実現することができる。
高耐圧ＭＯＳ型半導体集積回路装置の製造方法に関す
る。 【０００２】 【従来の技術】従来、十数Ｖから数十Ｖの電圧で駆動す
る高耐圧ＭＯＳ型トランジスタを搭載した半導体集積回
路装置が用いられている。高耐圧ＭＯＳ型トランジスタ
ーは、例えば、液晶パネル駆動用ＬＳＩとして用いられ
る。液晶パネル駆動用ＬＳＩは液晶パネルの高画質化の
ために出力電圧を高くすることが要望され、出力用の内
部回路の耐圧は、５Ｖから１０Ｖ、あるいは２０Ｖ以上
に高耐圧化することが求められ、同時に動作制御用に５
Ｖあるいは３．３Ｖのロジック回路を必要としている。 【０００３】また、液晶パネル駆動用ＬＳＩは、通常液
晶パネルの縁に張り付けて用いられるため、細長い形状
で４００程度の出力端子を持っている。そして、パネル
の縁を狭くするため、液晶パネル駆動用ＬＳＩはより細
くすることが求められ、同時に液晶パネルの多画素化に
伴い、更なる多出力化が求められている。 【０００４】一方、製造工程においては、ステッパーで
露光できる範囲（例えば２０ｍｍ以下）の制限のため
に、チップの長さには制限がある。従って、液晶パネル
駆動用ＬＳＩは、回路を構成する高耐圧ＭＯＳトランジ
スターを小さくすることが求められている。 【０００５】十数Ｖから数十Ｖの電圧で駆動する高耐圧
ＭＯＳ型トランジスタを搭載した半導体集積回路装置の
構造とその製造方法としては、例えば特開平8-204021号
公報に記載されたものが知られている。図５は、従来の
上記のような高耐圧ＭＯＳトランジスタと、数Ｖの電圧
で駆動する低電圧駆動ＭＯＳトランジスタとを同一基板
上に形成した半導体装置の製造方法を示す工程断面図で
ある。この図では、左側が低電圧ＭＯＳトランジスタ、
右側が高耐圧ＭＯＳトランジスタである。 【０００６】まず、図５（ａ）に示すように、半導体基
板３１０に形成された、高耐圧ＭＯＳトランジスタのゲ
ート３０１および低電圧ＭＯＳトランジスターのゲート
３０２に対して自己整合的に、ＬＤＤ（ライトリイ・ド
ープド・ドレイン）を形成するための不純物注入を行
い、高耐圧ＭＯＳトランジスターのＬＤＤ領域３０３お
よび低電圧ＭＯＳトランジスターのＬＤＤ領域３０４を
形成する。次に図５（ｂ）に示すように、ＴＥＯＳ（テ
トラオルソシリケート）を原料とするＣＶＤ法により、
シリコン酸化膜３０５を形成する。 【０００７】次に図５（ｃ）に示すように、異方性エッ
チングによりゲート３０１，３０２の側壁にサイドウオ
ール３０６ａ、３０６ｂを形成する。選択的にソースド
レイン注入を行うためのレジスト３０７を形成後、ソー
ス・ドレインを形成するための濃い不純物（Ｎｃｈトラ
ンジスターの場合は通常砒素）注入により、高耐圧ＭＯ
Ｓトランジスターのソース・ドレイン領域３０８と低電
圧ＭＯＳトランジスターのソース・ドレイン領域３０９
を形成する。このとき低電圧ＭＯＳトランジスターのソ
ース・ドレイン領域３０９がゲート３０２およびサイド
ウオール３０６ｂに自己整合的に形成される。これに対
して、高耐圧ＭＯＳトランジスターは高耐圧化のため水
平方向に長いＬＤＤが必要であるので、レジスト３０７
により高耐圧トランジスターのゲート３０１およびサイ
ドウオール３０６ｂを被覆し、ソース・ドレインを形成
するための濃い不純物注入を、高耐圧トランジスターの
ゲート３０１から左側に長さＬ１、右側に長さＬ２離し
て行っている（マスクオフセット高耐圧ＭＯＳトランジ
スター）。理想的には、通常Ｌ１＝Ｌ２となっている。 【０００８】 【発明が解決しようとする課題】この高耐圧ＭＯＳトラ
ンジスターにおいては、上述のようにトランジスターサ
イズの小型化が要求されている。従来の高耐圧ＭＯＳト
ランジスターでは、図５のように、高耐圧ＭＯＳトラン
ジスターのゲート３０１に対して自己整合的にＬＤＤを
形成した後に、マスクオフセットＬ１、Ｌ２を形成し、
これによりソース・ドレインを形成するためのヒ素を注
入している。このため、工程でのマスクズレによりＬＤ
Ｄ長Ｌ１が長くなるとＬ２が短くなり、また逆にＬ１が
短くなりＬ２が長くなるということが発生する。 【０００９】マスクズレのためにＬＤＤ長が短くなった
側でも所定の耐圧を確保するためには、ＬＤＤ長を耐圧
の設計値から要請される長さよりもマスクズレ分（例え
ば０．３μｍ）長くする必要があった。そのためにトラ
ンジスターサイズが大きくなるばかりでなく、ＬＤＤ長
が必要以上に長くなるために、ＬＤＤ部分の抵抗により
トランジスターの電流能力が低下する。それを補なおう
とすればＴｒのチャンネル方向と直角方向の幅を広げる
必要があり、さらにトランジスターが大きくなるという
問題があった。 【００１０】例えば耐圧確保のため最低限ＬＤＤ長を
０．３μｍ必要とする場合、マスクずれ０．３μｍを考
慮すると、少なくとも０．６μｍ以上のＬＤＤ長が必要
になる。その結果、ソース部分あるいはドレイン部分の
ＬＤＤ部の抵抗は２倍になる。さらに、マスクずれによ
るＬＤＤ部の抵抗ばらつきを低減する為には、ＬＤＤ長
をさらに長くして、抵抗を大きくし、バラツキを吸収す
るようにしなければならない。 【００１１】本発明の目的は、上記従来の問題点を解消
した、ロジック用の低耐圧トランジスターと同時に形成
する高耐圧トランジスターを小型にするための製造方法
を提供することである。 【００１２】 【００１３】【課題を解決するための手段】 上記課題を解決するた
め、本発明の 半導体装置の製造方法は、半導体層上の第
１の領域に高耐圧トランジスターの第１の膜厚を有する
第１のゲート酸化膜を形成する工程と、前記第１のゲー
ト酸化膜上に高耐圧トランジスターのゲートを形成する
工程と、前記高耐圧トランジスターのゲートをマスクと
して前記半導体層と反対の導電型を有する不純物を、前
記高耐圧トランジスターのゲートに自己整合的に、前記
第１の領域に注入する工程と、前記第１の領域に注入さ
れた前記不純物を熱拡散させ、前記高耐圧トランジスタ
ーのゲートの下に入り込ませる工程と、この後、前記半
導体層上の第２の領域に低電圧駆動トランジスターの第
２の膜厚を有する第２のゲート酸化膜を形成する工程
と、前記第２のゲート酸化膜上に低電圧駆動トランジス
ターのゲートを形成する工程と、前記低電圧駆動トラン
ジスターのゲートをマスクとして、前記半導体層と反対
の導電型を有する不純物を前記第２の領域に注入する工
程と、全面に絶縁膜を堆積し、異方性ドライエッチング
により前記高耐圧トランジスターのゲート及び前記低電
圧駆動トランジスターのゲートの側壁にサイドウォール
を形成する工程と、前記サイドウオール、前記高耐圧ト
ランジスターのゲート及び前記低電圧駆動トランジスタ
ーのゲートをマスクとして、前記半導体層と反対の導電
型を有する不純物を、前記サイドウオール及び前記高耐
圧トランジスターのゲートに自己整合的に前記第１及び
前記第２の領域に注入する工程とを含み、前記第１の領
域に注入された前記不純物を熱拡散させる工程の後、前
記低電圧駆動トランジスターのＶｔを制御するためのチ
ャネル注入を前記第２の領域に行う。 【００１４】この方法によれば、従来のようにマスクを
用いずに高耐圧トランジスタのゲートをマスクとして注
入し、熱拡散した不純物領域をほぼゲートに対称に形成
することができる。また、Ｖｔを制御するするためのチ
ャネル注入層を熱拡散の影響を受けずに形成できる。 【００１５】 【００１６】 【発明の実施の形態】（第１の実施の形態）第１の実施
の形態における半導体装置の製造方法について、図１及
び図２を用いて説明する。図１及び図２は、高耐圧ＭＯ
Ｓトランジスタと低電圧駆動ＭＯＳトランジスタとを同
時に搭載した半導体集積回路の製造工程を示す断面模式
図であり、連続した工程を示す。図における左側の低電
圧トランジスター領域ＬＶには低電圧ＭＯＳトランジス
タが形成され、右側の高耐圧トランジスター領域ＨＶに
は高耐圧ＭＯＳトランジスタが形成される。 【００１７】まず、図１（ａ）に示すように、Ｐ型半導
体基板１０１上にフィールド酸化膜１０２（またはトレ
ンチ分離でも良い）を形成し、次に熱酸化により厚さ１
０ｎｍ〜５０ｎｍの高耐圧のゲート酸化膜１０３ａ、１
０３ｂを形成する。次に図１（ｂ）に示すように、高耐
圧トランジスター領域ＨＶ上にレジスト１０４を形成
し、低耐圧トランジスター領域ＬＶの高耐圧のゲート酸
化膜１０３ｂを除去する。次いで図１（ｃ）に示すよう
に、レジスト１０４を除去後、熱酸化により厚さ５ｎｍ
〜１５ｎｍの低電圧トランジスターのゲート酸化膜１０
５ｂを形成する。このとき高耐圧トランジスターのゲー
ト酸化膜１０３ａは追加酸化されるので、積層ゲート酸
化膜１０５ａとなる。積層ゲート酸化膜１０５ａの厚さ
は最終的に２０ｎｍ〜６０ｎｍである。 【００１８】図１（ｄ）に示すように、ゲート酸化膜１
０５ａ、１０５ｂ上に膜厚２５０ｎｍ〜５００ｎｍの伝
導性ポリシリコン１０６を形成し、レジスト１０７を形
成後、エッチングにより、図１（ｅ）に示すように、高
耐圧トランジスターのゲート１０８ａと低耐圧トランジ
スターのゲート１０８ｂを形成する。レジスト１０７を
除去後、低電圧トランジスター領域ＬＶ上にレジスト１
０９を形成し、高耐圧トランジスター領域ＨＶに、リン
を１Ｅ１２ｃｍ2〜１Ｅ１４ｃｍ2だけ、半導体基板に対
して斜めに回転或いはマルチステップ注入することによ
り、高耐圧ＬＤＤ注入領域１１０を形成する。 【００１９】注入後、図２（ｆ）に示すように、低電圧
トランジスター領域ＬＶ上に形成したレジスト１０９を
除去し、９５０℃以上の高温で高耐圧ＬＤＤ注入領域１
１０にリンの不純物拡散をさせる。例えば１０００℃、
６０分の熱拡散を行うと、高耐圧ＬＤＤ注入領域１１０
は、高耐圧トランジスターのゲート１０８ａの下に０．
３μｍ〜０．４μｍ入り込む。 【００２０】次に図２（ｇ）に示すように、高耐圧トラ
ンジスター領域ＨＶ上にレジスト１１１を形成し、低電
圧トランジスター領域ＬＶに、リンを１Ｅ１２ｃｍ2〜
１Ｅ１４ｃｍ2だけ、半導体基板に対して斜めに基板回
転或いはマルチステップ回転しながら注入することによ
り、低電圧ＭＯＳトランジスタのＬＤＤ注入領域１１２
を形成する。 【００２１】ＬＤＤ注入が終了した後、図２（ｈ）に示
すように、高耐圧トランジスター領域ＨＶ上のレジスト
１１１を除去し、半導体基板全面に減圧ＣＶＤ法でＴＥ
ＯＳによる酸化シリコン膜１１３を積層する。そして図
２（ｉ）に示すように、異方性ドライエッチングにより
酸化シリコン膜１１３をエッチングし、高耐圧トランジ
スターのゲート１０８ａ及び低電圧トランジスターのゲ
ート１０８ｂの側壁に、それぞれ幅１００ｎｍ〜２００
ｎｍのサイドウォール１１４ａと１１４ｂを形成する。
この状態で高耐圧トランジスター領域ＨＶと低耐圧トラ
ンジスター領域ＨＶに、高耐圧トランジスターのゲート
１０８ａとサイドウォール１１４ａ、及び低耐圧トラン
ジスターのゲート１０８ｂとサイドウォール１１４ｂに
対して自己整合的にヒ素を注入し、高濃度のソースドレ
イン領域１１５を形成する。この後の工程は、通常行わ
れている工程となる。 【００２２】本実施の形態の製造方法によれば、同一チ
ップ上で、低電圧動作トランジスターのＬＤＤ長に比
べ、高耐圧のトランジスターのＬＤＤ長をより長くする
事ができ、しかも上記製造工程から明らかなように、高
耐圧のトランジスターのＬＤＤ長をゲート電極１０８ａ
の左右で対称にすることができる。また高耐圧のトラン
ジスターのソース・ドレインも自己整合的に形成するこ
とが可能になる。このようにして、従来の高耐圧のトラ
ンジスターＬＤＤを形成する際のマスクズレに起因す
る、ＬＤＤ長が短くなった側で発生する耐圧低下や特性
のバラツキが無くなるため、高耐圧のトランジスター小
型化と特性の均一化に効果を発揮する。 【００２３】本実施の形態による製造工程では、サイド
ウオール幅のばらつきと拡散層１１０の熱拡散によるＬ
ＤＤ長のばらつきは、合計しても０．０５μｍ以下であ
り、ソースドレインに対称にばらつきが発生するため、
トランジスターの特性のばらつきを、マスクずれによる
ばらつきに対し１／６〜１／１０に小さく出来る。 【００２４】なお、本実施の形態では、トランジスタを
形成する下地をＰ基板としたが、Ｐウエル上でも良い。
また、図２（ｆ）の工程において、高耐圧トランジスタ
ー領域ＨＶ上にレジスト１１１を形成せずに、低電圧ト
ランジスター領域ＬＶと同時にリンを１Ｅ１２ｃｍ-2〜
１Ｅ１４ｃｍ-2斜めに回転或いはマルチステップ注入し
ても良い。この場合、工程を増加させずに高耐圧トラン
ジスターのＬＤＤ領域の不純物濃度を段階的に変化させ
ることができ、動作時の電界を緩和し、トランジスター
のよりいっそうの高耐圧化が可能である。 【００２５】また、Ｎ基板またはＮウエル上にＰチャネ
ルトランジスタを形成する場合であっても同様である。
後の工程ではリンの代わりにボロンまたはＢＦ2を注入
し、ヒ素の代わりにボロンまたはＢＦ2を注入する。 【００２６】（第２の実施の形態）図３及び４は、本発
明の第２の実施の形態における半導体装置の製造方法を
示す工程フローの断面模式図であり、連続した工程を示
す。図３及び４においても、高耐圧ＭＯＳトランジスタ
と、低電圧駆動ＭＯＳトランジスタとは、図１及び２と
同様に配置されている。 【００２７】図３（ａ）に示すように、Ｐ型基板２０１
上にフィールド酸化膜２０２（またはトレンチ分離でも
良い）を形成し、さらに高耐圧トランジスターの膜厚２
０ｎｍ〜５０ｎｍのゲート酸化膜２０３を形成する。次
に、高耐圧トランジスター領域ＨＶのみにゲート２０４
を形成し、さらに低電圧トランジスター領域ＬＶ上にレ
ジスト２０５を形成する。その後、高耐圧トランジスタ
ー領域ＨＶに、リンを７０ｋｅＶ〜１５０ｋｅＶで１Ｅ
１２ｃｍ-2〜１Ｅ１４ｃｍ-2、ゲート２０４に自己整合
的に斜めに回転或いはマルチステップ注入することによ
り、高耐圧ＬＤＤ注入領域２０６を形成する。 【００２８】次に図３（ｂ）に示すように、レジスト２
０５を除去後、９５０℃以上の高温で高耐圧ＬＤＤ注入
領域２０６を熱拡散させる。例えば１０５０℃、６０分
の熱拡散を行うと、高耐圧ＬＤＤ注入領域２０６はゲー
ト２０４の下に０．３μｍ〜０．４μｍ入り込む。 【００２９】次いで図３（ｃ）に示すように、高耐圧ト
ランジスター領域ＨＶ上にレジスト２０７を形成し、低
電圧トランジスターのＶｔを制御するするためのチャネ
ル注入を行う。その後、低電圧領域ＬＶ上に残ったゲー
ト酸化膜２０３を除去し（図３（ｄ））、さらに高耐圧
トランジスター領域ＨＶ上のレジスト２０７を除去した
後、低電圧トランジスターのゲート酸化膜２０８を形成
する（図３（ｅ））。この時、高耐圧トランジスタのゲ
ート電極２０４の表面には酸化膜が形成される。 【００３０】次に、図４（ｆ）に示すように、膜厚２５
０ｎｍ〜５００ｎｍの伝導性ポリシリコン２０９を形成
し、さらにレジスト２１０を形成する。次に図４（ｇ）
に示すように、エッチングにより低電圧トランジスター
のゲート２１１を形成した後、レジスト２１０を除去す
る。そして図４（ｈ）に示すように、高耐圧トランジス
ター領域ＨＶ上にレジスト２１２を形成し、低電圧トラ
ンジスター領域ＬＶに、リンを７０ｋｅＶ〜１５０ｋｅ
Ｖで１Ｅ１２ｃｍ-2〜１Ｅ１４ｃｍ-2、斜めに回転或い
はマルチステップ注入することにより低電圧ＬＤＤ注入
領域２１３を形成する。 【００３１】次に図４（ｉ）に示すように、高耐圧トラ
ンジスター領域ＨＶ上のレジスト２１２を除去し、減圧
ＣＶＤ法によるＴＥＯＳ酸化膜２１４を積層する。次に
図４（ｊ）に示すように、異方性ドライエッチングによ
り高耐圧トランジスターのゲート２０４及び低電圧トラ
ンジスターのゲート２１１の側壁に、それぞれ幅１００
ｎｍ〜２００ｎｍのサイドウォール２１５ａと２１５ｂ
を形成する。次に、高耐圧トランジスター領域ＨＶと低
電圧トランジスター領域ＨＶに、ヒ素を、ゲート２０４
とサイドウォール２１５ａ、及びゲート２１１とサイド
ウォール２１５ｂに自己整合的に注入し、高濃度ソース
ドレイン領域２１６を形成する。この後の工程は図１及
び２の半導体集積回路装置と同様である。 【００３２】上記製造方法によれば、同一チップ上で、
低電圧動作トランジスターのＬＤＤ長に比べ、高耐圧の
トランジスターのＬＤＤ長を左右対称に長くし、かつ、
自己整合的に高耐圧のトランジスターのソース・ドレイ
ンを形成することが可能になり、従来のようなマスクズ
レによる耐圧低下や特性のバラツキが無くなるため、高
耐圧のトランジスター小型化と特性の均一化に効果があ
る。 【００３３】また本実施の形態においては、高耐圧ＬＤ
Ｄ注入領域２０６を熱拡散させる工程の後に、低電圧ト
ランジスターのチャネル領域のドープを行うことが、図
３（ｅ）の段階で可能であり、第１の実施形態に比べ
て、低電圧トランジスターのチャネルドープの拡散を抑
制し、高精度に低電圧トランジスターＶｔ制御が行える
利点がある。また反対に、より高温の高耐圧ＬＤＤ注入
領域２０６の熱拡散処理が可能となり、より高耐圧のト
ランジスターを形成出来る。 【００３４】 【発明の効果】本発明によれば、ロジック用の低電圧ト
ランジスターと同時に形成する高耐圧トランジスターの
製造ばらつきを小さくし、従来のようなマスク合わせマ
ージンなどをＬＤＤに追加する必要がなく、ＯＮ抵抗を
小さく、高耐圧のトランジスターを小型化し、安定した
特性を実現することができる。
【図面の簡単な説明】
【図１】第１の実施の形態におけるｎチャネル形低耐圧
及び高耐圧ＭＯＳトランジスタの製造工程を示す断面模
式図 【図２】図１に続く工程を示す断面模式図 【図３】第２の実施の形態におけるｎチャネル形低耐圧
及び高耐圧ＭＯＳトランジスタの製造工程を示す断面模
式図 【図４】図３に続く工程を示す断面模式図 【図５】従来のｎチャネル形低耐圧及び高耐圧ＭＯＳト
ランジスタの製造工程を示す断面模式図 【符号の説明】 １０１、２０１ Ｐ型基板 １０２、２０２ フィールド酸化膜 １０３、２０３ 高耐圧トランジスターのゲート酸化膜 １０３ｂ 低耐圧領域の高耐圧酸化膜 １０４、１０７、１０９、１１１、２０５、２０７、２
１０、２１２ レジスト １０５、２０８ 低電圧トランジスターのゲート酸化膜 １０６、２０９ ポリシリコン １０８ａ、２０４ 高耐圧トランジスターのゲート １０８ｂ、２１０ 低電圧トランジスターのゲート １１０、２０６ 高耐圧ＬＤＤ注入領域 １１２、２１３ 低電圧ＬＤＤ注入領域 １１３、２１４ 酸化膜 １１４ａ、１１４ｂ、２１５ａ、２１５ｂ サイドウォ
ール １１５、２１６ ソースドレイン領域
及び高耐圧ＭＯＳトランジスタの製造工程を示す断面模
式図 【図２】図１に続く工程を示す断面模式図 【図３】第２の実施の形態におけるｎチャネル形低耐圧
及び高耐圧ＭＯＳトランジスタの製造工程を示す断面模
式図 【図４】図３に続く工程を示す断面模式図 【図５】従来のｎチャネル形低耐圧及び高耐圧ＭＯＳト
ランジスタの製造工程を示す断面模式図 【符号の説明】 １０１、２０１ Ｐ型基板 １０２、２０２ フィールド酸化膜 １０３、２０３ 高耐圧トランジスターのゲート酸化膜 １０３ｂ 低耐圧領域の高耐圧酸化膜 １０４、１０７、１０９、１１１、２０５、２０７、２
１０、２１２ レジスト １０５、２０８ 低電圧トランジスターのゲート酸化膜 １０６、２０９ ポリシリコン １０８ａ、２０４ 高耐圧トランジスターのゲート １０８ｂ、２１０ 低電圧トランジスターのゲート １１０、２０６ 高耐圧ＬＤＤ注入領域 １１２、２１３ 低電圧ＬＤＤ注入領域 １１３、２１４ 酸化膜 １１４ａ、１１４ｂ、２１５ａ、２１５ｂ サイドウォ
ール １１５、２１６ ソースドレイン領域
フロントページの続き
(58)調査した分野(Int.Cl.7，ＤＢ名)
H01L 27/088
H01L 21/8234
H01L 29/78
H01L 21/336
Claims (1)
- (57)【特許請求の範囲】 【請求項１】 半導体層上の第１の領域に高耐圧トラン
ジスターの第１の膜厚を有する第１のゲート酸化膜を形
成する工程と、前記第１のゲート酸化膜上に高耐圧トラ
ンジスターのゲートを形成する工程と、前記高耐圧トラ
ンジスターのゲートをマスクとして前記半導体層と反対
の導電型を有する不純物を、前記高耐圧トランジスター
のゲートに自己整合的に、前記第１の領域に注入する工
程と、前記第１の領域に注入された前記不純物を熱拡散
させ、前記高耐圧トランジスターのゲートの下に入り込
ませる工程と、この後、前記半導体層上の第２の領域に
低電圧駆動トランジスターの第２の膜厚を有する第２の
ゲート酸化膜を形成する工程と、前記第２のゲート酸化
膜上に低電圧駆動トランジスターのゲートを形成する工
程と、前記低電圧駆動トランジスターのゲートをマスク
として、前記半導体層と反対の導電型を有する不純物を
前記第２の領域に注入する工程と、全面に絶縁膜を堆積
し、異方性ドライエッチングにより前記高耐圧トランジ
スターのゲート及び前記低電圧駆動トランジスターのゲ
ートの側壁にサイドウォールを形成する工程と、前記サ
イドウオール、前記高耐圧トランジスターのゲート及び
前記低電圧駆動トランジスターのゲートをマスクとし
て、前記半導体層と反対の導電型を有する不純物を、前
記サイドウオール及び前記高耐圧トランジスターのゲー
トに自己整合的に前記第１及び前記第２の領域に注入す
る工程とを含み、前記第１の領域に注入された前記不純
物を熱拡散させる工程の後、前記低電圧駆動トランジス
ターのＶｔを制御するためのチャネル注入を前記第２の
領域に行う半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2000124221A JP3473902B2 (ja) | 2000-04-25 | 2000-04-25 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2000124221A JP3473902B2 (ja) | 2000-04-25 | 2000-04-25 | 半導体装置の製造方法 |
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|---|---|
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ID=18634387
Family Applications (1)
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Country Status (1)
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| JP2005109387A (ja) * | 2003-10-02 | 2005-04-21 | Sanyo Electric Co Ltd | 半導体装置及びその製造方法 |
| JP2006032654A (ja) * | 2004-07-16 | 2006-02-02 | Sanyo Electric Co Ltd | 半導体装置の製造方法 |
| JP4482428B2 (ja) | 2004-11-12 | 2010-06-16 | 川崎マイクロエレクトロニクス株式会社 | 半導体集積回路の製造方法および半導体集積回路 |
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2000
- 2000-04-25 JP JP2000124221A patent/JP3473902B2/ja not_active Expired - Lifetime
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